JP2003157700A - ローデコーダ、半導体記憶装置および半導体記憶装置の検査方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、冗長救済効果が高く、かつ、検査
時間の増加を抑制した低コストの半導体記装置を提供す
ることを目的とする。 【解決手段】 メモリセルがマトリクス状に配置された
メモリセルアレイ１に接続されるローデコーダ４０を、
入力アドレスを受けてメモリセルアレイ１内の特定のワ
ード線を選択するための選択信号を発生し、また、ワー
ド線一括選択信号３６によってもワード線を選択する選
択信号を発生するデコード回路４２と、デコード回路４
２の出力を受けて、ワード線を駆動するための駆動能力
の小さな第１のドライバ回路４４および駆動能力の大き
な第２のドライバ回路４５と、ドライバ制御信号によっ
て駆動能力の大きな第２のドライバ回路４５を非活性と
するドライバ制御回路４３とを備えた構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特には、冗長救済効果の向上および検査の効率化
のための回路を搭載したローデコーダ、半導体記憶装置
および半導体記憶装置の検査方法に関する。

【０００２】

【従来の技術】半導体メモリの１つであるフラッシュメ
モリは、電源を遮断しても記憶情報を保持することが可
能な不揮発性メモリであり、情報通信分野のシステムに
広く用いられている。このようなフラッシュメモリにお
いても、大容量化となれば、ＤＲＡＭと同様に冗長救済
機能を搭載している。

【０００３】図９は一般的なフラッシュメモリセルの構
造を示す断面図である。

【０００４】基板１００の表面に高濃度不純物領域であ
るドレイン１０１およびソース１０２が形成されてお
り、ドレイン１０１、ソース１０２間にチャネル層１０
３が形成されている。チャネル層１０３上には絶縁膜１
０４を介してフローティングゲート１０５が形成され、
フローティングゲート１０５上には絶縁膜１０６を介し
てコントロールゲート１０７が形成されている。

【０００５】このような構造を有するフラッシュメモリ
セルにおいては、フローティングゲート１０５に蓄積さ
れる電荷量に応じてメモリセルのしきい値が図１０に示
すように変化する。読み出し時にコントロールゲート１
０７に印加される電圧により、メモリセルのしきい値が
メモリセルのドレイン１０１、ソース１０２間に電流を
流す状態にある場合は、データとして“１”が記憶され
ている状態であり、逆に、ドレイン１０１、ソース１０
２間に電流が流れない状態にある場合には、データとし
て“０”を記憶している状態である。

【０００６】このように、フラッシュメモリは、フロー
ティングゲート１０５に蓄積された電荷量に応じた情報
を記憶している。このため、絶縁膜１０４または絶縁膜
１０６等に欠陥がある場合には、機能検査および性能検
査において正常な特性であっても、長期間使用した場合
に電荷抜けが生じて不良になる場合がある。

【０００７】そこで、製品検査においては、機能検査お
よび性能検査に加え、長期間使用に相当するストレスで
ある加速電圧をすべてのメモリセルに印加して、信頼性
スクリーニングを実施する必要がある。

【０００８】その場合、フラッシュメモリの構成におい
ては、すべてのメモリセルに対する加速電圧印加を実現
する機能が必要である。

【０００９】図９に示す構造のメモリセルを用いて冗長
救済機能を備えたフラッシュメモリの構成例を図１１に
示す。

【００１０】図１１において、１は図９に示す二重ゲー
ト構造のメモリセルがアレイ状に配置されたメモリセル
アレイ、１８はメモリセルアレイ１内に不良メモリセル
が存在した場合に、その不良メモリセルとの置き換えを
行うために用意された冗長用メモリセルである。２はア
ドレス入力端子１１から入力されるアドレスの中から、
メモリセルアレイ１のワード線を特定するためのローア
ドレスを受け取って保持するローアドレスバッファ、３
はローアドレスバッファ２が出力するローアドレス信号
３４を受け、メモリセルアレイ１内の特定のワード線を
選択するローデコーダである。７は冗長用メモリセル１
８内の冗長ワード線を選択する冗長ローデコーダであ
る。４はアドレス入力端子１１から入力されるアドレス
の中から、メモリセルアレイ１のビット線を特定するカ
ラムアドレスを受け取って保持するカラムアドレスバッ
ファ、５はカラムアドレスバッファ４の出力を受け、ビ
ット線を選択するためのカラム選択ゲート６へ選択信号
を出力するカラムデコーダである。

【００１１】データ読み出し動作においては、カラム選
択ゲート６により選択されたビット線データが読み出し
回路２０により増幅され、データ出力バッファ８を介し
てデータ入出力端子１２へ出力される。データ書き込み
動作においては、データ入出力端子１２から入力される
データはデータ入力バッファ９により受け取られ、デー
タ入力バッファ９の出力は書込み回路１０によって、カ
ラム選択ゲート６を介してメモリセルへのデータ書き込
みが行われる。

【００１２】１３はフラッシュメモリの動作モードを制
御するための制御信号入力端子であり、この制御信号入
力端子１３からの信号を受けて、制御信号発生回路１４
が動作モードに応じたフラッシュメモリ内部の制御を行
うための各種制御信号を発生する。１５は動作モードに
応じてフラッシュメモリ内部回路に必要となる電圧を発
生する電圧発生回路である。

【００１３】１９はメモリセルアレイ１内に不良メモリ
セルが存在する場合に、不良メモリセルのローアドレス
を記憶する冗長アドレス記憶回路、１７は冗長デコーダ
であり、この冗長デコーダ１７は、アドレス入力端子１
１から入力されるローアドレスと冗長アドレス記憶回路
１９に記憶されている不良メモリセルのローアドレスと
を比較し、一致した場合に冗長ローデコーダ７を選択す
る信号３８を出力するとともに、メモリセルアレイ１に
対するローデコーダ３を非活性とするローデコーダ非活
性化信号３５を出力する。

【００１４】以上のような構成とすることにより、メモ
リセルアレイ１内の不良メモリセルに該当するローアド
レスが入力された場合に、メモリセルアレイ１における
不良メモリセルはアクセスされず、代って、冗長用メモ
リセル１８がアクセスされる。２１は消去回路である。

【００１５】図１２にローデコーダ３および冗長ローデ
コーダ７の具体回路例を示している。

【００１６】ローデコーダ３にはメモリセルアレイ１の
各ワード線に対応してデコーダ３０が配置されており、
デコーダ３０はローアドレス信号３４をデコードするデ
コード回路３１、デコード回路３１の出力信号を受けて
ワード線を駆動するワード線ドライバ回路３２より構成
されている。このような構成とすることにより、入力さ
れるローアドレスに該当するワード線のみを選択電位に
駆動することができる。

【００１７】冗長ローデコーダ７には冗長用メモリセル
１８の各冗長ワード線に対応してデコーダ７０が配置さ
れており、デコーダ７０は冗長デコーダ１７からの信号
３８−１，３８−２を制御回路７１を介して冗長ワード
線ドライバ回路７２に与えるように構成されている。

【００１８】３３は電源電圧切り換え回路であり、動作
モードに応じて異なる電位を選択ワード線に与えるため
に、制御信号発生回路１４から電圧発生回路１５に与え
られる選択信号３７により、異なる電圧３８または３９
を切り換えて、ワード線ドライバ回路３２および冗長ワ
ード線ドライバ回路７２に与えている。

【００１９】メモリセルアレイ１へのアクセスにおいて
は、入力ローアドレスを受けてローデコーダ３によりメ
モリセルアレイ１の任意のワード線が選択される。

【００２０】メモリセルアレイ１内に不良メモリセルが
存在する場合には、不良メモリセルのアドレス情報が冗
長アドレス記憶回路１９に記憶される。入力ローアドレ
スがメモリセルアレイ１の不良メモリセルに該当する場
合には、冗長デコーダ１７によりローデコーダ非活性化
信号３５が出力され、ローデコーダ３からのワード線選
択を非活性とするとともに、冗長デコーダ１７から出力
される信号３８−１，３８−２を受けて、冗長ローデコ
ーダ７内のデコーダ７０が冗長ワード線を選択する。

【００２１】信頼性スクリーニングのための加速電圧印
加時には、制御信号発生回路１４から発生されるワード
線一括選択信号３６を受けて、ローデコーダ３および冗
長ローデコーダ７内のデコード回路選択信号を発生し、
ワード線ドライバ回路３２および冗長ワード線ドライバ
回路７２により、全てのワード線を選択し、すべてのメ
モリセルに対して加速電圧を印加する。すなわち、電源
電圧切り換え回路３３で高い電圧を印加する。

【００２２】図１３にメモリセルアレイ１および冗長用
メモリセル１８の構成例を示している。

【００２３】メモリセルアレイ１内の二重ゲート構造メ
モリセルＭＣの同一行に配置されたメモリセルのコント
ロールゲートはワード線（ＷＬ１〜ＷＬｎ）に共通接続
されるとともに、ソースはソース線（ＳＬ１〜ＳＬｉ）
に共通接続された上で消去回路２１に接続されるととも
に、同一列に配置されたメモリセルのドレインはビット
線（ＢＬ１〜ＢＬｍ）に共通接続された上でカラム選択
ゲート６に接続されている。

【００２４】冗長用メモリセル１８の二重ゲート構造メ
モリセルＲＭＣの同一行に配置されたメモリセルのコン
トロールゲートはワード線（ＲＷＬ１〜ＲＷＬ２）に共
通接続されるとともに、ソースはソース線（ＲＳＬ１）
に共通接続された上でさらに消去回路２１に接続される
とともに、同一列に配置されたメモリセルのドレイン
は、メモリセルアレイ１内のメモリセルが接続されるビ
ット線（ＢＬ１〜ＢＬｍ）に共通接続されている。

【００２５】読み出し動作および書き込み動作において
は、アドレス入力端子１１から入力されたローアドレス
に従って、ローデコーダ３により特定のワード線が選択
されるとともに、アドレス入力端子１１から入力された
カラムアドレスに従って、カラム選択ゲート６により特
定のビット幅のビット線が選択的に読み出し回路２０ま
たは書き込み回路１０に接続される。

【００２６】消去動作においては、電圧発生回路１５に
より発生された電圧が必要ノードに与えられ、全メモリ
セルあるいは、分割されたブロックのメモリセルが一括
消去される。

【００２７】ここで、図１３で（Ａ）に示すように、メ
モリセルアレイ１内の特定ワード線（ＷＬ３）がソース
線（ＳＬ２）とショートしている不良がある場合の冗長
救済に関して考察する。

【００２８】フラッシュメモリにおいては、書き込み動
作および消去動作に高電圧を必要とする。このため、チ
ップ内部に電圧発生回路１５を備え、電源電圧よりも高
い電圧を発生させている。また、高速読み出し動作を実
現するためには、ワード線の電位を選択電位に高速に立
ち上げる必要がある。このため、デコーダ３０およびデ
コーダ７０内のワード線ドライバ回路３２および冗長ワ
ード線ドライバ回路７２には、高駆動能力のトランジス
タが用いられている。

【００２９】したがって、図１３で（Ａ）に示す不良の
ワード線に接続されたメモリセルに書き込み動作を実行
した場合には、デコーダ３０内のワード線ドライバ回路
３２は電源電圧切り換え回路３３により選択された書き
込み用高電圧をワード線に印加するよう動作する。ま
た、書き込み動作時のソース線はＧＮＤ電位に設定され
るため、ローデコーダ３を介して電源―ＧＮＤ間に過大
電流が流れることになる。この過大電流は、ワード線
（ＷＬ３）に接続される全てのメモリセルに対する書き
込み動作で発生する。このため、図１４に示すように、
電圧発生回路１５の発生電位は一旦大きく低下してしま
う。

【００３０】一旦低下した電位を正常な値に復帰させる
ためには、一定期間の昇圧動作が必要である。ところ
が、アドレスを遷移させて、正常なメモリセルに書き込
みを行う場合においては、電圧発生回路１５の発生電位
が正常な値に復帰しない間に書き込み動作が行われてし
まい、書き込み不良となってしまう。つまり、冗長救済
を行う前の検査において、不良メモリセルをアクセスし
た直後にアクセスされる正常なメモリセルを不良セルと
誤判定してしまう。

【００３１】電源電圧ＶＤＤよりも高い電位を電圧発生
回路１５により発生させ、読み出し動作を行う場合にも
同様の課題が生じる。ワード線がＧＮＤ電位とショート
する不良があった場合には、このワード線をアクセスす
る場合に、電源―ＧＮＤ間に過大電流が流れ、昇圧電位
が低下してしまう。アドレス遷移により正常なワード線
をアクセスする場合に、電圧発生回路１５の出力電位が
正常な値に復帰するには時間がかかるため、正常なメモ
リセルを不良と誤判定する場合が生じるためである。

【００３２】以上のように、ワード線がＧＮＤ電位に設
定されるソース線等とショートした不良がある場合に
は、正常メモリセルを不良セルと誤判定してしまう。正
常メモリセルが不良と誤判定されたとしても、不良判定
されたメモリセルを冗長用メモリセルと置き換えて救済
できると判定される場合には、置き換え動作が実行され
る。

【００３３】つまり、不良メモリセルが接続されるワー
ド線に対応するアドレスが入力された場合には、冗長救
済回路により、メモリセルアレイのアクセスを非活性化
し、冗長用メモリセルへのアクセスを行うように切り換
える。このような冗長救済動作により、良品とすること
が可能となる。

【００３４】

【発明が解決しようとする課題】しかしながら、信頼性
スクリーニングのための加速電圧印加においては、メモ
リセルアレイ１および冗長用メモリセル１８内の全ての
メモリセルに対して一括に電圧が印加されるため、図１
３で（Ａ）に示すような不良が有る場合には、ワード線
を介して過剰電流が流れることになる。すなわち、信頼
性スクリーニングの場合には、不良メモリセルの存在の
有無の如何とは無関係に、すべてのワード線を選択する
からである。

【００３５】過剰電流が流れると、チップ内部で電圧降
下が生じてしまい、スクリーニングのための電圧印加が
正しい値で行われなくなる。したがって、ワード線がＧ
ＮＤとショートした不良は冗長救済対象から除外しなけ
ればならなくなる。

【００３６】このように、ワード線がＧＮＤとショート
した不良がある場合には、不良メモリセルを特定するた
めの検査において、正常なメモリセルも不良と誤判定し
てしまい、この不良と判定される正常メモリセルを含め
て冗長救済の可能性の判定がなされる。このため、冗長
用メモリセルの数以上に不良メモリセルが存在すると判
定される場合には、冗長救済が不可能と判定され、冗長
救済効率が低下してしまう。

【００３７】また、冗長救済可能と判定され、置き換え
動作により機能的に正常とできるチップにおいても、信
頼性スクリーニングのための加速電圧印加が正しく行わ
れないため、ワード線がＧＮＤとショートした不良は冗
長救済対象から除外しなければならなくなり、冗長救済
効率が低下してしまう。

【００３８】ワード線がＧＮＤとショートした不良が存
在する場合においても信頼性スクリーニングのための加
速電圧を正しく印加するためには、冗長用メモリセルの
置き換え単位をブロックとし、メモリセルアレイを置き
換え単位と同一のブロックに分割するとともに、冗長救
済動作においては不良メモリセルが存在するブロックを
冗長用メモリセルのブロックと置き換える構成とし、信
頼性スクリーニングのための加速電圧印加をブロック単
位で行い、不良メモリセルが存在するブロックには加速
電圧印加を行わないようにすることにより、正しい電圧
で信頼性スクリーニングを可能とする方法がある。

【００３９】しかしながら、この場合、ブロック毎に一
定時間の加速電圧印加が必要となり、検査時間が膨大と
なってしまう。

【００４０】本発明は上記課題に鑑みてなされたもので
あり、本発明の目的とするところは、冗長救済効果が高
く、かつ、検査時間の増加を抑制した低コストの半導体
記憶装置を提供することにある。また、そのような半導
体記憶装置を実現するためのローデコーダおよび半導体
記憶装置の検査方法を提供することを目的とする。

【００４１】

【課題を解決するための手段】ローデコーダについての
本発明は、次のような手段を講じることにより、上記の
課題を解決する。すなわち、メモリセルがマトリクス状
に配置されたメモリセルアレイのワード線に接続される
ものであって、モード切り換えに基づいて、前記ワード
線を小さな駆動能力で駆動する状態と大きな駆動能力で
駆動する状態とに切り換え可能に構成する。

【００４２】これによれば、機能検査および信頼性スク
リーニングを行うモードでは、ワード線を小さな駆動能
力で駆動し、性能検査を行うモードでは、ワード線を大
きな駆動能力で駆動する。機能検査および信頼性スクリ
ーニングを行うモードで、もし、ＧＮＤ電位とショート
する不良が発生しているワード線を選択した場合におい
ても、ワード線に対する駆動能力が小さいので、電源―
ＧＮＤ間に流れる過大電流を抑制することができる。こ
のことにより、電源電位の変動による他の回路への影響
を防止することができ、安定な回路動作を実現する。回
路動作を安定させることができるので、ワード線がＧＮ
Ｄにショートしている場合に、正常なメモリセルを不良
と誤判定することを免れることができ、機能検査および
信頼性スクリーニングを精度良く遂行することができる
とともに、性能検査を正しく遂行できる。

【００４３】また、ローデコーダについての本発明は、
次のような手段を講じることにより、上記の課題を解決
する。すなわち、メモリセルがマトリクス状に配置され
たメモリセルアレイに接続されるローデコーダであっ
て、入力アドレスを受けて前記メモリセルアレイ内の特
定ワード線を選択するための選択信号を発生し、また、
ワード線一括選択信号によっても前記ワード線を選択す
る選択信号を発生するデコード回路と、前記デコード回
路の出力を受けて、前記ワード線を駆動するための駆動
能力の小さな第１のドライバ回路および駆動能力の大き
な第２のドライバ回路と、ドライバ制御信号によって前
記駆動能力の大きな第２のドライバ回路を非活性とする
ドライバ制御回路とを備えている。

【００４４】第２のドライバ回路を非活性とすると、ワ
ード線に対する駆動能力が小さくなる。第２のドライバ
回路を活性とする状態では、ワード線に対する駆動能力
が大きくなるが、この場合において、第１のドライバ回
路については、これを非活性としてもよいし、逆に活性
としてもよい。すなわち、ワード線を小さな駆動能力で
駆動するモードでは駆動能力の大きな第２のドライバ回
路を非活性とするが、ワード線を大きな駆動能力で駆動
するモードでは大きな駆動能力の第２のドライバ回路の
単独でワード線を駆動してもよいし、あるいは、第２の
ドライバ回路と第１のドライバ回路との協働でワード線
を駆動してもよい。

【００４５】これによれば、機能検査および信頼性スク
リーニングを行うモードでは、第２のドライバ回路を非
活性としてワード線を小さな駆動能力で駆動し、性能検
査を行うモードでは、第２のドライバ回路を活性として
ワード線を大きな駆動能力で駆動する。機能検査および
信頼性スクリーニングを行うモードで、もし、ＧＮＤ電
位とショートする不良が発生しているワード線を選択し
た場合においても、第２のドライバ回路を非活性として
いることからワード線に対する駆動能力が小さいので、
電源―ＧＮＤ間に流れる過大電流を抑制することができ
る。したがって、電源電位の変動による他の回路への影
響を防止し、回路動作を安定させることができるので、
ワード線がＧＮＤにショートしている場合に、正常なメ
モリセルを不良と誤判定することを免れることができ、
機能検査および信頼性スクリーニングを精度良く遂行す
ることができるとともに、性能検査を正しく遂行でき
る。

【００４６】半導体記憶装置についての本発明は、次の
ような手段を講じることにより、上記の課題を解決す
る。この半導体記憶装置は、前提的構成として、メモリ
セルがマトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイ内の不良メモリセルと置き換えを
行うための冗長用メモリセルと、入力アドレスに応じて
前記メモリセルアレイ内の特定のワード線を選択するロ
ーデコーダと、入力アドレスが前記メモリセルアレイ内
の不良ビットに該当するか否かを判定し該当する場合に
前記ローデコーダを非活性にする切換信号を発生する冗
長デコーダと、前記切換信号を入力して前記冗長用メモ
リセル内の冗長ワード線を選択する冗長ローデコーダと
を備えている。

【００４７】上記の構成を備えた半導体記憶装置におい
て、本発明は、前記ローデコーダとして上記の発明にか
かわる構成のローデコーダを備える。

【００４８】本発明は、さらに、前記冗長ローデコーダ
を、前記切換信号を受けて前記冗長用メモリセル内の冗
長ワード線を選択するための選択信号を発生し、また、
ワード線一括選択信号によっても前記冗長ワード線を選
択する選択信号を発生するデコード回路と、前記デコー
ド回路の出力を受けて、前記冗長ワード線を駆動するた
めの駆動能力の小さな第１のドライバ回路および駆動能
力の大きな第２のドライバ回路と、ドライバ制御信号に
よって前記駆動能力の大きな第２のドライバ回路を非活
性とするドライバ制御回路とを備えるものに構成してあ
る。

【００４９】そして、動作モードに応じて前記ローデコ
ーダおよび前記冗長ローデコーダに与える前記ワード線
一括選択信号の論理を切り換える制御信号発生回路を備
えている。

【００５０】この半導体記憶装置についての本発明によ
れば、機能検査および信頼性スクリーニングを行うモー
ドでは、制御信号発生回路はドライバ制御信号として第
１の論理の信号を発生し、ドライバ制御回路をして第２
のドライバ回路を非活性とし、ワード線を小さな駆動能
力で駆動する。機能検査および信頼性スクリーニングを
行うモードで、もし、ＧＮＤ電位とショートする不良が
発生しているワード線を選択した場合においても、第２
のドライバ回路を非活性としていることからワード線に
対する駆動能力が小さいので、電源―ＧＮＤ間に流れる
過大電流を抑制することができる。したがって、電源電
位の変動による他の回路への影響を防止し、回路動作を
安定させることができるので、ワード線がＧＮＤにショ
ートしている場合に、正常なメモリセルを不良と誤判定
することを免れることができ、機能検査および信頼性ス
クリーニングを精度良く遂行することができる。したが
って、電源電位の変動によるメモリセル良否の誤判定を
無くすことができる。

【００５１】メモリセルアレイに不良があるときは、冗
長デコーダの働きにより、切換信号が生成され、ローデ
コーダが非活性とされ、代って冗長ローデコーダが機能
する状態となり、冗長用メモリセルが検査の対象とな
る。この冗長用メモリセルに対する機能検査および信頼
性スクリーニングにおいて、もし、ＧＮＤ電位とショー
トする不良が発生している冗長ワード線を選択しても、
上記同様に第２のドライバ回路を非活性とし冗長ワード
線に対する駆動能力が小さいので、電源―ＧＮＤ間に流
れる過大電流を抑制することができる。したがって、正
常な冗長用メモリセルを不良と誤判定することを免れる
ことができ、ここでも、機能検査および信頼性スクリー
ニングを精度良く遂行することができる。

【００５２】一方、性能検査を行うモードでは、制御信
号発生回路はドライバ制御信号として第２の論理の信号
を発生し、ドライバ制御回路をして第２のドライバ回路
を活性としてワード線を大きな駆動能力で駆動する。し
たがって、性能検査を正しく遂行することができる。

【００５３】上記の半導体記憶装置の発明は、メモリセ
ルアレイおよび冗長用メモリセルについて、それぞれに
おけるメモリセルが二重ゲート構造を有する不揮発性メ
モリである場合に特に有用である。この種の不揮発性メ
モリは、ゲートとフローティングゲートとの間の絶縁膜
やフローティングゲートとコントロールゲートとの間の
絶縁膜に欠陥がある場合の長期使用における電荷抜けに
対する信頼性スクリーニングが問題となるからである。

【００５４】半導体記憶装置の検査方法についての本発
明は、次のような手段を講じることにより、上記の課題
を解決する。上記の半導体記憶装置について、冗長救済
前の前記メモリセルアレイの検査を行うステップと、前
記メモリセルアレイの検査において不良メモリセルが検
出された場合に、前記不良メモリセルと前記冗長用メモ
リセルの置き換えを行うステップと、前記駆動能力の大
きな第２のドライバ回路を非活性とするとともに、前記
メモリセルアレイに接続される全てのワード線を選択し
た状態で前記メモリセルアレイに対してストレス電圧を
印加し、信頼性スクリーニングを行うステップとを含む
ことを特徴とする。

【００５５】これによれば、ワード線がＧＮＤ電位とシ
ョートする不良がある場合においても、全てのワード線
に対する正常な加速電圧印加を行うことができ、冗長救
済率の向上および検査時間の短縮に有効である。

【００５６】また、別の態様の半導体記憶装置の検査方
法についての本発明は、次のような手段を講じることに
より、上記の課題を解決する。この検査方法の対象の半
導体記憶装置は、メモリセルがマトリクス状に配置され
たメモリセルアレイと、前記メモリセルアレイ内の不良
メモリセルと置き換えを行うための冗長用メモリセル
と、入力アドレスに応じて前記メモリセルアレイのワー
ド線を選択するローデコーダと、入力アドレスが前記メ
モリセルアレイ内の不良ビットに該当する場合に前記冗
長用メモリセルを選択するための切換信号を発生する冗
長デコーダと、前記切換信号を入力して前記冗長用メモ
リセル内の冗長ワード線を選択する冗長ローデコーダと
を備えている。さらに、入力アドレスを受けて前記メモ
リセルアレイ内の特定のワード線を選択するための選択
信号を発生し、また、ワード線一括選択信号によっても
前記ワード線を選択する選択信号を発生するデコード回
路と、前記デコード回路の出力を受けて、前記ワード線
を駆動するための駆動能力の小さな第１のドライバ回路
および駆動能力の大きな第２のドライバ回路と、ドライ
バ制御信号によって前記駆動能力の大きな第２のドライ
バ回路を非活性とするドライバ制御回路とを含むローデ
コーダを備えている。さらに、動作モードに応じて前記
ローデコーダおよび前記冗長ローデコーダに与える前記
ワード線一括選択信号の論理を切り換える制御信号発生
回路を備えている。

【００５７】このような半導体記憶装置について、本発
明の検査方法は、前記駆動能力の大きな第２のドライバ
回路を非活性として冗長救済前の前記メモリセルアレイ
の検査を行うステップと、前記メモリセルアレイの検査
において不良メモリセルが検出された場合に、前記不良
メモリセルと前記冗長用メモリセルの置き換えを行うス
テップと、前記置き換えを行った後に、前記第２のドラ
イバ回路を活性化させて検査を行うステップとを含むこ
とを特徴としている。

【００５８】これによれば、ワード線がＧＮＤ電位とシ
ョートする不良がある場合においても、電源―ＧＮＤ間
に流れる過大電流を抑制することができる。このことに
より、冗長救済前の不良ビット検出において、正常メモ
リセルを不良判定することなく、正確な不良ビット検出
が可能となり、冗長救済効率を向上することができる。

【００５９】また、別の態様のローデコーダについての
本発明は、次のような手段を講じることにより、上記の
課題を解決する。すなわち、メモリセルがマトリクス状
に配置されたメモリセルアレイのワード線に接続され、
全てのワード線を一括選択するために、入力アドレスに
依存せずワード線を選択可能なローデコーダであって、
入力アドレスを受けて前記メモリセルアレイ内の特定の
ワード線を選択するための選択信号を発生し、また、ワ
ード線一括選択信号によっても前記ワード線を選択する
選択信号を発生するデコード回路と、前記デコード回路
の出力を受けて、前記ワード線を駆動するための駆動能
力の小さな第１のドライバ回路および駆動能力の大きな
第２のドライバ回路と、前記駆動能力の大きな第２のド
ライバ回路に電源を供給するとともに、電源制御信号に
よって電源供給を遮断するドライバ用電源制御回路とを
備えている。

【００６０】これによれば、ＧＮＤ電位とショートする
不良が発生しているワード線を選択した場合において
も、電源―ＧＮＤ間に流れる過大電流を抑制し、電源電
位の変動による他の回路への影響を防止するが、この過
大電流抑制と安定な回路動作の機能をドライバ用電源制
御回路という簡単な回路構成で安価に実現することがで
きる。

【００６１】上記のローデコーダの発明は、第２のドラ
イバ回路を構成するトランジスタが、第１のドライバ回
路を構成するトランジスタよりも駆動能力が大きい場合
に特に有用となる。

【００６２】また、別の態様の半導体記憶装置について
の本発明は、次のような手段を講じることにより、上記
の課題を解決する。すなわち、メモリセルがマトリクス
状に配置されたメモリセルアレイと、前記メモリセルア
レイ内の不良メモリセルと置き換えを行うための冗長用
メモリセルと、入力アドレスに応じて前記メモリセルア
レイ内の特定のワード線を選択するローデコーダと、入
力アドレスが前記メモリセルアレイ内の不良ビットに該
当するか否かを判定し該当する場合に前記ローデコーダ
を非活性にする切換信号を発生する冗長デコーダと、前
記切換信号を入力して前記冗長用メモリセル内の冗長ワ
ード線を選択する冗長ローデコーダとを備えた半導体記
憶装置であって、前記ローデコーダとして上記のドライ
バ用電源制御回路をもつローデコーダを備え、さらに、
前記冗長ローデコーダを、前記切換信号を受けて前記冗
長用メモリセル内の冗長ワード線を選択するための選択
信号を発生し、また、ワード線一括選択信号によっても
前記冗長ワード線を選択する選択信号を発生するデコー
ド回路と、前記デコード回路の出力を受けて、前記冗長
ワード線を駆動するための駆動能力の小さな第１のドラ
イバ回路および駆動能力の大きな第２のドライバ回路と
を備えるものに構成し、動作モードに応じて前記ローデ
コーダおよび前記冗長ローデコーダに与える前記ワード
線一括選択信号の論理ならびに前記ローデコーダにおけ
るドライバ用電源制御回路に与える電源制御信号の論理
を切り換える制御信号発生回路を備えている。

【００６３】これによれば、ＧＮＤ電位とショートする
不良が発生しているワード線を選択した場合において
も、電源―ＧＮＤ間に流れる過大電流を抑制し、したが
って、電源電位の変動によるメモリセル良否の誤判定を
無くすとともに、信頼性スクリーニングのための加速電
圧を正しく印加することができるが、このようにして実
行する高効率の冗長救済の機能をドライバ用電源制御回
路という簡単な回路構成で安価に実現することができ
る。

【００６４】上記のドライバ用電源制御回路を備えた半
導体記憶装置において、好ましい態様としては、前記メ
モリセルアレイおよび前記冗長用メモリセルは、それぞ
れにおけるメモリセルが二重ゲート構造を有する不揮発
性メモリの場合である。

【００６５】また、別の好ましい態様としては、前記第
２のドライバ回路は、それを構成するトランジスタが、
前記第１のドライバ回路を構成するトランジスタよりも
駆動能力が大きいことである。

【００６６】また、別の態様の半導体記憶装置の検査方
法についての本発明は、次のような手段を講じることに
より、上記の課題を解決する。まず、対象とする半導体
記憶装置は、次のような構成を備えている。メモリセル
がマトリクス状に配置されたメモリセルアレイと、前記
メモリセルアレイ内の不良メモリセルと置き換えを行う
ための冗長用メモリセルと、入力アドレスに応じて前記
メモリセルアレイのワード線を選択するローデコーダ
と、入力アドレスが前記メモリセルアレイ内の不良ビッ
トに該当する場合に前記冗長用メモリセルを選択するた
めの切換信号を発生する冗長デコーダと、前記切換信号
を入力して前記冗長用メモリセル内の冗長ワード線を選
択する冗長ローデコーダとを備えている。さらに、入力
アドレスを受けて前記メモリセルアレイ内の特定のワー
ド線を選択するための選択信号を発生し、また、ワード
線一括選択信号によっても前記ワード線を選択する選択
信号を発生するデコード回路と、前記デコード回路の出
力を受けて、前記ワード線を駆動するための駆動能力の
小さな第１のドライバ回路および駆動能力の大きな第２
のドライバ回路と、前記駆動能力の大きな第２のドライ
バ回路に電源を供給するとともに、電源制御信号によっ
て電源供給を遮断するドライバ用電源制御回路とを含む
ローデコーダを備えている。さらに、動作モードに応じ
て前記ローデコーダおよび前記冗長ローデコーダに与え
る前記ワード線一括選択信号の論理を切り換える制御信
号発生回路とを備えている。

【００６７】このような構成の半導体記憶装置につい
て、本発明の半導体記憶装置の検査方法は、冗長救済前
の前記メモリセルアレイの検査を行うステップと、前記
メモリセルアレイの検査において不良メモリセルが検出
された場合に、前記不良メモリセルと前記冗長用メモリ
セルの置き換えを行うステップと、前記ドライバ用電源
制御回路を遮断するとともに、前記メモリアレイに接続
される全てのワード線を選択した状態で前記メモリセル
アレイに対してストレス電圧を印加し、信頼性スクリー
ニングを行うステップとを含むことを特徴とする。

【００６８】これによれば、ワード線がＧＮＤ電位とシ
ョートする不良がある場合においても、全てのワード線
に対する正常な加速電圧印加を行うことができ、冗長救
済率の向上および検査時間の短縮に有効である。

【００６９】また、別の態様の半導体記憶装置の検査方
法についての本発明は、次のような手段を講じることに
より、上記の課題を解決する。まず、対象とする半導体
記憶装置は、次のような構成を備えている。メモリセル
がマトリクス状に配置されたメモリセルアレイと、前記
メモリセルアレイ内の不良メモリセルと置き換えを行う
ための冗長用メモリセルと、入力アドレスに応じて前記
メモリセルアレイのワード線を選択するローデコーダ
と、入力アドレスが前記メモリセルアレイ内の不良ビッ
トに該当する場合に前記冗長用メモリセルを選択するた
めの切換信号を発生する冗長デコーダと、前記切換信号
を入力して前記冗長用メモリセル内の冗長ワード線を選
択する冗長ローデコーダとを備えている。さらに、入力
アドレスを受けて前記メモリセルアレイ内の特定のワー
ド線を選択するための選択信号を発生し、また、ワード
線一括選択信号によっても前記ワード線を選択する選択
信号を発生するデコード回路と、前記デコード回路の出
力を受けて、前記ワード線を駆動するための駆動能力の
小さな第１のドライバ回路および駆動能力の大きな第２
のドライバ回路と、前記駆動能力の大きな第２のドライ
バ回路に電源を供給するとともに、電源制御信号によっ
て電源供給を遮断するドライバ用電源制御回路とを備え
ているローデコーダを備えている。さらに、動作モード
に応じて前記ローデコーダおよび前記冗長ローデコーダ
に与える前記ワード線一括選択信号の論理を切り換える
制御信号発生回路とを備えている。

【００７０】このような構成の半導体記憶装置につい
て、本発明の半導体記憶装置の検査方法は、前記駆動能
力の大きな第２のドライバ回路を非活性として冗長救済
前の前記メモリセルアレイの検査を行うステップと、前
記メモリセルアレイの検査において不良メモリセルが検
出された場合に、前記不良メモリセルと前記冗長用メモ
リセルの置き換えを行うステップと、前記置き換えを行
った後に、前記第２のドライバ回路を活性化させて検査
を行うステップとを含むことを特徴とする。

【００７１】これによれば、ワード線がＧＮＤ電位とシ
ョートする不良がある場合においても、電源―ＧＮＤ間
に流れる過大電流を抑制することができる。このことに
より、冗長救済前の不良ビット検出において、正常メモ
リセルを不良判定することなく、正確な不良ビット検出
が可能となり、冗長救済効率を向上することができる。

【００７２】また、別の態様のローデコーダについての
本発明は、次のような手段を講じることにより、上記の
課題を解決する。すなわち、メモリセルがマトリクス状
に配置されたメモリセルアレイに接続され、全てのワー
ド線を一括選択するために、入力アドレスに依存せずワ
ード線を選択可能なローデコーダであって、入力アドレ
スを受けて前記メモリセルアレイ内の特定のワード線を
選択するための選択信号を発生し、また、ワード線一括
選択信号によっても前記ワード線を選択する選択信号を
発生するデコード回路と、前記デコード回路の出力を受
けて前記ワード線を駆動するためのドライバ回路と、前
記ドライバ回路と電源の間に配置されたヒューズとを備
えている。

【００７３】これによれば、ＧＮＤ電位とショートする
不良が発生しているワード線を選択した場合には、前記
ヒューズ手段を切断することにより、ドライバ回路への
電源供給を遮断しドライバ回路を非活性とする。したが
って、ＧＮＤとショートする不良があっても、電源―Ｇ
ＮＤ間に過大電流が流れることを防止することができ
る。このことにより、電源電位の変動による他の回路へ
の影響を無くすことができ、安定な回路動作を実現す
る。

【００７４】また、別の態様の半導体記憶装置について
の本発明は、次のような手段を講じることにより、上記
の課題を解決する。すなわち、この半導体記憶装置は、
前提的構成として、メモリセルがマトリクス状に配置さ
れたメモリセルアレイと、前記メモリセルアレイ内の不
良メモリセルと置き換えを行うための冗長用メモリセル
と、入力アドレスに応じて前記メモリセルアレイ内の特
定のワード線を選択するローデコーダと、入力アドレス
が前記メモリセルアレイ内の不良ビットに該当するか否
かを判定し該当する場合に前記ローデコーダを非活性に
する切換信号を発生する冗長デコーダと、前記切換信号
を入力して前記冗長用メモリセル内の冗長ワード線を選
択する冗長ローデコーダとを備えている。

【００７５】このような構成の半導体記憶装置におい
て、本発明は、前記メモリセルアレイ内の各々のワード
線に接続されたトランジスタと、入力アドレスを受けて
前記メモリセルアレイ内の特定のワード線を選択するた
めの選択信号を発生するデコード回路、前記デコード回
路の出力を受けてワード線を駆動するためのドライバ回
路および前記トランジスタに流れる電流を検知し前記ド
ライバ回路を制御するドライバ制御回路を有するローデ
コーダと、前記メモリセルアレイへのアクセス時に前記
ドライバ制御回路に対してタイミング信号を発生する制
御回路とを備えていることを特徴とする。

【００７６】タイミング信号によってドライバ制御回路
がドライバ回路を駆動しワード線を選択するが、このタ
イミングでトランジスタに電流が流れ、これをトリガー
としてタイミング信号がなくなってもドライバ回路の活
性状態を保持する。しかし、ワード線がＧＮＤにショー
トしているときには、トランジスタに電流が流れず、タ
イミング信号がなくなると、ドライバ回路は非活性の状
態に戻る。つまり、ＧＮＤ電位とショートする不良が発
生しているワード線を選択した場合においても、電源―
ＧＮＤ間に過大電流が流れることを防止することができ
る。このことにより、電源電位の変動による他の回路へ
の影響を防止することができ、安定な回路動作を実現す
る。

【００７７】

【発明の実施の形態】以下、本発明にかかわる半導体記
憶装置の実施の形態について図面に基づいて詳細に説明
する。

【００７８】（第１の実施の形態）図１は本発明による
第１の実施の形態の半導体記憶装置におけるローデコー
ダおよび冗長ローデコーダの回路構成を示すブロック回
路図、図２は第１の実施の形態の半導体記憶装置の構成
を示すブロック図である。

【００７９】まず、図２に基づいて半導体記憶装置の構
成要素について説明する。図２において、従来技術の図
１１におけるのと同じ符号は同一構成要素を指している
ので、詳しい説明は省略する。簡単に説明すると、１は
メモリセルアレイ、１８は冗長用メモリセル、２１は消
去回路、１１はアドレス入力端子、１２はデータ入出力
端子、８はデータ出力バッファ、９はデータ入力バッフ
ァ、１０は書込み回路、２０は読み出し回路、４はカラ
ムアドレスバッファ、５はカラムデコーダ、６はカラム
選択ゲート、２はローアドレスバッファ、１７は冗長デ
コーダ、１９は冗長アドレス記憶回路、１３は制御信号
入力端子、１５は電圧発生回路である。

【００８０】また、４０は本実施の形態におけるローデ
コーダ、６０は冗長ローデコーダ、２４は制御信号発生
回路である。

【００８１】次に、図１に基づいてローデコーダ４０お
よび冗長ローデコーダ６０について説明する。

【００８２】ローデコーダ４０は、メモリセルアレイ１
のワード線本数に対応した数のデコーダ４１を有してい
る。各デコーダ４１は、ローアドレスバッファ２から入
力したローアドレス信号３４をデコードするとともに、
制御信号発生回路２４から入力したワード線一括選択信
号３６を受けて選択信号を発生するデコード回路４２
と、デコード回路４２の出力を受けてワード線を駆動す
る駆動能力が互いに異なる２種類のドライバすなわち駆
動能力の小さい第１のドライバ回路４４および駆動能力
の大きい第２のドライバ回路４５と、これら両ドライバ
回路４４，４５を制御するドライバ制御回路４３とを備
えている。

【００８３】第１のドライバ回路４４も第２のドライバ
回路４５もＰチャンネルトランジスタとＮチャンネルト
ランジスタとの縦続接続によりインバータ構造に構成さ
れているが、ＰチャンネルトランジスタとＮチャンネル
トランジスタとは、第１のドライバ回路４４と第２のド
ライバ回路４５とで互いに異なるサイズのもので構成さ
れている。このことによって、ワード線に対する駆動能
力については、第１のドライバ回路４４と第２のドライ
バ回路４５では異なるように設定されている。つまり、
デコーダ４１は、ワード線に対して駆動能力が小さな第
１のドライバ回路４４と駆動能力が大きな第２のドライ
バ回路４５とを備えている。

【００８４】制御信号発生回路２４は、動作モードに応
じて“Ｈ”または“Ｌ”のドライバ制御信号５１をドラ
イバ制御回路４３，６３に供給する。そして、第１の動
作モードのときには小さな駆動能力でワード線を活性化
し、第２の動作モードのときは大きな駆動能力でワード
線を活性化する。

【００８５】本実施の形態の以下の説明では、小さな駆
動能力は第１のドライバ回路４４のみの駆動により発揮
され、大きな駆動能力は第１および第２のドライバ回路
４４，４５の両者の駆動で発揮されると説明する。ただ
し、大きな駆動能力の発揮については、必ずしも両方の
ドライバ回路４４，４５の同時駆動は必要ではなく、駆
動能力の大きい方の第２のドライバ回路４５のみの駆動
であってもよい。むしろ、原則的には、後者の態様が基
本となる。両方のドライバ回路４４，４５を同時駆動す
る理由は、以下の説明で明かにする。

【００８６】ドライバ制御回路４３は、ドライバ制御信
号５１の論理“Ｈ”、“Ｌ”に応じて第１のドライバ回
路４４および第２のドライバ回路４５を制御する。

【００８７】すなわち、ドライバ制御信号５１が一方の
論理“Ｈ”状態の場合においては、デコード回路４２の
出力信号は、インバータ４６，４９を介して第１のドラ
イバ回路４４のみに与えられる。すなわち、第２のドラ
イバ回路４５は、インバータ４７、ＮＡＮＤゲート４８
およびＮＯＲゲート５０の動作により、Ｐチャンネルト
ランジスタおよびＮチャンネルトランジスタが共にカッ
トオフとなり、ワード線を第１のドライバ回路４４のみ
で駆動する。

【００８８】上記とは逆に、ドライバ制御信号５１が論
理“Ｌ”状態の場合においては、インバータ４７、ＮＡ
ＮＤゲート４８およびＮＯＲゲート５０の動作により、
デコード回路４２の出力信号が第１のドライバ回路４４
および第２のドライバ回路４５に供給され、ワード線は
第１のドライバ回路４４および第２のドライバ回路４５
の両方で駆動される。

【００８９】半導体記憶装置に内蔵の電圧発生回路１５
からローデコーダ４０のデコーダ４１および冗長ローデ
コーダ６０のデコーダ６１に対して互いに異なる第１の
電圧３８と第２の電圧３９が供給されるが、動作モード
に応じて供給電圧を切り換えるために両者間に電源電圧
切り換え回路３３が介挿されている。

【００９０】電源電圧切り換え回路３３は、制御信号発
生回路２４からの動作モードを指定する選択信号３７に
基づいてデコーダ４１，６１に供給する電圧を第１の電
圧３８または第２の電圧３９に切り換える。すなわち、
動作モードに応じて異なる電位を選択ワード線に与え
る。

【００９１】冗長ローデコーダ６０は、冗長用メモリセ
ル１８が備えるワード線本数に対応した数のデコーダ６
１を備えており、このデコーダ６１はローデコーダ４０
のデコーダ４１と同様のドライバ制御回路６３、第１の
ドライバ回路６４および第２のドライバ回路６５を備え
ている。デコード回路６２は冗長デコーダ１７からの信
号３８−１，３８−２と制御信号発生回路２４からのワ
ード線一括選択信号３６を受けて冗長ワード線を選択す
る信号を発生する。

【００９２】ドライバ制御回路６３はデコーダ４１のド
ライバ制御回路４３と同一の回路構成および動作であ
り、制御信号発生回路２４からのドライバ制御信号５１
が論理“Ｈ”状態の場合には冗長ワード線を第１のドラ
イバ回路６４のみで駆動し、ドライバ制御信号５１が論
理“Ｌ”状態の場合には冗長ワード線を第１のドライバ
回路６４および第２のドライバ回路６５の両方で駆動す
る。

【００９３】このような回路構成とすることにより、動
作モードを指定する制御信号発生回路２４からのドライ
バ制御信号５１の論理状態に応じて、駆動能力が大きく
なる第１のドライバ回路４４または６４および第２のド
ライバ回路４５または６５の両方でワード線を駆動する
動作と、駆動能力が小さな第１のドライバ回路４４また
は６４のみでワード線を駆動する動作とを切り換えて使
用することを可能とする。

【００９４】したがって、駆動能力の小さなドライバ回
路のみで駆動する動作を用いると、ＧＮＤとショートし
たワード線を選択した場合においても、電源―ＧＮＤ間
に流れる電流を少なくすることができるので、電源電位
の変動を抑え、他の回路動作に影響を与えることを防止
することができる。これにより、ワード線がＧＮＤとシ
ョートしている場合には、誤判定を起すことがなくな
る。

【００９５】その結果、信頼性スクリーニングのための
一括加速電圧印加において、過剰電流が流れることも防
止することができる。すなわち、信頼性スクリーニング
の検査精度を向上することができる。

【００９６】図３は冗長救済機能を有するフラッシュメ
モリの拡散工程終了後のウェファー状態でのプローブ検
査方法の例を、従来技術の場合と本発明の実施の形態の
場合とで比較して示している。

【００９７】図３（ａ）は図１１、図１２に示す従来構
成例のフラッシュメモリの検査方法を示し、図３（ｂ）
は図１、図２に示す本発明の第１の実施の形態のフラッ
シュメモリの検査方法を示している。

【００９８】まず、図３（ａ）に基づいて従来技術の場
合の検査方法を説明する。

【００９９】拡散工程後のプローブ検査においては、ま
ず、コンタクトテスト（ａ−１）が実施され、検査用プ
ローブカードとチップの接触が正しいこと、および、信
号の入出力が正しく行われることを検査する。

【０１００】コンタクトテストをパスしたチップに対し
て、スクリーニング判定テスト（ａ−２）が実施され
る。これは、以降に実施される信頼性スクリーニングの
テスト動作において過剰電源電流が流れていないことを
確認するものである。前述の説明のように、信頼性スク
リーニングのための一括加速電圧印加において、過剰電
流が流れて正常な電圧が印加されなくなる不良がメモリ
セルやデコーダ等に存在するチップは、正常な検査が行
われないため、このテスト項目で不良チップと判定す
る。

【０１０１】スクリーニング判定テストをパスしたチッ
プに対して消去テスト（ａ−３）が実施され、パスした
チップに対して、消去状態のメモリセルに対する信頼性
スクリーニング（ａ−４）が実施される。

【０１０２】このテストをパスしたチップに対して書き
込みテスト（ａ−５）が実施され、パスしたチップに対
して、書き込み状態のメモリセルに対する信頼性スクリ
ーニング（ａ−６）が実施される。

【０１０３】ここまでが冗長救済が実施される以前のメ
モリセルアレイ１に対する検査であって、消去および書
き込みテストで不良と判定されたチップに対しては、不
良メモリセルを冗長用メモリセルと置き換えることによ
り救済が可能かどうかの判定が（ａ−７）のステップで
実施される。

【０１０４】冗長救済が可能なチップに対して冗長救済
（ａ−８）を実施する。ステップ（ａ−６）までの検査
良品チップと、ステップ（ａ−８）による冗長救済が施
されたチップに対して、消去検査（ａ−９）および書き
込み検査（ａ−１０）が実施され、検査ステップ（ａ−
１０）をパスしたチップがプローブ検査良品と判定され
る。

【０１０５】上記において、ステップ（ａ−７）の冗長
救済可能か否かの判定において、良品を不良品と誤判定
するおそれがある。

【０１０６】次に、図３（ｂ）に基づいて本発明の第１
の実施の形態の場合の検査方法を説明する。

【０１０７】コンタクトテスト（ｂ−１）をパスしたチ
ップに対しての検査である消去テスト（ｂ−２）、スク
リーニング（ｂ−３）、書き込みテスト（ｂ−４）およ
びスクリーニング（ｂ−５）の検査ステップにおいて
は、制御信号発生回路２４で発生されるドライバ制御信
号５１を論理“Ｈ”にすることにより、ローデコーダ４
０を構成するデコーダ４１内の第２のドライバ回路４５
を非活性とし、第１のドライバ回路４４のみを活性化し
た状態、つまり、ワード線駆動能力が小さい状態でこれ
らの検査ステップの実施を行う。

【０１０８】ここで、検査ステップ（ｂ−２）〜（ｂ−
５）はフラッシュメモリの機能検査ステップであり、ワ
ード線駆動能力が小さな値に設定されたローデコーダ４
０で応答可能な速度で検査を実施する。

【０１０９】上記のように検査することにより、図１３
で（Ａ）に示すようなワード線とソース線（ＧＮＤ）が
ショートする不良が発生している場合であっても、その
書き込み動作、および、電圧発生回路１５による電源電
圧ＶＤＤよりも高い電位の発生を伴う読み出し動作にお
いても、電圧発生回路１５の発生電位は所定の値を保つ
ことができるので、正常メモリセルを不良であると誤判
定することがなくなる。

【０１１０】したがって、救済判定ステップ（ｂ−６）
においては、メモリセルアレイ１内の不良メモリセルの
みを対象として、救済可能か否かの判定、すなわち、冗
長用メモリセル１８と置き換えれば救済できるか否かの
判定を行うことができる。すなわち、この判定の対象に
は、不良と誤判定された良品メモリセルが混雑している
ことはない。

【０１１１】救済可能と判定されるチップに対しては、
救済ステップ（ｂ−７）において不良のアドレスを冗長
アドレス記憶回路１９に記憶し、救済動作が実施され
る。

【０１１２】ステップ（ｂ−５）までの検査良品チップ
と、冗長救済が施されたチップに対して以降の検査を実
施するが、消去検査（ｂ−８）および書き込み検査（ｂ
−９）を実施する場合には、制御信号発生回路２４で発
生されるドライバ制御信号５１を論理“Ｌ”にすること
により、ローデコーダ４０を構成するデコーダ４１内の
第２のドライバ回路４５を第１のドライバ回路４４とと
もに活性化した状態で行う。つまり、ワード線駆動能力
の大きな第２のドライバ回路４５と、ワード線駆動能力
の小さな第１のドライバ回路４４との両方でワード線を
駆動する。ただし、第２のドライバ回路４５のみでワー
ド線を駆動しても大きな駆動能力が発揮される。第１の
ドライバ回路４４も同時に用いることで、なお一層の大
きな駆動能力が得られるのである。

【０１１３】上記により、メモリセルアレイ１内の不良
メモリセルが冗長用メモリセル１８と正しく置き換えら
れていることの検査と、ステップ（ｂ−８）の消去検査
およびステップ（ｂ−９）の書き込み検査で両方のドラ
イバ回路４４，４５を活性化しているので、製品規格で
規定する性能でメモリセルアレイ１が動作することの確
認を行うことができる。

【０１１４】このように、図１および図２に示す構成を
用いて図３（ｂ）に示す検査方法を実施することによ
り、ワード線がＧＮＤ電位とショートする不良が存在す
る場合においても、良品メモリセルを不良と誤判定する
ことを防止し、冗長救済を行うとともに、信頼性スクリ
ーニングでの加速電圧印加を正しく行うことができるた
め、冗長救済効率を向上することができる。

【０１１５】また、信頼性スクリーニングでの加速電圧
が正しく印加できるかの検査（従来技術の場合の図３
（ａ）の（ａ−２）のスクリーニング判定ステップ）を
省略することができるので、検査時間を短縮することが
できる。

【０１１６】（実施の形態２）図４は本発明による第２
の実施の形態の半導体記憶装置におけるローデコーダお
よび冗長ローデコーダの回路構成を示すブロック回路
図、図５は第２の実施の形態の半導体記憶装置の構成を
示すブロック図である。

【０１１７】図４において、ローデコーダ８０はメモリ
セルアレイ１のワード線本数に対応した数のデコーダ８
１を有している。各デコーダ８１は、ローアドレス信号
３４をデコードするとともに、ワード線一括選択信号３
６を受けて選択信号を発生するデコード回路８２と、デ
コード回路８２の出力を受けてワード線を駆動する２種
類の第１のドライバ回路８３および第２のドライバ回路
８４を備えている。第１のドライバ回路８３と第２のド
ライバ回路８４の回路を構成するＰチャンネルトランジ
スタおよびＮチャンネルトランジスタはそれぞれ異なる
サイズのもので構成されている。このことによって、ワ
ード線に対する駆動能力は第１のドライバ回路８３と第
２のドライバ回路８４では異なるように設定されてい
る。つまり、デコーダ８１は、ワード線に対して駆動能
力が小さな第１のドライバ回路８３と駆動能力が大きな
第２のドライバ回路８４とを備えている。

【０１１８】冗長ローデコーダ９０は、冗長用メモリセ
ル１８が備えるワード線本数に対応した数のデコーダ９
１を備えており、このデコーダ９１はデコーダ８２と同
様の第１のドライバ回路９３および第２のドライバ回路
９４を備えている。９２は冗長デコーダ１７からの信号
とワード線一括選択信号３６を受けて冗長ワード線を選
択する信号を発生する。

【０１１９】５２はドライバ用電源制御回路であり、電
源制御信号８６に応じて第２のドライバ回路８４および
９４の電源を制御する。電源制御信号８６が論理“Ｈ”
状態となる動作においては、ドライバ用電源制御回路５
２は遮断され、ワード線は駆動能力の小さな第１のドラ
イバ回路８３または９３のみで駆動される。

【０１２０】ドライバ制御信号５１が“Ｌ”の場合に
は、ドライバ用電源制御回路５２は導通とされ、ワード
線は駆動能力の小さな第１のドライバ回路８３または９
３および駆動能力の大きな第２のドライバ回路８４また
は９４の両方で駆動される。

【０１２１】電源電圧切り換え回路３３は、制御信号発
生回路５３からの動作モードを指定する選択信号３７に
基づいてデコーダ８１，９１に供給する電圧を第１の電
圧３８または第２の電圧３９に切り換える。すなわち、
動作モードに応じて異なる電位を選択ワード線に与え
る。

【０１２２】このような回路構成とすることにより、動
作モードを指定する制御信号発生回路５３からの電源制
御信号８６の論理状態に応じて、駆動能力が大きくなる
第１のドライバ回路８３または９３および第２のドライ
バ回路８４または９４の両方でワード線を駆動する動作
と、駆動能力が小さな第１のドライバ回路８３または９
３のみでワード線を駆動する動作とを切り換えて使用す
ることを可能とする。

【０１２３】したがって、駆動能力の小さなドライバ回
路のみで駆動する動作を用いると、ＧＮＤとショートし
たワード線を選択した場合においても、電源―ＧＮＤ間
に流れる電流を少なくすることができるので、電源電位
の変動を抑え、他の回路動作に影響を与えることを防止
することができる。これにより、ワード線がＧＮＤとシ
ョートしている場合には、誤判定を起すことがなくな
る。そして、このような機能を簡単な回路構成で実現す
ることができる。

【０１２４】本実施の形態では、第１の実施の形態の場
合の図１に示すドライバ制御回路４３は用いられていな
い。代りに、ドライバ用電源制御回路５２が用いられて
いるが、これは単にオン／オフを行うスイッチ回路でよ
く、簡単な回路構成となっている。

【０１２５】図４に示すローデコーダを用いて構成され
るフラッシュメモリの構成を図５に示している。図５に
おいて、図１１および図２と同一番号の回路ブロックは
図１１および図２と同一の機能を持つものであり、ここ
での説明は割愛する。

【０１２６】ローデコーダ８０におけるデコード８１
は、メモリセルアレイ１のワード線選択時に、異なる種
類の駆動能力を有する第１のドライバ回路８３および第
２のドライバ回路８４と、これら両ドライバ回路の電源
を制御するドライバ用電源制御回路５２を有しており、
動作モードに応じて制御信号発生回路５３からの制御信
号を受けて、ドライバ用電源制御回路５２を制御するこ
とによりワード線の駆動能力を切り換える。

【０１２７】図５に示す構成の冗長救済機能を有するフ
ラッシュメモリにおいては、図３（ｂ）に示す拡散工程
終了後のウェファー状態でのプローブ検査方法例を実現
することができる。

【０１２８】図３（ｂ）に示す検査フローにおける（ｂ
−１）〜（ｂ−５）の検査ステップは冗長救済以前のメ
モリセルアレイ１の検査であり、これらの検査ステップ
においては、制御信号発生回路５３により発生される電
源制御信号８６により、ドライバ用電源制御回路５２を
制御して、ローデコーダ８０を構成するデコーダ８１内
の第２のドライバ回路８４および冗長ローデコーダ９０
を構成するデコーダ９１内の第２のドライバ回路９４へ
の電源を遮断した状態で実施する。

【０１２９】このようにすることにより、図１３で
（Ａ）に示すようなワード線とソース線（ＧＮＤ）がシ
ョートする不良が発生している場合の書き込み動作にお
いては、不良のワード線に接続されたメモリセルへの書
き込み動作においてはワード線へ所定の電位が印加され
ないため書き込み不良となる。この場合、書き込み不良
は生じても、駆動能力の小さなドライバを用いてワード
線を駆動しているため、電源―ＧＮＤ間の電流は小さく
抑えられので、電圧発生回路１５の発生電位は所定の値
を保つことができる。

【０１３０】ステップ（ｂ−７）での冗長救済を行った
後の検査ステップである消去検査（ｂ−８）および書き
込み検査（ｂ−９）においては、制御信号発生回路５３
で発生される電源制御信号８６を論理“Ｌ”にすること
により、ドライバ用電源制御回路５２をオン状態に制御
して、ローデコーダ８０内の第２のドライバ回路８４お
よび冗長ローデコーダ９０内の第２のドライバ回路９４
に対する電源を導通とした状態で実施する。つまり、ワ
ード線駆動能力の大きなドライバ回路と、小さなドライ
バ回路の両方でワード線を駆動する。

【０１３１】このことにより、メモリセルアレイ１内の
不良メモリセルが冗長用メモリセル１８と正しく置き換
えられていることの検査と、製品規格で規定する性能で
メモリセルアレイ１が動作することの確認を行うことが
できる。

【０１３２】このように、図４および図５に示すよう
に、簡単な回路構成で、図３（ｂ）に示す検査方法を実
施することができ、ワード線がＧＮＤ電位とショートす
る不良が存在する場合においても、良品メモリセルを不
良と判定することを防止し、冗長救済を行うとともに、
信頼性スクリーニングでの加速電圧印加を正しく行うこ
とができるため、冗長救済効率を上げることができる。

【０１３３】また、信頼性スクリーニングでの加速電圧
が正しく印加できるかの検査を省略することができるの
で、検査時間を短縮することができる。

【０１３４】以上、これまで、ワード線がＧＮＤ電位と
ショートする不良がある場合においても、電源―ＧＮＤ
間に流れる電流を抑制して、正常なワード線に対するア
クセスへの影響を抑制する手段および方法に関して述べ
てきた。さらに改善された手段においては、ワード線が
ＧＮＤ電位とショートする不良がある場合においても、
他の正常なワード線へのアクセスに対する影響を無くす
回路構成が望ましい。以下、それについて、第３の実施
の形態で説明する。

【０１３５】（第３の実施の形態）図６に本発明におけ
る第３の実施の形態のローデコーダおよび冗長ローデコ
ーダの回路構成例を示している。

【０１３６】ローデコーダ１１０はメモリセルアレイ１
のワード線本数に対応した数のデコーダ１１１を有して
いる。各デコーダ１１１は、ローアドレス信号３４をデ
コードするとともに、ワード線一括選択信号３６を受け
て選択信号を発生するデコード回路１１２と、デコード
回路１１２の出力を受けてワード線を駆動するドライバ
回路１１３を備えている。ドライバ回路１１３はヒュー
ズ手段１１４を介して電源ラインに接続されている。

【０１３７】冗長ローデコーダ１２０は、冗長用メモリ
セル１８が備えるワード線本数に対応した数のデコーダ
１２１を備えており、このデコーダ１２１は冗長デコー
ダ１７からの信号とワード線一括選択信号３６を受けて
冗長ワード線を選択する信号を発生するデコード回路１
２２とドライバ回路１２３を備えている。

【０１３８】ここで、デコーダ１１１内に具備されたヒ
ューズ手段１１４は、例えばレーザ照射により切断可能
なポリシリコンを用いる手段であり、図１３で（Ａ）に
示すようなワード線とＧＮＤ電位がショートする不良が
発生した場合での冗長救済において、不良ワード線のア
ドレス情報を冗長アドレス記憶回路１９に記憶するとと
もに、不良ワード線に対応するデコーダ１１１における
ヒューズ手段１１４を切断する。

【０１３９】冗長救済動作により、入力ローアドレスが
メモリセルアレイ１の不良ワード線に該当する場合に、
冗長デコーダ１７によりローデコーダ非活性化信号３５
が出力され、ローデコーダ１１０からのワード線選択を
非活性とするとともに、冗長ローデコーダ１２０が冗長
ワード線を選択する。

【０１４０】このように、冗長救済動作においては、従
来と同様に不良メモリセルと冗長用メモリセルの置き換
え動作により、救済を行う。

【０１４１】信頼性スクリーニングにおいては、ワード
線一括選択信号３６により全てのワード線を選択して加
速電圧を印加するが、不良ワード線に対応するデコーダ
１１１においては、ドライバ回路１１３に接続されたヒ
ューズ手段１１４をあらかじめ切断しているため、不良
に起因して電源―ＧＮＤ間に過剰電流が流れることはな
い。

【０１４２】このように、不良ワード線が存在する場合
に、この不良ワード線に接続されるドライバの電源を遮
断状態とすることにより、ワード線がＧＮＤ電位とショ
ートする不良のために、信頼性スクリーニングで全ワー
ド線へ印加する電圧に影響を与えることを抑制すること
ができる。

【０１４３】図６においては、ヒューズ手段について、
レーザー照射により切断可能なポリシリコンでの構成と
して説明したが、不揮発性メモリに記憶した情報で制御
されるスイッチで構成することが可能であることは言う
までもない。

【０１４４】（第４の実施の形態）ヒューズ手段を用い
ることなく、ワード線一括選択時においても不良ワード
線に対応するデコーダを非活性とするようにしたのが第
４の実施の形態である。

【０１４５】図７は本発明による第４の実施の形態の半
導体記憶装置の構成を示すブロック回路図、図８は半導
体記憶装置におけるローデコーダおよび冗長ローデコー
ダの回路構成を示すブロック回路図である。

【０１４６】図７において、１３０はメモリセルアレ
イ、１３１は冗長用メモリセルであり、二重ゲート構造
を有するメモリセルＭＣがマトリックス状に配置されて
いる。メモリセルアレイ１３０および冗長用メモリセル
１３１のそれぞれのワード線にはトランジスタＴｒが配
置されており、トランジスタＴｒのゲートはワード線に
接続され、ソースは共通接続されてＧＮＤに接続されて
いるとともに、ドレイン（ＦＤ１〜ＦＤｎおよびＲＦＤ
１、ＲＦＤ２）はローデコーダ１４０および冗長ローデ
コーダ１５０に接続されている。

【０１４７】ローデコーダ１４０および冗長ローデコー
ダ１５０は図８に示す構成であり、ローデコーダ１４０
は、メモリセルアレイ１３０のワード線本数に対応した
数のデコーダ１４１を有している。各デコーダ１４１
は、ローアドレス信号３４をデコードするとともに、ワ
ード線一括選択信号３６を受けて選択信号を発生するデ
コード回路１４２と、デコード回路１４２の出力を受け
てワード線を駆動するドライバ回路１４７を備えてい
る。１４８はドライバ制御回路であり、メモリセルアレ
イ１３０内に配置されたトランジスタＴｒのドレイン
（ＦＤ）信号を受けて、デコード回路１４２の出力信号
を制御してドライバ回路１４７へ与える。２１９はタイ
ミング信号であり、メモリセルアレイ１３０内に配置さ
れたトランジスタＴｒのドレイン（ＦＤ）信号が有効と
なるタイミングを制御する。

【０１４８】タイミング信号２１９は、常時は論理
“Ｈ”の状態にあり、特定ワード線を選択するためにロ
ーアドレス信号３４が入力されるタイミングにおいて、
論理“Ｌ”に切り換えられ、所定時間の経過後に論理
“Ｈ”に復帰されるように設定されている。

【０１４９】タイミング信号２１９が論理“Ｌ”となっ
たタイミングで、ＮＡＮＤゲート１４４が導通状態とさ
れており、デコード回路１４２の出力信号がインバータ
１４３およびＮＡＮＤゲート１４４を介してドライバ回
路１４７に与えられる。メモリセルアレイ１の各ワード
線にはトランジスタＴｒが配置されており、ワード線が
選択状態となると、このトランジスタＴｒはオン状態に
され、ドレインからＧＮＤに対して電流が流れる。トラ
ンジスタＴｒのドレイン（ＦＤ）はデコーダ１４１内の
負荷トランジスタ１４６に接続されており、トランジス
タＴｒのドレイン―ソース間に電流が流れると、負荷ト
ランジスタ１４６に接続されたノード１４９は論理
“Ｌ”状態とされる。

【０１５０】ワード線が選択され、トランジスタＴｒの
オン状態がローデコーダ１４０へ出力され以降にタイミ
ング信号２１９は論理“Ｈ”の状態に制御する。したが
って、タイミング信号２１９が論理“Ｈ”の状態になっ
た以降においても、デコーダ１４２の出力信号はドライ
バ回路１４７に与えられ続ける。

【０１５１】選択されたワード線に図１３で（Ａ）に示
すような、ＧＮＤ電位となるソース線とショートする不
良が存在する場合においては、ワード線の電位は正常な
選択電位には達せず、ＧＮＤレベル近傍の低電位とな
る。したがって、ワード線に接続されたトランジスタＴ
ｒにはほとんど電流が流れない状態となる、このため、
トランジスタＴｒのドレインが接続されるノード１４９
の電位は論理“Ｈ”状態となる。

【０１５２】タイミング信号２１９は論理“Ｈ”に復帰
しているので、ノード１４９の電位が論理“Ｈ”状態と
なると、タイミング信号２１９が論理“Ｈ”の状態にな
った以降においては、ＮＡＮＤゲート１４５および１４
４を介してＮＡＮＤゲート１４４が遮断状態になり、ド
ライバ回路１４７は遮断状態に設定される。したがっ
て、ドライバ回路１４７からＧＮＤ電位に流れる電流も
同様に遮断されることになる。

【０１５３】冗長ローデコーダ１５０は、冗長用メモリ
セル１３１のワード線本数に対応した数のデコーダ１５
１を有しており、このデコーダ１５１は冗長デコーダ１
７からの信号とワード線一括選択信号３６を受けて冗長
ワード線を選択する信号を発生するデコード回路１５２
と、デコーダ１４１が備えるドライバ制御回路１４８お
よびドライバ回路１４７と同一回路構成のドライバ制御
回路１５８およびドライバ回路１５７を備えている。

【０１５４】ドライバ制御回路１５８およびドライバ回
路１５７はデコーダ１４１が備えるドライバ制御回路１
４８およびドライバ回路１４７と同一の動作を行い、選
択ワード線がＧＮＤ電位となるソース線とショートする
不良が存在する場合においては、ドライバ回路１４７は
遮断となるよう制御される。

【０１５５】このように、メモリセルアレイおよび冗長
用メモリセルの各ワード線にトランジスタを接続し、ワ
ード線を選択した状態で、このトランジスタに所定の電
流が流れていない場合には、ワード線ドライバを遮断す
る構成とすることにより、簡単な構成で、ワード線がＧ
ＮＤ電位とショートする不良がある場合にも、電源―Ｇ
ＮＤ間に過大電流が流れるのを防止することができる。

【０１５６】

【発明の効果】以上説明したように、本発明のローデコ
ーダの第１の態様によれば、ＧＮＤ電位とショートする
不良が発生しているワード線を選択した場合において
も、電源―ＧＮＤ間に過大電流がながれることを抑制す
ることができる。このことにより、電源電位の変動によ
る他の回路への影響を防止することができ、安定な回路
動作を実現する。

【０１５７】本発明の半導体記憶装置の第１の態様によ
れば、ＧＮＤ電位とショートする不良が発生しているワ
ード線を選択した場合においても、電源―ＧＮＤ間に過
大電流が流れることを抑制することができる。したがっ
て、電源電位の変動によるメモリセル良否の誤判定を無
くすとともに、信頼性スクリーニングのための加速電圧
を正しく印加することを可能とし、冗長救済効率を高め
ることができる。

【０１５８】本発明の半導体記憶装置の検査方法の第１
の態様によれば、ワード線がＧＮＤ電位とショートする
不良がある場合においても、全てのワード線に対する正
常な加速電圧印加を行うことができ、冗長救済率の向上
および検査時間の短縮に有効である。

【０１５９】本発明の半導体記憶装置の検査方法の第２
の態様によれば、ワード線がＧＮＤ電位とショートする
不良がある場合においても、電源―ＧＮＤ間に過大電流
が流れることを抑制することができる。このことによ
り、冗長救済前の不良ビット検出において、正常メモリ
セルを不良判定することなく、正確な不良ビット検出が
可能となり、冗長救済効率を向上することができる。

【０１６０】本発明のローデコーダの第２の態様によれ
ば、ＧＮＤ電位とショートする不良が発生しているワー
ド線を選択した場合においても、電源―ＧＮＤ間に過大
電流が流れることを抑制する機能を簡単な回路構成で実
現することができる。このことにより、電源電位の変動
による他の回路への影響を防止することができ、安定な
回路動作を安価な回路構成で実現する。

【０１６１】本発明の半導体記憶装置の第２の態様によ
れば、ＧＮＤ電位とショートする不良が発生しているワ
ード線を選択した場合においても、電源―ＧＮＤ間に過
大電流が流れることを抑制する機能を簡単な回路構成で
実現することができる。したがって、電源電位の変動に
よるメモリセル良否の誤判定を無くすとともに、信頼性
スクリーニングのための加速電圧を正しく印加すること
を可能とし、高効率の冗長救済を安価な回路構成で実現
することができる。

【０１６２】本発明の半導体記憶装置の検査方法の第３
の態様によれば、ワード線がＧＮＤ電位とショートする
不良がある場合においても、全てのワード線に対する正
常な加速電圧印加を行うことができ、冗長救済率の向上
および検査時間の短縮に有効である。

【０１６３】本発明の半導体記憶装置の検査方法の第４
の態様によれば、ワード線がＧＮＤ電位とショートする
不良がある場合においても、電源―ＧＮＤ間に過大電流
が流れることを抑制することができる。このことによ
り、冗長救済前の不良ビット検出において、正常メモリ
セルを不良判定することなく、正確な不良ビット検出が
可能となり、冗長救済効率を向上することができる。

【０１６４】本発明のローデコーダの第３の態様によれ
ば、ＧＮＤ電位とショートする不良が発生しているワー
ド線を選択した場合においても、電源―ＧＮＤ間に過大
電流が流れることを抑制することができる。このことに
より、電源電位の変動による他の回路への影響を無くす
ことができ、安定な回路動作を実現する。

【０１６５】本発明の半導体記憶装置の第３の態様によ
れば、ＧＮＤ電位とショートする不良が発生しているワ
ード線を選択した場合においても、ヒューズ手段を用い
なくても電源―ＧＮＤ間に流れる過大電流を遮断するこ
とができる。このことにより、電源電位の変動による他
の回路への影響を防止することができ、安定な回路動作
を実現する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるローデコー
ダおよび冗長ローデコーダの回路構成を示すブロック回
路図

【図２】本発明の第１の実施の形態における半導体記憶
装置の構成を示すブロック図

【図３】本発明の第１の実施の形態の半導体記憶装置の
検査方法を示す工程図

【図４】本発明の第２の実施の形態におけるローデコー
ダおよび冗長ローデコーダの回路構成を示すブロック回
路図

【図５】本発明の第２の実施の形態における半導体記憶
装置の構成を示すブロック図

【図６】本発明の第３の実施の形態におけるローデコー
ダおよび冗長ローデコーダの回路構成を示すブロック回
路図

【図７】本発明の第４の実施の形態における半導体記憶
装置の構成を示すブロック図

【図８】本発明の第４の実施の形態におけるローデコー
ダおよび冗長ローデコーダの回路構成を示すブロック回
路図

【図９】フラッシュメモリセルの構造を示す断面図

【図１０】フラッシュメモリセルの動作を説明する図

【図１１】従来のフラッシュメモリの構成例を示すブロ
ック図

【図１２】従来のフラッシュメモリにおけるローデコー
ダおよび冗長ローデコーダの回路構成を示すブロック回
路図

【図１３】フラッシュメモリのメモリセルアレイを示す
図

【図１４】内部電圧発生回路の出力電位を示す図

【符号の説明】

１‥‥メモリセルアレイ ２‥‥ローアドレスバッファ ３‥‥ローデコーダ ４‥‥カラムアドレスバッファ ５‥‥カラムデコーダ ６‥‥カラム選択ゲート ７‥‥冗長ローデコーダ ８‥‥データ出力バッファ ９‥‥データ入力バッファ １０‥‥書込み回路 １１‥‥アドレス入力端子 １２‥‥データ入出力端子 １３‥‥制御信号入力端子 １４‥‥制御信号発生回路 １５‥‥電圧発生回路 １７‥‥冗長デコーダ １８‥‥冗長用メモリセル １９‥‥冗長アドレス記憶回路 ２０‥‥読み出し回路 ２１‥‥消去回路 ２４‥‥制御信号発生回路 ３０‥‥デコーダ ３１‥‥デコード回路 ３２‥‥ワード線ドライバ回路 ３３‥‥電源電圧切り換え回路 ３４‥‥ローアドレス信号 ３５‥‥ローデコーダ非活性化信号 ３６‥‥ワード線活性化信号 ３７‥‥選択信号 ４０‥‥ローデコーダ ４１‥‥デコーダ ４２‥‥デコード回路 ４３‥‥ドライバ制御回路 ４４‥‥第１のドライバ回路 ４５‥‥第２のドライバ回路 ５２‥‥電源制御回路 ５３‥‥制御信号発生回路 ６０‥‥冗長ローデコーダ ６１‥‥デコーダ ６２‥‥デコード回路 ６３‥‥ドライバ制御回路 ６４‥‥第１のドライバ回路 ６５‥‥第２のドライバ回路 ７０‥‥デコーダ ７１‥‥デコード回路 ８０‥‥ローデコーダ ８１‥‥デコーダ ８２‥‥デコード回路 ８３‥‥第１のドライバ回路 ８４‥‥第２のドライバ回路 ８６‥‥電源制御信号 ９０‥‥冗長ローデコーダ ９１‥‥デコーダ ９２‥‥デコード回路 ９３‥‥第１のドライバ回路 ９４‥‥第２のドライバ回路 １１０‥‥ローデコーダ １１１‥‥デコーダ １１２‥‥デコード回路 １１３‥‥ドライバ回路 １１４‥‥ヒューズ手段 １２０‥‥冗長ローデコーダ １２１‥‥デコーダ １２２‥‥デコード回路 １２３‥‥ドライバ回路 １３０‥‥メモリセルアレイ １３１‥‥冗長用メモリセル １４０‥‥ローデコーダ １４１‥‥デコーダ １４２‥‥デコード回路 １４７‥‥ドライバ回路 １４８‥‥ドライバ制御回路 １５０‥‥冗長ローデコーダ １５１‥‥デコーダ １５２‥‥デコード回路 １５７‥‥ドライバ回路 １５８‥‥ドライバ制御回路 ２１９‥‥タイミング信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 16/06 Ｇ０１Ｒ 31/28 Ｂ Ｗ Ｆターム(参考） 2G132 AA08 AB03 AK07 AK15 AL09 AL12 5B025 AA03 AB01 AC01 AD02 AD03 AD13 AD16 AE08 AE09 5L106 AA10 CC02 CC17 DD01 DD11 DD36 EE02 EE07

Claims (16)

【特許請求の範囲】
1. 【請求項１】 メモリセルがマトリクス状に配置された
   メモリセルアレイのワード線に接続されるローデコーダ
   であって、 モード切り換えに基づいて、前記ワード線を小さな駆動
   能力で駆動する状態と大きな駆動能力で駆動する状態と
   に切り換え可能に構成されていることを特徴とするロー
   デコーダ。
2. 【請求項２】 メモリセルがマトリクス状に配置された
   メモリセルアレイに接続されるローデコーダであって、 入力アドレスを受けて前記メモリセルアレイ内の特定の
   ワード線を選択するための選択信号を発生し、また、ワ
   ード線一括選択信号によっても前記ワード線を選択する
   選択信号を発生するデコード回路と、 前記デコード回路の出力を受けて、前記ワード線を駆動
   するための駆動能力の小さな第１のドライバ回路および
   駆動能力の大きな第２のドライバ回路と、 ドライバ制御信号によって前記駆動能力の大きな第２の
   ドライバ回路を非活性とするドライバ制御回路とを備え
   ていることを特徴とするローデコーダ。
3. 【請求項３】 メモリセルがマトリクス状に配置された
   メモリセルアレイと、前記メモリセルアレイ内の不良メ
   モリセルと置き換えを行うための冗長用メモリセルと、
   入力アドレスに応じて前記メモリセルアレイ内の特定の
   ワード線を選択するローデコーダと、入力アドレスが前
   記メモリセルアレイ内の不良ビットに該当するか否かを
   判定し該当する場合に前記ローデコーダを非活性にする
   切換信号を発生する冗長デコーダと、前記切換信号を入
   力して前記冗長用メモリセル内の冗長ワード線を選択す
   る冗長ローデコーダとを備えた半導体記憶装置であっ
   て、 前記ローデコーダとして請求項２に記載のローデコーダ
   を備え、 前記冗長ローデコーダを、 前記切換信号を受けて前記冗長用メモリセル内の冗長ワ
   ード線を選択するための選択信号を発生し、また、ワー
   ド線一括選択信号によっても前記冗長ワード線を選択す
   る選択信号を発生するデコード回路と、 前記デコード回路の出力を受けて、前記冗長ワード線を
   駆動するための駆動能力の小さな第１のドライバ回路お
   よび駆動能力の大きな第２のドライバ回路と、 ドライバ制御信号によって前記駆動能力の大きな第２の
   ドライバ回路を非活性とするドライバ制御回路とを備え
   るものに構成し、 動作モードに応じて前記ローデコーダおよび前記冗長ロ
   ーデコーダに与える前記ワード線一括選択信号の論理を
   切り換える制御信号発生回路を備えていることを特徴と
   する半導体記憶装置。
4. 【請求項４】 前記メモリセルアレイおよび前記冗長用
   メモリセルは、それぞれにおけるメモリセルが二重ゲー
   ト構造を有する不揮発性メモリであることを特徴とする
   請求項３に記載の半導体記憶装置。
5. 【請求項５】 請求項３または請求項４に記載の半導体
   記憶装置について、 冗長救済前の前記メモリセルアレイの検査を行うステッ
   プと、 前記メモリセルアレイの検査において不良メモリセルが
   検出された場合に、前記不良メモリセルと前記冗長用メ
   モリセルの置き換えを行うステップと、 前記駆動能力の大きな第２のドライバ回路を非活性とす
   るとともに、前記メモリセルアレイに接続される全ての
   ワード線を選択した状態で前記メモリセルアレイに対し
   てストレス電圧を印加し、信頼性スクリーニングを行う
   ステップとを含むことを特徴とする半導体記憶装置の検
   査方法。
6. 【請求項６】 メモリセルがマトリクス状に配置された
   メモリセルアレイと、 前記メモリセルアレイ内の不良メモリセルと置き換えを
   行うための冗長用メモリセルと、 入力アドレスに応じて前記メモリセルアレイのワード線
   を選択するローデコーダと、 入力アドレスが前記メモリセルアレイ内の不良ビットに
   該当する場合に前記冗長用メモリセルを選択するための
   切換信号を発生する冗長デコーダと、 前記切換信号を入力して前記冗長用メモリセル内の冗長
   ワード線を選択する冗長ローデコーダと入力アドレスを
   受けて前記メモリセルアレイ内の特定のワード線を選択
   するための選択信号を発生し、また、ワード線一括選択
   信号によっても前記ワード線を選択する選択信号を発生
   するデコード回路と、 前記デコード回路の出力を受けて、前記ワード線を駆動
   するための駆動能力の小さな第１のドライバ回路および
   駆動能力の大きな第２のドライバ回路と、 ドライバ制御信号によって前記駆動能力の大きな第２の
   ドライバ回路を非活性とするドライバ制御回路とを備え
   ているローデコーダと、 動作モードに応じて前記ローデコーダおよび前記冗長ロ
   ーデコーダに与える前記ワード線一括選択信号の論理を
   切り換える制御信号発生回路とを備えた半導体記憶装置
   について、 前記駆動能力の大きな第２のドライバ回路を非活性とし
   て冗長救済前の前記メモリセルアレイの検査を行うステ
   ップと、 前記メモリセルアレイの検査において不良メモリセルが
   検出された場合に、前記不良メモリセルと前記冗長用メ
   モリセルの置き換えを行うステップと、 前記置き換えを行った後に、前記第２のドライバ回路を
   活性化させて検査を行うステップとを含むことを特徴と
   する半導体記憶装置の検査方法。
7. 【請求項７】 メモリセルがマトリクス状に配置された
   メモリセルアレイのワード線に接続され、全てのワード
   線を一括選択するために、入力アドレスに依存せずワー
   ド線を選択可能なローデコーダであって、 入力アドレスを受けて前記メモリセルアレイ内の特定の
   ワード線を選択するための選択信号を発生し、また、ワ
   ード線一括選択信号によっても前記ワード線を選択する
   選択信号を発生するデコード回路と、 前記デコード回路の出力を受けて、前記ワード線を駆動
   するための駆動能力の小さな第１のドライバ回路および
   駆動能力の大きな第２のドライバ回路と、 前記駆動能力の大きな第２のドライバ回路に電源を供給
   するとともに、電源制御信号によって電源供給を遮断す
   るドライバ用電源制御回路とを備えていることを特徴と
   するローデコーダ。
8. 【請求項８】 前記第２のドライバ回路は、それを構成
   するトランジスタが、前記第１のドライバ回路を構成す
   るトランジスタよりも駆動能力が大きいことを特徴とす
   る請求項７に記載のローデコーダ。
9. 【請求項９】 メモリセルがマトリクス状に配置された
   メモリセルアレイと、前記メモリセルアレイ内の不良メ
   モリセルと置き換えを行うための冗長用メモリセルと、
   入力アドレスに応じて前記メモリセルアレイ内の特定の
   ワード線を選択するローデコーダと、入力アドレスが前
   記メモリセルアレイ内の不良ビットに該当するか否かを
   判定し該当する場合に前記ローデコーダを非活性にする
   切換信号を発生する冗長デコーダと、前記切換信号を入
   力して前記冗長用メモリセル内の冗長ワード線を選択す
   る冗長ローデコーダとを備えた半導体記憶装置であっ
   て、 前記ローデコーダとして請求項８に記載のローデコーダ
   を備え、 前記冗長ローデコーダを、 前記切換信号を受けて前記冗長用メモリセル内の冗長ワ
   ード線を選択するための選択信号を発生し、また、ワー
   ド線一括選択信号によっても前記冗長ワード線を選択す
   る選択信号を発生するデコード回路と、 前記デコード回路の出力を受けて、前記冗長ワード線を
   駆動するための駆動能力の小さな第１のドライバ回路お
   よび駆動能力の大きな第２のドライバ回路とを備えるも
   のに構成し、 動作モードに応じて前記ローデコーダおよび前記冗長ロ
   ーデコーダに与える前記ワード線一括選択信号の論理な
   らびに前記ローデコーダにおけるドライバ用電源制御回
   路に与える電源制御信号の論理を切り換える制御信号発
   生回路を備えていることを特徴とする半導体記憶装置。
10. 【請求項１０】 前記メモリセルアレイおよび前記冗長
    用メモリセルは、それぞれにおけるメモリセルが二重ゲ
    ート構造を有する不揮発性メモリであることを特徴とす
    る請求項９に記載の半導体記憶装置。
11. 【請求項１１】 前記第２のドライバ回路は、それを構
    成するトランジスタが、前記第１のドライバ回路を構成
    するトランジスタよりも駆動能力が大きいことを特徴と
    する請求項９または請求項１０に記載のローデコーダ。
12. 【請求項１２】 メモリセルがマトリクス状に配置され
    たメモリセルアレイと、 前記メモリセルアレイ内の不良メモリセルと置き換えを
    行うための冗長用メモリセルと、 入力アドレスに応じて前記メモリセルアレイのワード線
    を選択するローデコーダと、 入力アドレスが前記メモリセルアレイ内の不良ビットに
    該当する場合に前記冗長用メモリセルを選択するための
    切換信号を発生する冗長デコーダと、 前記切換信号を入力して前記冗長用メモリセル内の冗長
    ワード線を選択する冗長ローデコーダと入力アドレスを
    受けて前記メモリセルアレイ内の特定のワード線を選択
    するための選択信号を発生し、また、ワード線一括選択
    信号によっても前記ワード線を選択する選択信号を発生
    するデコード回路と、 前記デコード回路の出力を受けて、前記ワード線を駆動
    するための駆動能力の小さな第１のドライバ回路および
    駆動能力の大きな第２のドライバ回路と、 前記駆動能力の大きな第２のドライバ回路に電源を供給
    するとともに、電源制御信号によって電源供給を遮断す
    るドライバ用電源制御回路とを備えているローデコーダ
    と、 動作モードに応じて前記ローデコーダおよび前記冗長ロ
    ーデコーダに与える前記ワード線一括選択信号の論理を
    切り換える制御信号発生回路とを備えた半導体記憶装置
    について、 冗長救済前の前記メモリセルアレイの検査を行うステッ
    プと、 前記メモリセルアレイの検査において不良メモリセルが
    検出された場合に、前記不良メモリセルと前記冗長用メ
    モリセルの置き換えを行うステップと、 前記ドライバ用電源制御回路を遮断するとともに、前記
    メモリアレイに接続される全てのワード線を選択した状
    態で前記メモリセルアレイに対してストレス電圧を印加
    し、信頼性スクリーニングを行うステップとを含むこと
    を特徴とする半導体記憶装置の検査方法。
13. 【請求項１３】 メモリセルがマトリクス状に配置され
    たメモリセルアレイと、 前記メモリセルアレイ内の不良メモリセルと置き換えを
    行うための冗長用メモリセルと、 入力アドレスに応じて前記メモリセルアレイのワード線
    を選択するローデコーダと、 入力アドレスが前記メモリセルアレイ内の不良ビットに
    該当する場合に前記冗長用メモリセルを選択するための
    切換信号を発生する冗長デコーダと、 前記切換信号を入力して前記冗長用メモリセル内の冗長
    ワード線を選択する冗長ローデコーダと入力アドレスを
    受けて前記メモリセルアレイ内の特定のワード線を選択
    するための選択信号を発生し、また、ワード線一括選択
    信号によっても前記ワード線を選択する選択信号を発生
    するデコード回路と、 前記デコード回路の出力を受けて、前記ワード線を駆動
    するための駆動能力の小さな第１のドライバ回路および
    駆動能力の大きな第２のドライバ回路と、 前記駆動能力の大きな第２のドライバ回路に電源を供給
    するとともに、電源制御信号によって電源供給を遮断す
    るドライバ用電源制御回路とを備えているローデコーダ
    と、 動作モードに応じて前記ローデコーダおよび前記冗長ロ
    ーデコーダに与える前記ワード線一括選択信号の論理を
    切り換える制御信号発生回路とを備えた半導体記憶装置
    について、 前記駆動能力の大きな第２のドライバ回路を非活性とし
    て冗長救済前の前記メモリセルアレイの検査を行うステ
    ップと、 前記メモリセルアレイの検査において不良メモリセルが
    検出された場合に、前記不良メモリセルと前記冗長用メ
    モリセルの置き換えを行うステップと、 前記置き換えを行った後に、前記第２のドライバ回路を
    活性化させて検査を行うステップとを含むことを特徴と
    する半導体記憶装置の検査方法。
14. 【請求項１４】 メモリセルがマトリクス状に配置され
    たメモリセルアレイに接続され、全てのワード線を一括
    選択するために、入力アドレスに依存せずワード線を選
    択可能なローデコーダであって、 入力アドレスを受けて前記メモリセルアレイ内の特定の
    ワード線を選択するための選択信号を発生し、また、ワ
    ード線一括選択信号によっても前記ワード線を選択する
    選択信号を発生するデコード回路と、 前記デコード回路の出力を受けて前記ワード線を駆動す
    るためのドライバ回路と、 前記ドライバ回路と電源の間に配置されたヒューズ手段
    とを備えていることを特徴とするローデコーダ。
15. 【請求項１５】 メモリセルがマトリクス状に配置され
    たメモリセルアレイと、前記メモリセルアレイ内の不良
    メモリセルと置き換えを行うための冗長用メモリセル
    と、入力アドレスに応じて前記メモリセルアレイ内の特
    定のワード線を選択するローデコーダと、入力アドレス
    が前記メモリセルアレイ内の不良ビットに該当するか否
    かを判定し該当する場合に前記ローデコーダを非活性に
    する切換信号を発生する冗長デコーダと、前記切換信号
    を入力して前記冗長用メモリセル内の冗長ワード線を選
    択する冗長ローデコーダとを備えた半導体記憶装置であ
    って、 前記メモリセルアレイ内の各々のワード線に接続された
    トランジスタと、 入力アドレスを受けて前記メモリセルアレイ内の特定の
    ワード線を選択するための選択信号を発生するデコード
    回路、前記デコード回路の出力を受けてワード線を駆動
    するためのドライバ回路および前記トランジスタに流れ
    る電流を検知し前記ドライバ回路を制御するドライバ制
    御回路を有するローデコーダと、 前記メモリセルアレイへのアクセス時に前記ドライバ制
    御回路に対してタイミング信号を発生する制御回路とを
    備えていることを特徴とする半導体記憶装置。
16. 【請求項１６】 前記メモリセルアレイおよび前記冗長
    用メモリセルは、それぞれにおけるメモリセルが二重ゲ
    ート構造を有する不揮発性メモリであることを特徴とす
    る請求項１５に記載の半導体記憶装置。