JP2008305455A - ワード線不良をテストする方法 - Google Patents
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Abstract
【課題】パッケージ段階のBIテストを実施する前に、ウェハー段階においてメモリーデバイスのワード線不良をテストする方法を提供し、不良WL修理を可能にする。
【解決手段】メモリーデバイスのワード線不良をテストする方法を提供するものであって、メモリーデバイスは、メモリーデバイスがワード線およびビット線に接続されるトランジスターを有するメモリーセルを備えるものであり、前記方法が:ワード線ドライバーにより前記ワード線を先決定電圧レベルまで駆動して前記メモリーセルの前記トランジスターをオンまたはオフとすること;および前記ワード線ドライバーの駆動能力を低減することを含むものである。
【選択図】図7
【解決手段】メモリーデバイスのワード線不良をテストする方法を提供するものであって、メモリーデバイスは、メモリーデバイスがワード線およびビット線に接続されるトランジスターを有するメモリーセルを備えるものであり、前記方法が:ワード線ドライバーにより前記ワード線を先決定電圧レベルまで駆動して前記メモリーセルの前記トランジスターをオンまたはオフとすること;および前記ワード線ドライバーの駆動能力を低減することを含むものである。
【選択図】図7
Description
この発明は、メモリーデバイスに関し、特に、パッケージ段階の前にメモリーデバイスのワード線不良をテストする(testing a ward line failure)方法に関する。
メモリーデバイスは、様々な種類の電子機器に広く使用されている。メモリーデバイスの主要部分は、通常、メモリーセルアレイと、前記メモリーセルアレイを駆動ならびに制御するための関連回路を含んでいる。メモリーセルは、図1Aに示したような基本的な1T1C(one transistor and one capacitor)構造にすることができる。図1Aにおいて、トランジスターのゲートがワード線WLに接続され、ドレインがビット線BLに接続され、ソースがキャパシターに接続される。ワード線が読み出しのために活性化される(activated)ので、トランジスターTがオンとなり、キャパシターCに蓄積されたデータがストレージノードSN・トランジスターTを経てビット線へ伝送される。
製造工程またはその他の幾つかの状況において、図1Bに示すように、それにより生じる微粒子またはエッチング残留物がワード線WLおよびビット線BL間に短絡回路(short circuit)を引き起こす、即ち小さな電気抵抗がワード線WLおよびビット線BL間に生成される。ワード線WLおよびビット線BLは、もはや絶縁されず、これがメモリーセルの読み出しにおいて機能不全を引き起こす。以下、読み出し操作および短絡回路がメモリー操作にいかに影響を及ぼすか更に検討する。
図2は、メモリーセルおよびその対応するセンス増幅器SA、そのうち1セルが2つのビット線BL,BLに対応する概略構造を示すものである。センス増幅器SAは、交互結合のNチャネルおよびPチャネルトランジスターを含むことができる。ビット線BL,BL間の小さい電圧レベル差をセンス増幅器により増幅することができるので、メモリーセルに蓄積されたデータが読み出される。
図3は、正常メモリーセルを読むための能動サイクルでの概略波形を示すものである。この場合、メモリーセルに対応するワード線およびビット線は、図1Aと同じく短絡していない。図3は、低い電圧レベルのデータを如何に読むかを説明するものである。先ず、スタンバイ期間において、ビット線BL,BLの電圧レベルは、BLプリチャージおよび等化回路により1/2Vccにある。一方、ワード線WLは、低い電圧レベル(Vss)にある。ACTコマンドが入力される時、ワード線WLが活性化、即ち選択されるとともに、高い電圧レベルVppとなる。そして、キャパシターC(低い)に蓄積されたセルデータがBLへ読み出される(伝送される)。これがビット線BLを少し低くするとともに、ビット線BLがその電圧レベル(1/2Vcc)をキープする。次に、センス増幅器SAがビット線BL,BL間の小さい差を増幅する。この場合、ビット線BLが低い電圧レベル(Vss)となり、ビット線BLが高い電圧レベル(Vpp)となる。次の読み周期(図示せず)において、ビット線BL上の低い電圧レベルがI/Oラインおよびバスラインを介して低い(L)として正確に読み出され出力となる。
図4は、異常なメモリーセルを読むための概略的な波形を示すものである。この場合、ワード線とビット線とが図1Bのように短絡している。これにより低いレベルのデータが高いレベルのデータとして不正確に読み出される。図4は、異常なワード線が選択されていることを説明するものである。ワード線WLが活性化される前に(即ちスタンバイ期間において)、ビット線BL,BLの電圧レベルは、同じになるが図3の正常なBLレベル(1/2Vcc)よりも低い。スタンバイ期間において、ワード線WLは、低い電圧レベルにあるとともに、ワード線とビット線BLとが短絡している。これによりビット線BL,BLの電圧レベルが低くなる。ビット線BL,BLの降下した電圧レベルは、ワード線およびビット線間の電気抵抗に依存している。
ワード線が活性化(選択)される時、メモリーセルの低いレベルのデータがBLへ読み出される。これによりビット線のレベルが少し低くなる。ワード線およびビット線間の短絡回路によって、ビット線の電圧レベルがワード線電圧(Vpp)により引き上げられ、一方、ビット線BLがスタンバイ期間においてその電圧レベルをキープする。短絡回路によって、ワード線WLの電圧レベルも引き下げられるが、電圧降下は、WLドライバーの強力な駆動能力のために少しだけである。次に、センス増幅器SAが活性化されるとともに、ビット線BL,BL間の電圧差が増幅される。この場合、ビット線BLの電圧レベルがVccに接近し、ビット線BLがVssに接近する。言い換えれば、メモリーセルのデータが低いものとして読み出されなければならないのに、高いものとして不正確に読み出される。
以下に述べるのは、WLがそのBLに短絡したメモリーセルでの能動操作の場合である。しかしながら、同一BL上の他のメモリーセルであるが正常なWLに接続されたものは、異なるモードで不良となる。これらのデータは、BLが活性化されていない短絡したWLに接続されているため、常に低いレベルとして読み出される。従って、それらの不良モードは、図5に示すような、ハイ・ツー・ロウ(High-to-low = H->L)エラーである。
図5は、正常なWLに接続されているが異常なBL上のセルのWLおよびBLの波形を示すものである。この場合、高い電圧レベルを有するデータ(H)がメモリーセルに蓄積されていることを示している。WLが活性化(選択)される時、セルに蓄積された高いレベルを有するデータがBLへ読み出される。これによりBLの電圧レベルが少し高くなる。しかしながら、BLは、選択されていないWLと短絡している。それは、WLが低い電圧レベルにありBLの電圧レベルを低いものに引き下げると同時に、BLがスタンバイ期間においてその電圧レベルをキープしていることを意味している。
次に、センス増幅器SAが活性化して、BLおよびBL間の電圧差が増幅される。そして、BLが電圧レベルVssに接近するとともにBLが電圧レベルVccに接近する。正常な場合、メモリーセルが高いレベルとして読まれなければならないが、この場合、メモリーセルがBLへ低いレベルとして不正確に読み出される。従って、このメモリーセルは、次の読みサイクル(図示せず)で「不良」(ハイ・ツー・ロウ( H->L)不良)と決定される。
図6は、WL−BLが短絡したメモリーセルと他のセルとの関係を示すものである。図6において、WL−BL短絡を有するセルが図4に示すL->H不良となり、BL上の他のセルが図5のようなH->L不良となる。BL上の全てのセルは、非選択のWLにより異常なBLの電圧レベルが低くなるので、容易にL->H不良となる。従って、BL上のセルは、相対的にL->H不良となる。
上述したように、DRAMのメモリーセルがWL−BL短絡という問題を有する時、2つの線が幾つかの電気抵抗に接続されており互いにノイズとなっている。ほとんどのWL−BL短絡回路がBL不良だけとなる。ワード線WLもまたノイズを有するけれども、WLドライバーの駆動能力がワード線の電圧レベルを安定的に維持するのに十分に強力であるために、それ(ノイズ)は、それほど強くない。従って、ワード線不良が発生しない。BL不良が決定されるので、不良なBLは、余分なBLにより修理されてBL不良を回復する。そして、DRAMがバーンイン(burn-in = BI)テストの対象となって、DRAMの信頼性をテストするために、それに電圧ならびに温度ストレスが印加される。BIテスト中、印加されるストレスおよび電圧がWL−BL短絡効果をより強力なものとする。つまり、WLおよびBL間の電気抵抗が小さくなりノイズが大きくなる。このノイズによりワード線WLの電圧レベルがメモリーセルにハイレベルを蓄積するために十分なほど正常な電圧レベルより低いものとなる。その結果、DRAMのWL不良は、BIテスト後に決定される。
一般に、BIテストは、DRAMがパッケージされてから実施される。従って、BIテスト中にWL不良が一旦発生すると、WL不良が余分なワード線を使用して修理できなくなる。よって、BIテスト前にWL不良を如何に発見するかが緊急な課題である。WL不良がウェハー段階で発見されることができれば、不良なWLは、対応する余分なWLにより修理することができる。
そこで、この発明の目的は、メモリーデバイスのワード線不良をテストする方法を提供することにある。メモリーデバイスは、メモリーデバイスがワード線およびビット線に接続されるトランジスターを有するメモリーセルを備えるものである。前記方法が:ワード線ドライバーにより前記ワード線を先決定電圧レベルまで駆動して前記メモリーセルの前記トランジスターをオンとすること;および前記ワード線ドライバーの駆動能力を低減することを含むものである。
この発明は、更に、メモリーデバイスのワード線不良をテストする方法を提供するものである。メモリーデバイスは、メモリーデバイスがワード線およびビット線に接続されるトランジスターを有するメモリーセルを備えるものである。前記方法が:ワード線ドライバーにより前記ワード線を先決定電圧レベルまで駆動して前記メモリーセルの前記トランジスターをオフとすること;および前記ワード線ドライバーの駆動能力を低減することを含むものである。
上記した発明に基づいて、ウェハー段階のメモリーセルアレイをBLおよびWL不良テストの対象とすることができる。従って、BIテストが実施される前に、全ての不良なワード線およびビット線を余分なワード線ならびにビット線により修理することができる。その結果、BIテスト後に如何なるワード線不良も発生しない。
つまり、この発明に従って、ウェハー段階のメモリーセルアレイをWL不良テストの対象とすることができる。従って、パッケージ段階においてBIテストが実施される前に、全ての不良なワード線およびビット線を余分なワード線ならびにビット線により修理することができる。その結果、BIテスト後に如何なるワード線不良も発生しないものとなる。
以下、この発明を実施するための最良の形態を図面に基づいて説明する。
本実施形態は、DRAMが特別なテストモード(またはWL不良テストモード)に入った時、WLドライバーの駆動能力を低減する方法を提供する。更に詳細には、このテストモードにおいて、WLドライバーがノーマルモードより短い期間だけ操作するものである(即ちワンショットドライブ)。その期間後に、駆動能力がより小さく又はゼロになって、ワード線がノイズを容易に得るものとなる。そして、WL−BL短絡がWL不良として発見することができるものとなる。BL不良も上記のように検知される。WLおよびBL不良は、余分なWLならびにBLにより修理される。従って、BIテスト後に新しい不良が発見されなくなる。
本実施形態は、DRAMが特別なテストモード(またはWL不良テストモード)に入った時、WLドライバーの駆動能力を低減する方法を提供する。更に詳細には、このテストモードにおいて、WLドライバーがノーマルモードより短い期間だけ操作するものである(即ちワンショットドライブ)。その期間後に、駆動能力がより小さく又はゼロになって、ワード線がノイズを容易に得るものとなる。そして、WL−BL短絡がWL不良として発見することができるものとなる。BL不良も上記のように検知される。WLおよびBL不良は、余分なWLならびにBLにより修理される。従って、BIテスト後に新しい不良が発見されなくなる。
次に、異なる条件のために、WLドライバーの駆動能力を低減させる幾つかの方法が提供される。図10は、この発明の第1実施形態に従って、WLドライバーの駆動能力を低減させるためのWL駆動波形を示すものであり、図7は、WL不良テストモードにおける異常メモリーセル(WL−BL短絡)の能動サイクル波形を示すものである。
図10において、BLに短絡したワード線がWL不良テストモードで活性化される時、ワード線活性化開始の後、T1でWLドライバーの駆動能力がわずかに少量だけ低減またはゼロになる。タイミングT1は、内部遅延回路(internal delay circuit)、例えば、直列接続遅延ユニット(serially connected delay units)により制御することができる。この方法によって、WLドライバーの駆動能力をワンショット制御期間(1-shot drive period)の後に低下またはゼロにする。
図7において、先決定タイミングT1の前に、WLが全能力、即ち電圧レベルVppで駆動される。そして、先決定タイミングT1の後に、駆動能力が全能力からゼロに低減または少量だけ低減される(図10に図示)。図7は、ゼロ駆動能力の場合を示しており、WLレベルが短絡したBLの妨害のためVccに低減している。
プリチャージコマンドが入力された時、WL波形がVssレベルまで引き下げられ、WLに接続された全セルのデータが蓄積される。正常WL(BLに短絡していない)の電圧レベルが少量だけ電圧レベルVppより低いので、ハイレベルデータを有するセルがほとんど全Vcc(Vccは、ビット線電圧レベル)として蓄積されることができる。しかしながら、WL不良テストモードにおいて、異常WL(BLに短絡している)の電圧レベルは、ほぼ電圧レベルVccにある。従って、ハイレベルデータは、電圧レベル「Vcc−Vth」(Vth:しきい電圧 threshold voltage)として蓄積できるだけである。正常モードにおける次の読みサイクルで、セルのデータ電圧レベルは、十分に高くなく、容易にハイ−ツウ−ロウ不良(high-to-low failure)という結果となる。そして、WL不良を決定することができる。
一旦、WL不良が決定されたら、不良なワード線は、余分なWLで置き換えることができる。メモリーセルアレイがまだパッケージされていないので、不良なワード線は、修理することができる。その結果、後続のBIテストが実施される時、不良なワード線が既に修理されているため、もはやWL不良が発生しない。
図11は、この発明の第2実施形態に従ってWLドライバーの駆動能力を低減するためのWL駆動波形を示すものであり、図8は、WL不良テストモードにおける非選択異常メモリーセル(WL−BLが短絡)の能動サイクル波形を示すものである。
図11において、スタンバイ期間または非選択なワード線の条件を有する能動期間で、WL電圧レベルが無理やり(forced)電圧レベルVssにされる。この方法は、ACTコマンドから幾らかの遅延の後に、WLに強要する(force)ために駆動能力を低減させる。WLドライバーの駆動能力が低減された後、WL電圧レベルが容易に電圧レベルVssより高くなり、WL上の全メモリーセルをオンとする。そして、これらのセルに蓄積されたデータが破壊されて、WL不良が次の正常な読みサイクルで発生する。
この方法は、異常なWLが選択されていないケースを示すものである。図11において、非選択WLのためのWLドライバーの全駆動能力は、WL波形の最低電圧レベル、即ちVssである。先決定タイミングT2で、WL駆動能力は、WL不良テストモード中にフルからゼロに低減または少量だけ低減される。駆動能力が低減されるので、WL電圧レベルが電圧レベルVcc近くまで引き上げられ、非選択WL上のセルがオンとされる。
図8において、プリチャージコマンドが入力される時、WLドライバーの駆動能力が全駆動能力に戻る。そして、非選択異常WL電圧レベルが電圧レベルVssに引き下げられ、WLに接続された全セルのデータが蓄積される。もしも選択されたWLに接続されたメモリーセルのデータが非選択WLに接続されたメモリーセルのデータと同じでないならば、不正確な蓄積データによって正常モードにおける次の読みサイクルでWL不良をなす。そして、WL不良を決定することができる。
一旦、WL不良が決定されれば、不良なワード線を余分なWLに置き換えることができる。メモリーセルアレイがまだパッケージされていないため、不良なWLを修理することができる。その結果、後続するBIテストが実施される時、不良なWLが既に修理されているため、もはやWL不良が発生しない。
図12は、この発明の第3実施形態に従ってWLドライバーの駆動能力を低減するためのWL駆動波形を示すものであり、図9は、WL不良テストモードにおける異常WL能動およびスタンバイサイクルの波形を示すものである。この実施形態は、プリチャージ後にWLドライバーの駆動能力を低減するものである。この処置は、またスタンバイ期間にメモリーセルをオンとするためにWL電圧レベルを十分に高くさせるものであり、それによりWL−BL短絡をWL不良として発見するものである。
図9において、プリチャージコマンドの先決定期間後に、このWL不良テストモードがWLドライバーの駆動能力をフルからゼロに低減または少量だけ低減するものである。ビット線と短絡しているため、異常WLは、その電圧レベルをVssからほぼ1/2Vcc(BL電圧レベル)へ上昇させる。その結果、このWL電圧レベル異常WLに接続された全メモリーセルをオンとするが、図8の説明を参照されたい。
WLドライバーの駆動能力は、T3から幾らかの期間後にフルに戻るとともに、WL電圧レベルが正常にVssに引き下げられる。駆動能力を低減するタイミングは、内部遅延回路または同一機能を有する任意の回路により制御することができる。WL電圧レベルがより高くなる時、上昇したWL電圧レベルが不良なWL上のセルに蓄積されたデータを破壊する。その結果、これらのセルが次の読みサイクルで不正確に読み出されてしまう。正常なWLについて言えば、BLからの妨害がないため、ワード線がたとえゼロ駆動能力により駆動されたとしても電圧レベルVssをキープする。
同様に、一旦、WL不良が決定されたら、不良なワード線を余分なWLに置き換えることができる。メモリーセルアレイがまだパッケージされていないため、不良なWLを修理することができる。その結果、後続するBIテストが実施される時、不良なWLが既に修理されているため、もはやWL不良が発生しない。
図13B〜13Dは、上述したテスト方法を達成するためのWL駆動回路の幾つかの例を示すものである。図13Aは、比較のために従来のWLドライバーを示すものである。図13A〜13Dにおいて、信号RDS,Vh,RSLおよびXzは、列復号信号(row decoder signal = RDS)、WL(Vddより大きい)のオン転換および駆動のための高電圧(Vh)、列選択ライン信号(row select line = RSL)およびテストモードでのWL Hi−Z信号を表している。図13B〜13Dの回路および波形タイミングは、それぞれ図7〜9に説明している。
基本的に、メモリーセル用のワード線不良テストのための回路は、それぞれが対応するワード線に結合されている複数のワード線ドライバー10と、それぞれがワード線ドライバーに結合され、選択されたワード線ドライバーの駆動能力を低減するための制御ユニットTとを含む。制御ユニットTは、ワード線不良テストを実施するために選択されたワード線ドライバーの駆動能力を低減することを不活発化するものである。
図13B/13Cにおいて、制御ユニットTは、選択/非選択ワード線ドライバーの駆動能力を低減するためにオン/オフを切り換えるスイッチ回路である。例えば、スイッチ回路は、少なくとも1つのトランジスターからなり、トランジスターのゲートが制御信号を受信するために使用される。別な設計では、制御ユニットTがタイミング制御器に組み込まれている。
以上のごとく、この発明を最良の実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
WL ワード線
BL ビット線
T1〜T3 タイミング
BL ビット線
T1〜T3 タイミング
Claims (8)
- メモリーデバイスのワード線不良をテストする方法であって、
前記メモリーデバイスがワード線およびビット線に接続されるトランジスターを有するメモリーセルを備えるものであり、前記方法が:
ワード線ドライバーにより前記ワード線を先決定電圧レベルまで駆動して前記メモリーセルの前記トランジスターをオンとすること;および
前記ワード線ドライバーの駆動能力を低減すること
を含むものであるメモリーデバイスのワード線不良をテストする方法。 - 前記ワード線の前記先決定電圧レベルが、Vppである請求項1記載の方法。
- 前記ワード線ドライバーの前記駆動能力を低減するための先決定タイミングが、内部遅延回路により制御されるものである請求項1記載の方法。
- 前記方法が、前記メモリーデバイスのパッケージ段階の前に実行されるものである請求項1記載の方法。
- メモリーデバイスのワード線不良をテストする方法であって、
前記メモリーデバイスがワード線およびビット線に接続されるトランジスターを有するメモリーセルを備えるものであり、前記方法が:
ワード線ドライバーにより前記ワード線を先決定電圧レベルまで駆動して前記メモリーセルの前記トランジスターをオフとすること;および
前記ワード線ドライバーの駆動能力を低減すること
を含むものであるメモリーデバイスのワード線不良をテストする方法。 - 前記ワード線の前記先決定電圧レベルが、Vssである請求項5記載の方法。
- 前記ワード線ドライバーの前記駆動能力を低減するための先決定タイミングが、内部遅延回路により制御されるものである請求項5記載の方法。
- 前記方法が、前記メモリーデバイスのパッケージ段階の前に実行されるものである請求項5記載の方法。
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