JP2004178724A - 不揮発性半導体記憶装置及び行線短絡不良検出方法 - Google Patents
不揮発性半導体記憶装置及び行線短絡不良検出方法 Download PDFInfo
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Abstract
【課題】テスト時間の短縮を行っても正確に不良品を選別することのできるリーキーロー測定機能を有する不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルアレイ１の複数の行線の一部を選択してその他の行線とは異なる電圧レベルを選択的に与える行デコーダ回路２に対し、通常動作モードとは異なるテストモード時において、選択された行線に対しテスト用電圧を供給するためのテスト用電圧源から流れる電流経路を、選択された行線を流れる第１電流経路と行線を流れずに行デコーダ回路２内を流れる第２電流経路とに、装置内部において分離するための電流経路分離回路を備え、テスト用電圧源からテスト用電圧の供給を受けるための外部接続用パッド７ａ，７ｂとして、第１電流経路に対するパッド７ｂと第２電流経路に対するパッド７ａの２系統を設ける。
【選択図】 図１
【解決手段】メモリセルアレイ１の複数の行線の一部を選択してその他の行線とは異なる電圧レベルを選択的に与える行デコーダ回路２に対し、通常動作モードとは異なるテストモード時において、選択された行線に対しテスト用電圧を供給するためのテスト用電圧源から流れる電流経路を、選択された行線を流れる第１電流経路と行線を流れずに行デコーダ回路２内を流れる第２電流経路とに、装置内部において分離するための電流経路分離回路を備え、テスト用電圧源からテスト用電圧の供給を受けるための外部接続用パッド７ａ，７ｂとして、第１電流経路に対するパッド７ｂと第２電流経路に対するパッド７ａの２系統を設ける。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、１ビットまたは複数ビットの情報を記憶可能な不揮発性の半導体メモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数の行線と複数の列線とを配列してなるメモリセルアレイを有する不揮発性半導体記憶装置に関し、より具体的には、行線の短絡不良検出機能を有する不揮発性半導体記憶装置、及び、不揮発性半導体記憶装置における行線の短絡不良検出方法に関する。
【０００２】
【従来の技術】
近年の半導体集積回路技術の進歩は著しく、不揮発性半導体記憶装置においてもメモリセルの縮小による大容量化が進み、使用するトランジスタや配線等のデザインルールも微細化している。従来の不揮発性半導体記憶装置において、メモリセルアレイの欠陥の１つである行線短絡不良をテストする際の測定方法にリーキーロー測定（Ｌｅａｋｙ Ｒｏｗ測定：隣接する行線間でのリークの有無をテストするための測定）がある。
【０００３】
以下、図４に例示する従来の行線短絡不良検出機能を有する不揮発性半導体記憶装置に基づいて、リーキーロー測定の概要につき説明する。
【０００４】
図４に示すように、不揮発性半導体記憶装置は、メモリセルアレイ１、行デコーダ回路２、列デコーダ回路３、共通ソース線ドライバ４、モード切替回路５、昇圧回路６、テスト用電圧源からテスト用電圧の供給を受けるための外部接続用パッド７を備えている。不揮発性半導体記憶装置は、上記以外にも、一般的な半導体メモリと同様に、アドレス入力回路、データ入出力回路、制御信号用入力回路などの周辺回路を有するが、リーキーロー測定の説明には直接関係ないため図示を省略している。
【０００５】
メモリセルアレイ１は、例えば、単体のフローティングゲート型ＭＯＳＦＥＴで構成されるメモリセルを縦横に配列してアレイ化し、その中から所定のメモリセルまたはメモリセル群を選択するために横方向（行方向）と縦方向（列方向）に夫々複数の行線ＷＬと複数の列線ＢＬとを配列して構成されている。複数の行線ＷＬは、図４中、行線ＷＬ０〜ＷＬｎのｎ＋１本からなり、横方向（行方向）に各メモリセルトランジスタのコントロールゲートと接続し、所定の電圧を印加できる構成となっている。また、複数の列線ＢＬは、図４中、列線ＢＬ０〜ＢＬｍのｍ＋１本からなり、縦方向（列方向）に各メモリセルトランジスタのドレインと接続し、メモリセルとのデータ転送（読み出しや書き込み）に供せられる。
また、各メモリセルトランジスタのソースは共通化され共通ソース線ＣＳに接続されている。
【０００６】
行デコーダ回路２は、複数の行線ＷＬ０〜ＷＬｎの一部を選択してその他の非選択の行線とは異なる電圧レベルを選択的に設定可能に構成され、各行線ＷＬ０〜ＷＬｎに行線への駆動電圧を印加するための行線選択回路として行ドライバ０〜ｎが各別に接続され、各行ドライバ０〜ｎには、図示していないアドレス信号に基づき各行線の選択・非選択信号に復号化する行プリデコーダが配置されている。行ドライバ０〜ｎと行プリデコーダが夫々行デコーダ回路２の後段部２ａと前段部２ｂを形成している。
【０００７】
代表的な不揮発性半導体記憶装置であるフラッシュメモリ等では、書き込み時等での行線選択時には、例えば、９Ｖのように高電圧を印加する。このため、不揮発性半導体記憶装置（デバイス）の電源電圧（例えば、３Ｖや５Ｖ）をデバイス内部で昇圧させるための昇圧回路（チャージポンプ回路）６が内蔵されている。そして、行ドライバｉ（ｉ＝０〜ｎ）は、行線ＷＬｉに対し選択時に９Ｖを、非選択時に０Ｖを印加するための駆動回路としてのドライバ段（トランジスタＭＰｉ２とＭＮｉ２からなる）と、アクセスを高速化するため（行線の選択・非選択切替スピードを早めるため）にドライバ段を駆動するプリドライバ段（トランジスタＭＰｉ１とＭＮｉ１からなる）の２段構成となっている。
【０００８】
列デコーダ回路３は、各列線ＢＬ０〜ＢＬｍに接続されており、列デコーダ回路３内には書き込み時、消去時に夫々の列線ＢＬ０〜ＢＬｍに所定の電圧を印加するドライバと、読み出し時に全てまたは選択された一部の列線の電位を検出するセンスアンプ等が設けられている。また、共通ソース線ドライバ４は、書き込み時、消去時、読み出し時に夫々所定の電圧を共通ソース線ＣＳに印加するドライバで構成されている。
【０００９】
モード切替回路５は、行プリデコーダで選択された行ドライバに対し、通常動作モード時に昇圧回路６から出力される電圧を印加するか、テストモード時に外部接続用パッド７から供給されるテスト用電圧源からのテスト用電圧（Ｖｐｐ）を印加するかを切り換える。図４の例では、３種類の２入力１出力タイプの入力選択回路８ａ〜８ｃで構成される。また、各入力選択回路８ａ〜８ｃは１対のスイッチング素子で構成され、モード切替信号によって何れか一方の入力端に印加される電圧を出力端に供給する構成となっており、両入力端に印加される電圧を分圧してその中間電圧を出力端に供給することも可能である。
【００１０】
第１の入力選択回路８ａは、Ｖｐｉｘ電圧（行ドライバのトランジスタＭＰｉ２のウェル（バックゲート）電圧とトランジスタＭＰｉ１のウェル（バックゲート）電圧とソース電圧）の供給元を通常動作モード時とテストモード時で切り替える回路であり、第２の入力選択回路８ｂは、Ｖｐｘ電圧（行ドライバのトランジスタＭＰｉ２のソース電圧）の供給元を通常動作モード時とテストモード時で切り替える回路であり、第３の入力選択回路８ｃは、Ｖｐｇ電圧（トランジスタＭＰｉ１のゲート電圧）を設定するための回路である。第３の入力選択回路８ｃは、単純に通常動作モード時とテストモード時で電圧の供給元を切り替えるのではなく、通常動作モード時は、両スイッチング素子を導通させてＶｐｘ電圧より低電圧のＶｐｇ電圧を抵抗分圧により生成し、プリドライバ段の出力ノードＤＧｉを高電圧９Ｖに立ち上げるためトランジスタＭＰｉ１をオン状態にして当該トランジスタをプルアップ用抵抗成分として使用する。一方、テストモード時はＶｐｇ電圧を接地電位に固定する。
【００１１】
各入力選択回路８ａ〜８ｃの各スイッチング素子は、通常動作モード時に、ＳＷ１、ＳＷ３、ＳＷ５、ＳＷ６を導通させ、ＳＷ２とＳＷ４を非導通とする。一方、テストモード時はＳＷ２、ＳＷ４、ＳＷ６を導通させ、ＳＷ１、ＳＷ３、ＳＷ５を非導通とする。
【００１２】
隣接する行線間のリーク電流の有無の検出方法について説明する。尚、リーク電流が検出されれば、当該行線間は短絡不良となっている。テストモード時は、共通ソース線ＣＳ及び各列線ＢＬ０〜ＢＬｍを接地する。そしてモード切替回路５は、上述のようにＳＷ２、ＳＷ４、ＳＷ６を導通させ、ＳＷ１、ＳＷ３、ＳＷ５を非導通とする。図２に示すように、メモリセルアレイの全ての行線ＷＬ０〜ＷＬｎの内、１本の行線を選択して外部接続用パッド７からテスト用電圧Ｖｐｐ（例えば９Ｖ）を印加した際、その外部接続用パッド７を流れる電流（Ｉｐｐ）を測定する。そして、行線を順々に選択しながら、その都度、外部接続用パッド７を流れる電流Ｉｐｐを測定する。この時、例えば図４の行線ＷＬ０上のノードＡと行線ＷＬ１上のノードＢの個所で行線間の短絡不良があるとすれば、外部接続用パッド７から、スイッチング素子ＳＷ４、トランジスタＭＰ０２、ＷＬ０、ＷＬ１、トランジスタＭＮ１２を介してＶｓｓ（接地電位）まで電流経路が形成され、リーク電流が流れることになる。従って、電流Ｉｐｐを測定することで行線間の短絡不良個所を検出することができる。
【００１３】
しかし、選択されている行線に対応する行ドライバ内のプリドライバ段の両トランジスタＭＰ０１、ＭＮ０１は何れもオン状態で貫通電流が流れているため、測定した電流Ｉｐｐには、当該貫通電流成分がバイアス電流として常時含まれることになる。つまり、行線間の短絡不良の有無に拘わらず常に電流Ｉｐｐが検出されるため、その電流値の大小によって、短絡不良の有無を判定する必要があった。そして、当該貫通電流にも製造条件や測定温度等によるバラツキがあるため、判別閾値の設定レベルが高すぎると、微小な短絡不良が検出できず、逆に低すぎると良品を不良と誤判定する可能性が高くなり、測定精度上問題があった。
【００１４】
また、テスト時間短縮の為、図３に示すように、行線を交互に非選択行線と選択行線となるように選択することで、一度に複数の行線を選択して行うリーキーロー測定の手法もあるが、上記の貫通電流が、選択している行線に対応する複数の行ドライバで発生し、貫通電流が大幅に増大することから、上記測定精度が更に低下することになり、測定制度を維持しながらテスト時間の短縮を図ることが極めて困難であった。
【００１５】
他の従来技術として、互いに平行して配列される行線のテスト時において、フローティングさせておいて行線１本おきに基準電位とすると共に残りの行線にテスト電圧を印加することで、テスト時間を短縮化する技術があるが（特許文献１参照）、これにしても、上記従来技術で説明したようなアクセス高速化を考慮した行ドライバに対しては、上記と同様の測定精度上の問題が残る。
【００１６】
【特許文献１】
特開平７−１９２５００号公報
【００１７】
【発明が解決しようとする課題】
ところで近年の不揮発性半導体記憶装置では、微細化が進むにつれて半導体製造時の不良欠陥の除去が一層要求されており、更に一度に大量に生産する為にテスト時間短縮も強く要求されており、上記従来技術では測定時の測定誤差が大きくなるため、的確に不良品の選別ができず、更にはテスト時間の短縮も図れないという問題があった。
【００１８】
本発明は、上述の問題点に鑑みてなされたものであり、その目的は、上記問題点を解消し、テスト時間の短縮を行っても正確に不良品を選別することのできるリーキーロー測定機能を有する不揮発性半導体記憶装置、及び、不揮発性半導体記憶装置における行線の短絡不良検出方法を提供することにある。
【００１９】
【課題を解決するための手段】
この目的を達成するための本発明に係る不揮発性半導体記憶装置の特徴構成は、１ビットまたは複数ビットの情報を記憶可能な不揮発性の半導体メモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数の行線と複数の列線とを配列してなるメモリセルアレイを有し、該複数の行線の一部を選択してその他の行線とは異なる電圧レベルを選択的に与える行デコーダ回路に対し、通常動作モードとは異なるテストモード時において、選択された前記行線に対しテスト用電圧を供給するためのテスト用電圧源から流れる電流経路を、選択された前記行線を流れる第１電流経路と前記行線を流れずに行デコーダ回路内を流れる第２電流経路とに、装置内部において分離するための電流経路分離回路を備えてなる点にある。
【００２０】
上記特徴構成によれば、テストモード時に行デコーダ回路によって選択された一または複数の行線にテスト用電圧を供給した場合に、電流経路分離回路によって、選択された行線を流れる短絡電流（隣接する行線との短絡、列線との短絡などによる漏洩電流）が第１電流経路を通り、行線を流れずに例えば行デコーダ回路の動作上行デコーダ回路内を流れる直流電流成分は第２電流経路を通り、行線の短絡電流と行デコーダ回路の直流電流成分が完全に分離されるため、第１電流経路上に電流計を設ければ、行線の短絡電流のみを第２電流経路を流れる電流成分と分離して精度良く独立して測定できる。
【００２１】
この結果、選択する行線の本数を増やしてテスト時間の短縮を図る場合に、第２電流経路を流れる電流成分が測定されないので、測定精度を維持したままテスト時間の短縮を図ることができる。
【００２２】
更に、上記特徴構成に加えて、テスト用電圧源からテスト用電圧の供給を受けるための外部接続用パッドが、第１電流経路に対するパッドと第２電流経路に対するパッドとの２系統設けてあるのも好ましい。
【００２３】
この特徴構成によれば、テスト用電圧源から２系統のパッドを経由して各別に独立してテスト用電圧を供給でき、テスト精度の向上が図れるとともに、テスト時間短縮のために一度に選択する行線の本数を増やす場合において行ドライバ回路内を流れる直流成分がそれに比例して増加しても、当該増加した電流分を外部のテスト用電圧源で賄うことができ、安定した行線短絡電流の測定が可能となる。
【００２４】
更に、上記各特徴構成に加えて、行デコーダ回路の後段部が、行線毎にその選択・非選択状態に応じた所定の電圧を印加するための複数の行線選択回路を備え、個々の行線選択回路がドライバ段とそのドライバ段を駆動するプリドライバ段からなり、第１電流経路が、通常動作モードとテストモードを切り替えるモード切替回路を構成する複数のスイッチング素子の内の少なくとも一つとドライバ段のプルアップ素子を介して行線を流れる電流経路であり、第２電流経路が、当該複数のスイッチング素子の他の少なくとも一つを介してプリドライバ段を流れる電流経路であるのも好ましい。
【００２５】
かかる特徴構成によれば、選択された行線に対応する行線選択回路において、回路動作上プリドライバ段に電流成分が存在しても、行線を流れる第１電流経路と分離されるので、行線の短絡電流のみを精度よく検出できる。また、テスト時間短縮のために一度に選択する行線の本数を増やす場合においてプリドライバ段を流れる電流成分がそれに比例して増加しても、当該増加した電流分の影響を受けずに短絡電流のみを精度よく検出できるので、測定精度を維持しながらテスト時間の短縮が図れる。
【００２６】
更に、上記各特徴構成に加えて、不揮発性の半導体メモリセルがＭＯＳＦＥＴ構造を有し、そのＭＯＳＦＥＴ構造に電気的に情報を書き込み及び消去可能な情報記憶構造を備えているのも好ましい。この場合、大容量の不揮発性半導体記憶装置として一般に普及しているフラッシュメモリ等の１トランジスタ型でメモリセルサイズの小さいデバイスに対しても、本発明が効果的に適用できるため、当該大容量の不揮発性半導体記憶装置に対しても行線短絡不良を短時間で精度良くテストできる。
【００２７】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置における行線の短絡不良検出方法の特徴は、１ビットまたは複数ビットの情報を記憶可能な不揮発性の半導体メモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数の行線と複数の列線とを配列してなるメモリセルアレイを有する不揮発性半導体記憶装置において、複数の行線の一部を選択してその他の行線とは異なる電圧レベルを選択的に与える行デコーダ回路に対し、通常動作モードとは異なるテストモード時において、選択された行線に対しテスト用電圧を供給するためのテスト用電圧源から流れる電流経路を、選択された行線を流れる第１電流経路と行線を流れずに行デコーダ回路内を流れる第２電流経路とに、各別に電流計測可能に分離する点にある。
【００２８】
上記特徴によれば、テストモード時に行デコーダ回路によって選択された一または複数の行線にテスト用電圧を供給した場合に、選択された行線を流れる短絡電流（隣接する行線との短絡、列線との短絡などによる漏洩電流）が第１電流経路を通り、行線を流れずに例えば行デコーダ回路の動作上行デコーダ回路内を流れる直流電流成分は第２電流経路を通り、各別に電流計測可能に分離されるため、第１電流経路上に電流計を設ければ、行線の短絡電流のみを第２電流経路を流れる電流成分と分離して独立して精度良く測定できる。
【００２９】
この結果、選択する行線の本数を増やしてテスト時間の短縮を図る場合に、第２電流経路を流れる電流成分が測定されないので、測定精度を維持したままテスト時間の短縮を図ることができる。
【００３０】
【発明の実施の形態】
本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」という。）及び不揮発性半導体記憶装置の行線の短絡不良を検出する行線短絡不良検出方法の実施の形態につき、図面に基づいて説明する。尚、従来技術の不揮発性半導体記憶装置と重複する部分については、図面上同じ符号を付して説明する。
【００３１】
図１に示すように、本発明に係る不揮発性半導体記憶装置１０は、メモリセルアレイ１、行デコーダ回路２、列デコーダ回路３、共通ソース線ドライバ４、モード切替回路５、昇圧回路６、テスト用電圧源からテスト用電圧の供給を受けるための２つの外部接続用パッド７ａ，７ｂを備えている。本発明装置１０は、上記以外にも、一般的な半導体メモリと同様に、アドレス入力回路、データ入出力回路、制御信号用入力回路などの周辺回路を有するが、本発明の対象とする行線短絡不良（リーキーロー測定）の説明には直接関係ないため図示を省略している。
【００３２】
メモリセルアレイ１は、例えば、フローティングゲート型の１ＭＯＳＦＥＴで構成されるメモリセルＭｉｊ（ｉ＝０〜ｎ，ｊ＝０〜ｍ）を縦横に配列してアレイ化し、その中から所定のメモリセルまたはメモリセル群を選択するために横方向（行方向）と縦方向（列方向）に夫々複数の行線ＷＬと複数の列線ＢＬとを配列して構成されている。複数の行線ＷＬは、図１中、行線ＷＬ０〜ＷＬｎのｎ＋１本からなり、横方向（行方向）に各メモリセルトランジスタのコントロールゲートと接続し、所定の電圧を印加できる構成となっている。また、複数の列線ＢＬは、図１中、列線ＢＬ０〜ＢＬｍのｍ＋１本からなり、縦方向（列方向）に各メモリセルトランジスタのドレインと接続し、メモリセルとのデータ転送（読み出しや書き込み）に供せられる。また、各メモリセルトランジスタのソースは共通化され共通ソース線ＣＳに接続されている。
【００３３】
メモリセルの構造より、本実施形態における不揮発性半導体記憶装置１０としては、フラッシュメモリや電気的書き込み消去可能なＥＥＰＲＯＭ等が想定される。尚、メモリセルアレイ１は、１デバイス内に複数のブロックに分割して設けられているのが一般的であり、図１に例示の実施形態では、その１ブロックが図示されている。
【００３４】
行デコーダ回路２は、複数の行線ＷＬ０〜ＷＬｎの一部を選択してその他の非選択の行線とは異なる電圧レベルを選択的に設定可能に構成され、各行線ＷＬ０〜ＷＬｎに行線への駆動電圧を印加するための行線選択回路として行ドライバ０〜ｎが各別に接続され、各行ドライバ０〜ｎには、図示していないアドレス信号に基づき各行線の選択・非選択信号に復号化する行プリデコーダが配置されている。行ドライバ０〜ｎと行プリデコーダが夫々行デコーダ回路２の後段部２ａと前段部２ｂを形成している。
【００３５】
代表的な不揮発性半導体記憶装置であるフラッシュメモリ等では、書き込み時等での行線選択時には、例えば、９Ｖのように高電圧を印加する。このため、不揮発性半導体記憶装置（デバイス）の電源電圧（例えば、３Ｖや５Ｖ）をデバイス内部で昇圧させるための昇圧回路（チャージポンプ回路）６が内蔵されている。昇圧回路６は、通常動作モードの読み出し、書き込み、消去の各動作時、及び、テストモード時において、その出力電圧を切り替え可能に構成されている。
【００３６】
そして、各行ドライバｉ（ｉ＝０〜ｎ）は、行線ＷＬｉに対し選択時に９Ｖを、非選択時に０Ｖを印加するための駆動回路としてのドライバ段（トランジスタＭＰｉ２とＭＮｉ２からなる）と、アクセスを高速化するため（行線の選択・非選択切替スピードを早めるため）にドライバ段を駆動するプリドライバ段（トランジスタＭＰｉ１とＭＮｉ１からなる）の２段構成となっている。尚、ＭＰｉ１とＭＰｉ２はＰ型ＭＯＳＦＥＴでＭＮｉ１とＭＮｉ２はＮ型ＭＯＳＦＥＴである。
【００３７】
列デコーダ回路３は、各列線ＢＬ０〜ＢＬｍに接続されており、列デコーダ回路３内には書き込み時、消去時に夫々の列線ＢＬ０〜ＢＬｍに所定の電圧を印加するドライバと、読み出し時に全てまたは選択された一部の列線の電位を検出するセンスアンプ等が設けられている。また、共通ソース線ドライバ４は、書き込み時、消去時、読み出し時に夫々所定の電圧を共通ソース線ＣＳに印加するドライバで構成されている。
【００３８】
以上、メモリセルアレイ１、行デコーダ回路２、列デコーダ回路３、共通ソース線ドライバ４、及び、昇圧回路６については、従来技術の説明した構成と同様である。
【００３９】
通常動作モードとテストモードを切り替えるモード切替回路５は、行プリデコーダ２ｂで選択された行ドライバ２ａに対し、通常動作モード時に昇圧回路６から出力される電圧を印加するか、テストモード時に外部接続用パッド７ａ，７ｂから供給されるテスト用電圧源からのテスト用電圧（ＶｐｐとＶｐｂ）を印加するかを切り換える。本実施形態では、３種類の２入力１出力タイプの入力選択回路９ａ〜９ｃで構成される。また、各入力選択回路９ａ〜９ｃは１対のスイッチング素子で構成され、モード切替信号によって何れか一方の入力端に印加にされる電圧を出力端に供給する構成となっており、両入力端に印加される電圧を分圧してその中間電圧を出力端に供給することも可能である。
【００４０】
第１の入力選択回路９ａは、Ｖｐｉｘ電圧（ドライバ段のトランジスタＭＰｉ２のウェル（バックゲート）電圧とプリドライバ段のトランジスタＭＰｉ１のウェル（バックゲート）電圧とソース電圧）の供給元を通常動作モード時とテストモード時で切り替える回路であり、第２の入力選択回路９ｂは、Ｖｐｘ電圧（ドライバ段のトランジスタＭＰｉ２のソース電圧）の供給元を通常動作モード時とテストモード時で切り替える回路であり、第３の入力選択回路９ｃは、Ｖｐｇ電圧（プリドライバ段のトランジスタＭＰｉ１のゲート電圧）を設定するための回路である。
【００４１】
より詳細には、図１に示すように、第１の入力選択回路９ａは、２つの入力端が、第２の入力選択回路９ｂの出力端（Ｖｐｘ電圧）と外部接続用パッド７ａのテスト電圧Ｖｐｐに夫々接続し、何れか一方の電圧をＶｐｉｘ電圧とする。また、第２の入力選択回路９ｂは、２つの入力端が、昇圧回路６の出力と外部接続用パッド７ｂのテスト電圧Ｖｐｂに夫々接続し、何れか一方の電圧をＶｐｘ電圧とする。第３の入力選択回路９ｃは、２つの入力端が、第２の入力選択回路９ｂの出力端（Ｖｐｘ電圧）と接地電位（Ｖｓｓ）に接続している。ただし、第３の入力選択回路９ｃは、単純に通常動作モード時とテストモード時で電圧の供給元を切り替えるのではなく、通常動作モード時は、両スイッチング素子を導通させてＶｐｘ電圧より低電圧のＶｐｇ電圧を抵抗分圧により生成し、プリドライバ段の出力ノードＤＧｉを高電圧９Ｖに立ち上げるためトランジスタＭＰｉ１をオン状態にして当該トランジスタをプルアップ用抵抗成分として使用する。一方、テストモード時はＶｐｇ電圧を接地電位に固定する。
【００４２】
各入力選択回路９ａ〜９ｃの各スイッチング素子は、通常動作モード時に、ＳＷ１、ＳＷ４、ＳＷ５、ＳＷ６を導通させ、ＳＷ２とＳＷ３を非導通とする。一方、テストモード時はＳＷ２、ＳＷ３、ＳＷ６を導通させ、ＳＷ１、ＳＷ４、ＳＷ５を非導通とする。これにより、通常動作モード時には、Ｖｐｉｘ電圧とＶｐｘ電圧には、昇圧回路６が発生する読み出し時、書き込み時、消去時に応じた所定の電圧が供給される。これに対し、テストモード時には、Ｖｐｉｘ電圧として外部接続用パッド７ａからテスト電圧Ｖｐｐが、Ｖｐｘ電圧として外部接続用パッド７ｂからテスト電圧Ｖｐｂが供給され、Ｖｐｇ電圧が接地電位（Ｖｓｓ）に固定される。テストモード時は、ＳＷ５を非導通とすることで、Ｖｐｘ電圧から接地電位までの第３の入力選択回路９ｃ経由の直流電流経路が遮断されるので、Ｖｐｘ電圧から接地電位間で直流電流経路が形成されるとすると、行線を経由した電流経路（第１電流経路）となる。
【００４３】
隣接する行線間のリーク電流の有無の検出方法について説明する。尚、リーク電流が検出されれば、当該行線間は短絡不良となっている。テストモード時は、共通ソース線ＣＳ及び各列線ＢＬ０〜ＢＬｍを接地する。そしてモード切替回路５は、上述のようにＳＷ２、ＳＷ３、ＳＷ６を導通させ、ＳＷ１、ＳＷ４、ＳＷ５を非導通とする。
【００４４】
図２に示すように、メモリセルアレイの全ての行線ＷＬ０〜ＷＬｎの内、１本の行線を選択して外部接続用パッド７ａからテスト用電圧Ｖｐｐ（例えば９Ｖ）を、外部接続用パッド７ｂからテスト用電圧Ｖｐｂ（例えば９Ｖ）を、夫々印加すると、Ｖｐｉｘ電圧としてテスト電圧Ｖｐｐが、Ｖｐｘ電圧としてテスト電圧Ｖｐｂが供給される。
【００４５】
ここで選択された行線を例えばＷＬ０と仮定して説明すると（図２に相当）、選択行線の行デコーダ０について行プリデコーダ２ｂから選択信号がプリドライバ段のトランジスタＭＮ０１をオンし、ドライバ段のゲート電圧ＤＧ０をＶｓｓレベルにして、上記Ｖｐｘ電圧（９Ｖ）を行線ＷＬ０に供給する。
【００４６】
行線ＷＬ０以外の行線は非選択なので行プリデコーダ２ｂから選択信号が出ない（Ｖｓｓレベル）ので各行デコーダ内のトランジスタＭＮ１１〜ＭＮｎ１がオンしない為、上記Ｖｐｉｘ電圧（９Ｖ）がプリドライバ段のトランジスタＭＰ１１〜ＭＰｎ１を通して、夫々のドライバ段のゲートＤＧ１〜ＤＧｎに印加され、各行線ＷＬ１〜ＷＬｎをＶｓｓレベルにする。尚、全てのプリドライバ段のＰ型トランジスタＭＰ０１〜ＭＰｎ１のゲートに印加される電圧はＶｐｇ電圧（Ｖｓｓレベル）となっている。
【００４７】
ここで、図１に示すように、選択された行線ＷＬ０上のノードＡと隣接する行線ＷＬ１のノードＢ間において行線間の短絡不良があったと仮定して以下説明する。
【００４８】
外部接続用パッド７ｂから行線ＷＬ０に供給しているＶｐｘ電圧（＝テスト用電圧Ｖｐｂ）は上記経路（外部接続用パッド７ｂ−スイッチング素子ＳＷ３−トランジスタＭＰ０２）で行線ＷＬ０に印加され、行線間短絡個所ノードＡ、Ｂを介して行線ＷＬ１に印加される。ここで、行線ＷＬ１は非選択の為、Ｖｓｓが印加（トランジスタＭＮ１２がオン）されていることから、隣接する行線に短絡箇所があると、外部接続用パッド７ｂからＶｓｓに向かって短絡電流Ｉｐｂが流れることになる。一方、行線間に短絡がなければ当該短絡電流Ｉｐｂは流れないことになる。この短絡電流Ｉｐｂをモニターすることで行線短絡不良をテストすることができる。この電流経路が第１電流経路となる。
【００４９】
一方、選択されている行線ＷＬ０の行デコーダ０のプリドライバ段では、トランジスタＭＰ０１とトランジスタＭＮ０１が両方共オンしている為、直流の貫通電流が流れている。
【００５０】
しかし、トランジスタＭＰ０１のソース電圧であるＶｐｉｘ電圧は、行線にＶｐｘ電圧（＝テスト用電圧Ｖｐｂ）を供給している外部接続用パッド７ｂとは別の外部接続用パッド７ａから供給されるテスト用電圧Ｖｐｐであるので、この貫通電流の電流経路は、上記行線に流れている電流経路（第１電流経路）とは分離された第２電流経路となるので、第１電流経路で検出される電流成分から当該か通電流成分を分離して、行線短絡箇所を流れる正味のリーク電流を正確に測定することが可能になる。この結果、製造条件やテスト時の周囲温度等による貫通電流の変動に左右されず、高精度に行線間のリーク電流の検出が可能となる。
【００５１】
ここで、テストモード時においては、行線短絡不良によるリーク電流経路である第１電流経路と、行線を流れずに行デコーダ回路（本実施形態では、その後段部の行選択回路）内を流れる第２電流経路とが、外部接続用パッド７ａ，７ｂからモード切替回路５を構成する入力選択回路９ａ，９ｂによって完全に分離されていることから、モード切替回路５、特に入力選択回路９ａ，９ｂが、第１電流経路と第２電流経路とを分離する電流経路分離回路として機能している。
【００５２】
また、リーキーローテストは、図３に示すように、複数の行線を選択して測定する場合がある。測定の性質上、互いに隣接しない行線を選択し、残りの行線をＶｓｓレベルにして行う。即ち、図示するように、例えば奇数番目の行線を選択し、偶数番目の行線を非選択にした場合、奇数番目の行線からの短絡不良（リーク電流）がない場合は、偶奇を反転させて、引き続き残りのを偶数番目の行線を選択して同様の測定を行う。行線間の短絡不良であれば偶奇を反転させる必要はないが、行線から例えば列線等の行線以外への短絡不良を同時に検出するためには、最終的に全ての行線を一度は選択することになる。
【００５３】
この測定ではデバイス全体に流れる電流は行線１本だけを選択する場合より多くなるので、一つの短絡不良のリーク電流が相対的に小さくなるためより正確な測定が要求されるが、本発明のように行線選択回路のプリドライバ段のトランジスタがオン状態となって貫通電流が発生していても上記第１電流経路とは別経路（第２電流経路）で電流が流れるため、正確にリーク電流の有無を検出できることから、上記実施方法のような複数の行線を選択するテスト方法を行う事で、テスト時間の短縮を実現できる。
【００５４】
以下に、別の実施形態につき説明する。
【００５５】
上記実施の形態では不揮発性半導体記憶装置としてフラッシュメモリや電気的書き込み消去可能なＥＥＰＲＯＭ等が想定して説明したが、不揮発性半導体記憶装置はこれらに限らず、あらゆるタイプの不揮発性半導体記憶装置に本発明を適用することができる。
【００５６】
特に、各行線への駆動電圧を印加するための行線選択回路においてテストモード時に回路動作上直流電流経路が生じる場合や、行線選択回路において複数の電圧レベルを取り扱う場合には、不揮発性半導体記憶装置に限らずあらゆる半導体記憶装置に対して本発明は有効である。
【００５７】
上記実施の形態では、図１に例示した行線選択回路においてテストモード時に回路動作上直流電流経路（第２電流経路）が生じる場合につき説明したが、第２電流経路が、行線選択回路とは別の回路で形成される場合や、行線選択回路とともに別の回路でも形成される場合についても、同様に扱うことができる。また、行線選択回路は、図１に例示したものに限定されるものではない。
【００５８】
電流経路分離回路として機能するモード切替回路５の回路構成は、必ずしも上記実施の形態の回路構成に限定されるものではない。
【００５９】
上記実施の形態では、通常動作モードの読み出し、書き込み、消去の各動作時に、全て昇圧回路６から電源供給される場合を想定したが、昇圧回路６を、読み出し、書き込み、消去の一部の動作にのみ使用し、その他の動作時においては、直接電源端子から電源供給を受けるか、別の昇圧回路を使用する形態であっても構わない。
【００６０】
上記実施の形態では、外部接続用パッド７ａ，７ｂはテストモード時に使用するテスト用パッドとしていたが、通常動作モード時に使用する入力パッドや入出力パッド等と兼用する形態であっても構わない。
【００６１】
本発明に係る行線の短絡不良を検出する行線短絡不良検出方法は、ウェハ段階でのテストか、アセンブリ後のパッケージ段階でのテストかは、特に問わず、何れの段階のテストであっても構わない。
【００６２】
【発明の効果】
以上、本発明によれば、テストモード時に行デコーダ回路２によって選択された一または複数の行線にテスト用電圧を供給した場合に、電流経路分離回路によって、選択された行線を流れる短絡電流（隣接する行線との短絡、列線との短絡などによる漏洩電流）が第１電流経路を通り、行線を流れずに例えば行デコーダ回路２の動作上行デコーダ回路内を流れる直流電流成分は第２電流経路を通り、行線の短絡電流と行デコーダ回路の直流電流成分が完全に分離されるため、行線の短絡電流のみを第２電流経路を流れる電流成分と分離して精度良く独立して測定できる。この結果、選択する行線の本数を増やしてテスト時間の短縮を図る場合に、第２電流経路を流れる電流成分が測定されないので、測定精度を維持したままテスト時間の短縮を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の一実施の形態を示す回路ブロック図である。
【図２】不揮発性半導体記憶装置のテストモード時におけるメモリセルアレイの行線の選択状態の一例を示す説明図である。
【図３】不揮発性半導体記憶装置のテストモード時におけるメモリセルアレイの行線の選択状態の他の一例を示す説明図である。
【図４】従来の不揮発性半導体記憶装置の一実施の形態を示す回路ブロック図である。
【符号の説明】
１： メモリセルアレイ
２： 行デコーダ回路
２ａ： 行デコーダ回路後段部
２ｂ： 行デコーダ回路前段部
３： 列デコーダ回路
４： 共通ソース線ドライバ
５： モード切替回路
６： 昇圧回路
７ａ，７ｂ：外部接続用パッド
９ａ〜９ｃ：入力選択回路
１０： 不揮発性半導体記憶装置
ＷＬ０〜ＷＬｎ：行線
ＢＬ０〜ＢＬｍ：列線
ＳＷ１〜ＳＷ６：スイッチング素子
【発明の属する技術分野】
本発明は、１ビットまたは複数ビットの情報を記憶可能な不揮発性の半導体メモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数の行線と複数の列線とを配列してなるメモリセルアレイを有する不揮発性半導体記憶装置に関し、より具体的には、行線の短絡不良検出機能を有する不揮発性半導体記憶装置、及び、不揮発性半導体記憶装置における行線の短絡不良検出方法に関する。
【０００２】
【従来の技術】
近年の半導体集積回路技術の進歩は著しく、不揮発性半導体記憶装置においてもメモリセルの縮小による大容量化が進み、使用するトランジスタや配線等のデザインルールも微細化している。従来の不揮発性半導体記憶装置において、メモリセルアレイの欠陥の１つである行線短絡不良をテストする際の測定方法にリーキーロー測定（Ｌｅａｋｙ Ｒｏｗ測定：隣接する行線間でのリークの有無をテストするための測定）がある。
【０００３】
以下、図４に例示する従来の行線短絡不良検出機能を有する不揮発性半導体記憶装置に基づいて、リーキーロー測定の概要につき説明する。
【０００４】
図４に示すように、不揮発性半導体記憶装置は、メモリセルアレイ１、行デコーダ回路２、列デコーダ回路３、共通ソース線ドライバ４、モード切替回路５、昇圧回路６、テスト用電圧源からテスト用電圧の供給を受けるための外部接続用パッド７を備えている。不揮発性半導体記憶装置は、上記以外にも、一般的な半導体メモリと同様に、アドレス入力回路、データ入出力回路、制御信号用入力回路などの周辺回路を有するが、リーキーロー測定の説明には直接関係ないため図示を省略している。
【０００５】
メモリセルアレイ１は、例えば、単体のフローティングゲート型ＭＯＳＦＥＴで構成されるメモリセルを縦横に配列してアレイ化し、その中から所定のメモリセルまたはメモリセル群を選択するために横方向（行方向）と縦方向（列方向）に夫々複数の行線ＷＬと複数の列線ＢＬとを配列して構成されている。複数の行線ＷＬは、図４中、行線ＷＬ０〜ＷＬｎのｎ＋１本からなり、横方向（行方向）に各メモリセルトランジスタのコントロールゲートと接続し、所定の電圧を印加できる構成となっている。また、複数の列線ＢＬは、図４中、列線ＢＬ０〜ＢＬｍのｍ＋１本からなり、縦方向（列方向）に各メモリセルトランジスタのドレインと接続し、メモリセルとのデータ転送（読み出しや書き込み）に供せられる。
また、各メモリセルトランジスタのソースは共通化され共通ソース線ＣＳに接続されている。
【０００６】
行デコーダ回路２は、複数の行線ＷＬ０〜ＷＬｎの一部を選択してその他の非選択の行線とは異なる電圧レベルを選択的に設定可能に構成され、各行線ＷＬ０〜ＷＬｎに行線への駆動電圧を印加するための行線選択回路として行ドライバ０〜ｎが各別に接続され、各行ドライバ０〜ｎには、図示していないアドレス信号に基づき各行線の選択・非選択信号に復号化する行プリデコーダが配置されている。行ドライバ０〜ｎと行プリデコーダが夫々行デコーダ回路２の後段部２ａと前段部２ｂを形成している。
【０００７】
代表的な不揮発性半導体記憶装置であるフラッシュメモリ等では、書き込み時等での行線選択時には、例えば、９Ｖのように高電圧を印加する。このため、不揮発性半導体記憶装置（デバイス）の電源電圧（例えば、３Ｖや５Ｖ）をデバイス内部で昇圧させるための昇圧回路（チャージポンプ回路）６が内蔵されている。そして、行ドライバｉ（ｉ＝０〜ｎ）は、行線ＷＬｉに対し選択時に９Ｖを、非選択時に０Ｖを印加するための駆動回路としてのドライバ段（トランジスタＭＰｉ２とＭＮｉ２からなる）と、アクセスを高速化するため（行線の選択・非選択切替スピードを早めるため）にドライバ段を駆動するプリドライバ段（トランジスタＭＰｉ１とＭＮｉ１からなる）の２段構成となっている。
【０００８】
列デコーダ回路３は、各列線ＢＬ０〜ＢＬｍに接続されており、列デコーダ回路３内には書き込み時、消去時に夫々の列線ＢＬ０〜ＢＬｍに所定の電圧を印加するドライバと、読み出し時に全てまたは選択された一部の列線の電位を検出するセンスアンプ等が設けられている。また、共通ソース線ドライバ４は、書き込み時、消去時、読み出し時に夫々所定の電圧を共通ソース線ＣＳに印加するドライバで構成されている。
【０００９】
モード切替回路５は、行プリデコーダで選択された行ドライバに対し、通常動作モード時に昇圧回路６から出力される電圧を印加するか、テストモード時に外部接続用パッド７から供給されるテスト用電圧源からのテスト用電圧（Ｖｐｐ）を印加するかを切り換える。図４の例では、３種類の２入力１出力タイプの入力選択回路８ａ〜８ｃで構成される。また、各入力選択回路８ａ〜８ｃは１対のスイッチング素子で構成され、モード切替信号によって何れか一方の入力端に印加される電圧を出力端に供給する構成となっており、両入力端に印加される電圧を分圧してその中間電圧を出力端に供給することも可能である。
【００１０】
第１の入力選択回路８ａは、Ｖｐｉｘ電圧（行ドライバのトランジスタＭＰｉ２のウェル（バックゲート）電圧とトランジスタＭＰｉ１のウェル（バックゲート）電圧とソース電圧）の供給元を通常動作モード時とテストモード時で切り替える回路であり、第２の入力選択回路８ｂは、Ｖｐｘ電圧（行ドライバのトランジスタＭＰｉ２のソース電圧）の供給元を通常動作モード時とテストモード時で切り替える回路であり、第３の入力選択回路８ｃは、Ｖｐｇ電圧（トランジスタＭＰｉ１のゲート電圧）を設定するための回路である。第３の入力選択回路８ｃは、単純に通常動作モード時とテストモード時で電圧の供給元を切り替えるのではなく、通常動作モード時は、両スイッチング素子を導通させてＶｐｘ電圧より低電圧のＶｐｇ電圧を抵抗分圧により生成し、プリドライバ段の出力ノードＤＧｉを高電圧９Ｖに立ち上げるためトランジスタＭＰｉ１をオン状態にして当該トランジスタをプルアップ用抵抗成分として使用する。一方、テストモード時はＶｐｇ電圧を接地電位に固定する。
【００１１】
各入力選択回路８ａ〜８ｃの各スイッチング素子は、通常動作モード時に、ＳＷ１、ＳＷ３、ＳＷ５、ＳＷ６を導通させ、ＳＷ２とＳＷ４を非導通とする。一方、テストモード時はＳＷ２、ＳＷ４、ＳＷ６を導通させ、ＳＷ１、ＳＷ３、ＳＷ５を非導通とする。
【００１２】
隣接する行線間のリーク電流の有無の検出方法について説明する。尚、リーク電流が検出されれば、当該行線間は短絡不良となっている。テストモード時は、共通ソース線ＣＳ及び各列線ＢＬ０〜ＢＬｍを接地する。そしてモード切替回路５は、上述のようにＳＷ２、ＳＷ４、ＳＷ６を導通させ、ＳＷ１、ＳＷ３、ＳＷ５を非導通とする。図２に示すように、メモリセルアレイの全ての行線ＷＬ０〜ＷＬｎの内、１本の行線を選択して外部接続用パッド７からテスト用電圧Ｖｐｐ（例えば９Ｖ）を印加した際、その外部接続用パッド７を流れる電流（Ｉｐｐ）を測定する。そして、行線を順々に選択しながら、その都度、外部接続用パッド７を流れる電流Ｉｐｐを測定する。この時、例えば図４の行線ＷＬ０上のノードＡと行線ＷＬ１上のノードＢの個所で行線間の短絡不良があるとすれば、外部接続用パッド７から、スイッチング素子ＳＷ４、トランジスタＭＰ０２、ＷＬ０、ＷＬ１、トランジスタＭＮ１２を介してＶｓｓ（接地電位）まで電流経路が形成され、リーク電流が流れることになる。従って、電流Ｉｐｐを測定することで行線間の短絡不良個所を検出することができる。
【００１３】
しかし、選択されている行線に対応する行ドライバ内のプリドライバ段の両トランジスタＭＰ０１、ＭＮ０１は何れもオン状態で貫通電流が流れているため、測定した電流Ｉｐｐには、当該貫通電流成分がバイアス電流として常時含まれることになる。つまり、行線間の短絡不良の有無に拘わらず常に電流Ｉｐｐが検出されるため、その電流値の大小によって、短絡不良の有無を判定する必要があった。そして、当該貫通電流にも製造条件や測定温度等によるバラツキがあるため、判別閾値の設定レベルが高すぎると、微小な短絡不良が検出できず、逆に低すぎると良品を不良と誤判定する可能性が高くなり、測定精度上問題があった。
【００１４】
また、テスト時間短縮の為、図３に示すように、行線を交互に非選択行線と選択行線となるように選択することで、一度に複数の行線を選択して行うリーキーロー測定の手法もあるが、上記の貫通電流が、選択している行線に対応する複数の行ドライバで発生し、貫通電流が大幅に増大することから、上記測定精度が更に低下することになり、測定制度を維持しながらテスト時間の短縮を図ることが極めて困難であった。
【００１５】
他の従来技術として、互いに平行して配列される行線のテスト時において、フローティングさせておいて行線１本おきに基準電位とすると共に残りの行線にテスト電圧を印加することで、テスト時間を短縮化する技術があるが（特許文献１参照）、これにしても、上記従来技術で説明したようなアクセス高速化を考慮した行ドライバに対しては、上記と同様の測定精度上の問題が残る。
【００１６】
【特許文献１】
特開平７−１９２５００号公報
【００１７】
【発明が解決しようとする課題】
ところで近年の不揮発性半導体記憶装置では、微細化が進むにつれて半導体製造時の不良欠陥の除去が一層要求されており、更に一度に大量に生産する為にテスト時間短縮も強く要求されており、上記従来技術では測定時の測定誤差が大きくなるため、的確に不良品の選別ができず、更にはテスト時間の短縮も図れないという問題があった。
【００１８】
本発明は、上述の問題点に鑑みてなされたものであり、その目的は、上記問題点を解消し、テスト時間の短縮を行っても正確に不良品を選別することのできるリーキーロー測定機能を有する不揮発性半導体記憶装置、及び、不揮発性半導体記憶装置における行線の短絡不良検出方法を提供することにある。
【００１９】
【課題を解決するための手段】
この目的を達成するための本発明に係る不揮発性半導体記憶装置の特徴構成は、１ビットまたは複数ビットの情報を記憶可能な不揮発性の半導体メモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数の行線と複数の列線とを配列してなるメモリセルアレイを有し、該複数の行線の一部を選択してその他の行線とは異なる電圧レベルを選択的に与える行デコーダ回路に対し、通常動作モードとは異なるテストモード時において、選択された前記行線に対しテスト用電圧を供給するためのテスト用電圧源から流れる電流経路を、選択された前記行線を流れる第１電流経路と前記行線を流れずに行デコーダ回路内を流れる第２電流経路とに、装置内部において分離するための電流経路分離回路を備えてなる点にある。
【００２０】
上記特徴構成によれば、テストモード時に行デコーダ回路によって選択された一または複数の行線にテスト用電圧を供給した場合に、電流経路分離回路によって、選択された行線を流れる短絡電流（隣接する行線との短絡、列線との短絡などによる漏洩電流）が第１電流経路を通り、行線を流れずに例えば行デコーダ回路の動作上行デコーダ回路内を流れる直流電流成分は第２電流経路を通り、行線の短絡電流と行デコーダ回路の直流電流成分が完全に分離されるため、第１電流経路上に電流計を設ければ、行線の短絡電流のみを第２電流経路を流れる電流成分と分離して精度良く独立して測定できる。
【００２１】
この結果、選択する行線の本数を増やしてテスト時間の短縮を図る場合に、第２電流経路を流れる電流成分が測定されないので、測定精度を維持したままテスト時間の短縮を図ることができる。
【００２２】
更に、上記特徴構成に加えて、テスト用電圧源からテスト用電圧の供給を受けるための外部接続用パッドが、第１電流経路に対するパッドと第２電流経路に対するパッドとの２系統設けてあるのも好ましい。
【００２３】
この特徴構成によれば、テスト用電圧源から２系統のパッドを経由して各別に独立してテスト用電圧を供給でき、テスト精度の向上が図れるとともに、テスト時間短縮のために一度に選択する行線の本数を増やす場合において行ドライバ回路内を流れる直流成分がそれに比例して増加しても、当該増加した電流分を外部のテスト用電圧源で賄うことができ、安定した行線短絡電流の測定が可能となる。
【００２４】
更に、上記各特徴構成に加えて、行デコーダ回路の後段部が、行線毎にその選択・非選択状態に応じた所定の電圧を印加するための複数の行線選択回路を備え、個々の行線選択回路がドライバ段とそのドライバ段を駆動するプリドライバ段からなり、第１電流経路が、通常動作モードとテストモードを切り替えるモード切替回路を構成する複数のスイッチング素子の内の少なくとも一つとドライバ段のプルアップ素子を介して行線を流れる電流経路であり、第２電流経路が、当該複数のスイッチング素子の他の少なくとも一つを介してプリドライバ段を流れる電流経路であるのも好ましい。
【００２５】
かかる特徴構成によれば、選択された行線に対応する行線選択回路において、回路動作上プリドライバ段に電流成分が存在しても、行線を流れる第１電流経路と分離されるので、行線の短絡電流のみを精度よく検出できる。また、テスト時間短縮のために一度に選択する行線の本数を増やす場合においてプリドライバ段を流れる電流成分がそれに比例して増加しても、当該増加した電流分の影響を受けずに短絡電流のみを精度よく検出できるので、測定精度を維持しながらテスト時間の短縮が図れる。
【００２６】
更に、上記各特徴構成に加えて、不揮発性の半導体メモリセルがＭＯＳＦＥＴ構造を有し、そのＭＯＳＦＥＴ構造に電気的に情報を書き込み及び消去可能な情報記憶構造を備えているのも好ましい。この場合、大容量の不揮発性半導体記憶装置として一般に普及しているフラッシュメモリ等の１トランジスタ型でメモリセルサイズの小さいデバイスに対しても、本発明が効果的に適用できるため、当該大容量の不揮発性半導体記憶装置に対しても行線短絡不良を短時間で精度良くテストできる。
【００２７】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置における行線の短絡不良検出方法の特徴は、１ビットまたは複数ビットの情報を記憶可能な不揮発性の半導体メモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数の行線と複数の列線とを配列してなるメモリセルアレイを有する不揮発性半導体記憶装置において、複数の行線の一部を選択してその他の行線とは異なる電圧レベルを選択的に与える行デコーダ回路に対し、通常動作モードとは異なるテストモード時において、選択された行線に対しテスト用電圧を供給するためのテスト用電圧源から流れる電流経路を、選択された行線を流れる第１電流経路と行線を流れずに行デコーダ回路内を流れる第２電流経路とに、各別に電流計測可能に分離する点にある。
【００２８】
上記特徴によれば、テストモード時に行デコーダ回路によって選択された一または複数の行線にテスト用電圧を供給した場合に、選択された行線を流れる短絡電流（隣接する行線との短絡、列線との短絡などによる漏洩電流）が第１電流経路を通り、行線を流れずに例えば行デコーダ回路の動作上行デコーダ回路内を流れる直流電流成分は第２電流経路を通り、各別に電流計測可能に分離されるため、第１電流経路上に電流計を設ければ、行線の短絡電流のみを第２電流経路を流れる電流成分と分離して独立して精度良く測定できる。
【００２９】
この結果、選択する行線の本数を増やしてテスト時間の短縮を図る場合に、第２電流経路を流れる電流成分が測定されないので、測定精度を維持したままテスト時間の短縮を図ることができる。
【００３０】
【発明の実施の形態】
本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」という。）及び不揮発性半導体記憶装置の行線の短絡不良を検出する行線短絡不良検出方法の実施の形態につき、図面に基づいて説明する。尚、従来技術の不揮発性半導体記憶装置と重複する部分については、図面上同じ符号を付して説明する。
【００３１】
図１に示すように、本発明に係る不揮発性半導体記憶装置１０は、メモリセルアレイ１、行デコーダ回路２、列デコーダ回路３、共通ソース線ドライバ４、モード切替回路５、昇圧回路６、テスト用電圧源からテスト用電圧の供給を受けるための２つの外部接続用パッド７ａ，７ｂを備えている。本発明装置１０は、上記以外にも、一般的な半導体メモリと同様に、アドレス入力回路、データ入出力回路、制御信号用入力回路などの周辺回路を有するが、本発明の対象とする行線短絡不良（リーキーロー測定）の説明には直接関係ないため図示を省略している。
【００３２】
メモリセルアレイ１は、例えば、フローティングゲート型の１ＭＯＳＦＥＴで構成されるメモリセルＭｉｊ（ｉ＝０〜ｎ，ｊ＝０〜ｍ）を縦横に配列してアレイ化し、その中から所定のメモリセルまたはメモリセル群を選択するために横方向（行方向）と縦方向（列方向）に夫々複数の行線ＷＬと複数の列線ＢＬとを配列して構成されている。複数の行線ＷＬは、図１中、行線ＷＬ０〜ＷＬｎのｎ＋１本からなり、横方向（行方向）に各メモリセルトランジスタのコントロールゲートと接続し、所定の電圧を印加できる構成となっている。また、複数の列線ＢＬは、図１中、列線ＢＬ０〜ＢＬｍのｍ＋１本からなり、縦方向（列方向）に各メモリセルトランジスタのドレインと接続し、メモリセルとのデータ転送（読み出しや書き込み）に供せられる。また、各メモリセルトランジスタのソースは共通化され共通ソース線ＣＳに接続されている。
【００３３】
メモリセルの構造より、本実施形態における不揮発性半導体記憶装置１０としては、フラッシュメモリや電気的書き込み消去可能なＥＥＰＲＯＭ等が想定される。尚、メモリセルアレイ１は、１デバイス内に複数のブロックに分割して設けられているのが一般的であり、図１に例示の実施形態では、その１ブロックが図示されている。
【００３４】
行デコーダ回路２は、複数の行線ＷＬ０〜ＷＬｎの一部を選択してその他の非選択の行線とは異なる電圧レベルを選択的に設定可能に構成され、各行線ＷＬ０〜ＷＬｎに行線への駆動電圧を印加するための行線選択回路として行ドライバ０〜ｎが各別に接続され、各行ドライバ０〜ｎには、図示していないアドレス信号に基づき各行線の選択・非選択信号に復号化する行プリデコーダが配置されている。行ドライバ０〜ｎと行プリデコーダが夫々行デコーダ回路２の後段部２ａと前段部２ｂを形成している。
【００３５】
代表的な不揮発性半導体記憶装置であるフラッシュメモリ等では、書き込み時等での行線選択時には、例えば、９Ｖのように高電圧を印加する。このため、不揮発性半導体記憶装置（デバイス）の電源電圧（例えば、３Ｖや５Ｖ）をデバイス内部で昇圧させるための昇圧回路（チャージポンプ回路）６が内蔵されている。昇圧回路６は、通常動作モードの読み出し、書き込み、消去の各動作時、及び、テストモード時において、その出力電圧を切り替え可能に構成されている。
【００３６】
そして、各行ドライバｉ（ｉ＝０〜ｎ）は、行線ＷＬｉに対し選択時に９Ｖを、非選択時に０Ｖを印加するための駆動回路としてのドライバ段（トランジスタＭＰｉ２とＭＮｉ２からなる）と、アクセスを高速化するため（行線の選択・非選択切替スピードを早めるため）にドライバ段を駆動するプリドライバ段（トランジスタＭＰｉ１とＭＮｉ１からなる）の２段構成となっている。尚、ＭＰｉ１とＭＰｉ２はＰ型ＭＯＳＦＥＴでＭＮｉ１とＭＮｉ２はＮ型ＭＯＳＦＥＴである。
【００３７】
列デコーダ回路３は、各列線ＢＬ０〜ＢＬｍに接続されており、列デコーダ回路３内には書き込み時、消去時に夫々の列線ＢＬ０〜ＢＬｍに所定の電圧を印加するドライバと、読み出し時に全てまたは選択された一部の列線の電位を検出するセンスアンプ等が設けられている。また、共通ソース線ドライバ４は、書き込み時、消去時、読み出し時に夫々所定の電圧を共通ソース線ＣＳに印加するドライバで構成されている。
【００３８】
以上、メモリセルアレイ１、行デコーダ回路２、列デコーダ回路３、共通ソース線ドライバ４、及び、昇圧回路６については、従来技術の説明した構成と同様である。
【００３９】
通常動作モードとテストモードを切り替えるモード切替回路５は、行プリデコーダ２ｂで選択された行ドライバ２ａに対し、通常動作モード時に昇圧回路６から出力される電圧を印加するか、テストモード時に外部接続用パッド７ａ，７ｂから供給されるテスト用電圧源からのテスト用電圧（ＶｐｐとＶｐｂ）を印加するかを切り換える。本実施形態では、３種類の２入力１出力タイプの入力選択回路９ａ〜９ｃで構成される。また、各入力選択回路９ａ〜９ｃは１対のスイッチング素子で構成され、モード切替信号によって何れか一方の入力端に印加にされる電圧を出力端に供給する構成となっており、両入力端に印加される電圧を分圧してその中間電圧を出力端に供給することも可能である。
【００４０】
第１の入力選択回路９ａは、Ｖｐｉｘ電圧（ドライバ段のトランジスタＭＰｉ２のウェル（バックゲート）電圧とプリドライバ段のトランジスタＭＰｉ１のウェル（バックゲート）電圧とソース電圧）の供給元を通常動作モード時とテストモード時で切り替える回路であり、第２の入力選択回路９ｂは、Ｖｐｘ電圧（ドライバ段のトランジスタＭＰｉ２のソース電圧）の供給元を通常動作モード時とテストモード時で切り替える回路であり、第３の入力選択回路９ｃは、Ｖｐｇ電圧（プリドライバ段のトランジスタＭＰｉ１のゲート電圧）を設定するための回路である。
【００４１】
より詳細には、図１に示すように、第１の入力選択回路９ａは、２つの入力端が、第２の入力選択回路９ｂの出力端（Ｖｐｘ電圧）と外部接続用パッド７ａのテスト電圧Ｖｐｐに夫々接続し、何れか一方の電圧をＶｐｉｘ電圧とする。また、第２の入力選択回路９ｂは、２つの入力端が、昇圧回路６の出力と外部接続用パッド７ｂのテスト電圧Ｖｐｂに夫々接続し、何れか一方の電圧をＶｐｘ電圧とする。第３の入力選択回路９ｃは、２つの入力端が、第２の入力選択回路９ｂの出力端（Ｖｐｘ電圧）と接地電位（Ｖｓｓ）に接続している。ただし、第３の入力選択回路９ｃは、単純に通常動作モード時とテストモード時で電圧の供給元を切り替えるのではなく、通常動作モード時は、両スイッチング素子を導通させてＶｐｘ電圧より低電圧のＶｐｇ電圧を抵抗分圧により生成し、プリドライバ段の出力ノードＤＧｉを高電圧９Ｖに立ち上げるためトランジスタＭＰｉ１をオン状態にして当該トランジスタをプルアップ用抵抗成分として使用する。一方、テストモード時はＶｐｇ電圧を接地電位に固定する。
【００４２】
各入力選択回路９ａ〜９ｃの各スイッチング素子は、通常動作モード時に、ＳＷ１、ＳＷ４、ＳＷ５、ＳＷ６を導通させ、ＳＷ２とＳＷ３を非導通とする。一方、テストモード時はＳＷ２、ＳＷ３、ＳＷ６を導通させ、ＳＷ１、ＳＷ４、ＳＷ５を非導通とする。これにより、通常動作モード時には、Ｖｐｉｘ電圧とＶｐｘ電圧には、昇圧回路６が発生する読み出し時、書き込み時、消去時に応じた所定の電圧が供給される。これに対し、テストモード時には、Ｖｐｉｘ電圧として外部接続用パッド７ａからテスト電圧Ｖｐｐが、Ｖｐｘ電圧として外部接続用パッド７ｂからテスト電圧Ｖｐｂが供給され、Ｖｐｇ電圧が接地電位（Ｖｓｓ）に固定される。テストモード時は、ＳＷ５を非導通とすることで、Ｖｐｘ電圧から接地電位までの第３の入力選択回路９ｃ経由の直流電流経路が遮断されるので、Ｖｐｘ電圧から接地電位間で直流電流経路が形成されるとすると、行線を経由した電流経路（第１電流経路）となる。
【００４３】
隣接する行線間のリーク電流の有無の検出方法について説明する。尚、リーク電流が検出されれば、当該行線間は短絡不良となっている。テストモード時は、共通ソース線ＣＳ及び各列線ＢＬ０〜ＢＬｍを接地する。そしてモード切替回路５は、上述のようにＳＷ２、ＳＷ３、ＳＷ６を導通させ、ＳＷ１、ＳＷ４、ＳＷ５を非導通とする。
【００４４】
図２に示すように、メモリセルアレイの全ての行線ＷＬ０〜ＷＬｎの内、１本の行線を選択して外部接続用パッド７ａからテスト用電圧Ｖｐｐ（例えば９Ｖ）を、外部接続用パッド７ｂからテスト用電圧Ｖｐｂ（例えば９Ｖ）を、夫々印加すると、Ｖｐｉｘ電圧としてテスト電圧Ｖｐｐが、Ｖｐｘ電圧としてテスト電圧Ｖｐｂが供給される。
【００４５】
ここで選択された行線を例えばＷＬ０と仮定して説明すると（図２に相当）、選択行線の行デコーダ０について行プリデコーダ２ｂから選択信号がプリドライバ段のトランジスタＭＮ０１をオンし、ドライバ段のゲート電圧ＤＧ０をＶｓｓレベルにして、上記Ｖｐｘ電圧（９Ｖ）を行線ＷＬ０に供給する。
【００４６】
行線ＷＬ０以外の行線は非選択なので行プリデコーダ２ｂから選択信号が出ない（Ｖｓｓレベル）ので各行デコーダ内のトランジスタＭＮ１１〜ＭＮｎ１がオンしない為、上記Ｖｐｉｘ電圧（９Ｖ）がプリドライバ段のトランジスタＭＰ１１〜ＭＰｎ１を通して、夫々のドライバ段のゲートＤＧ１〜ＤＧｎに印加され、各行線ＷＬ１〜ＷＬｎをＶｓｓレベルにする。尚、全てのプリドライバ段のＰ型トランジスタＭＰ０１〜ＭＰｎ１のゲートに印加される電圧はＶｐｇ電圧（Ｖｓｓレベル）となっている。
【００４７】
ここで、図１に示すように、選択された行線ＷＬ０上のノードＡと隣接する行線ＷＬ１のノードＢ間において行線間の短絡不良があったと仮定して以下説明する。
【００４８】
外部接続用パッド７ｂから行線ＷＬ０に供給しているＶｐｘ電圧（＝テスト用電圧Ｖｐｂ）は上記経路（外部接続用パッド７ｂ−スイッチング素子ＳＷ３−トランジスタＭＰ０２）で行線ＷＬ０に印加され、行線間短絡個所ノードＡ、Ｂを介して行線ＷＬ１に印加される。ここで、行線ＷＬ１は非選択の為、Ｖｓｓが印加（トランジスタＭＮ１２がオン）されていることから、隣接する行線に短絡箇所があると、外部接続用パッド７ｂからＶｓｓに向かって短絡電流Ｉｐｂが流れることになる。一方、行線間に短絡がなければ当該短絡電流Ｉｐｂは流れないことになる。この短絡電流Ｉｐｂをモニターすることで行線短絡不良をテストすることができる。この電流経路が第１電流経路となる。
【００４９】
一方、選択されている行線ＷＬ０の行デコーダ０のプリドライバ段では、トランジスタＭＰ０１とトランジスタＭＮ０１が両方共オンしている為、直流の貫通電流が流れている。
【００５０】
しかし、トランジスタＭＰ０１のソース電圧であるＶｐｉｘ電圧は、行線にＶｐｘ電圧（＝テスト用電圧Ｖｐｂ）を供給している外部接続用パッド７ｂとは別の外部接続用パッド７ａから供給されるテスト用電圧Ｖｐｐであるので、この貫通電流の電流経路は、上記行線に流れている電流経路（第１電流経路）とは分離された第２電流経路となるので、第１電流経路で検出される電流成分から当該か通電流成分を分離して、行線短絡箇所を流れる正味のリーク電流を正確に測定することが可能になる。この結果、製造条件やテスト時の周囲温度等による貫通電流の変動に左右されず、高精度に行線間のリーク電流の検出が可能となる。
【００５１】
ここで、テストモード時においては、行線短絡不良によるリーク電流経路である第１電流経路と、行線を流れずに行デコーダ回路（本実施形態では、その後段部の行選択回路）内を流れる第２電流経路とが、外部接続用パッド７ａ，７ｂからモード切替回路５を構成する入力選択回路９ａ，９ｂによって完全に分離されていることから、モード切替回路５、特に入力選択回路９ａ，９ｂが、第１電流経路と第２電流経路とを分離する電流経路分離回路として機能している。
【００５２】
また、リーキーローテストは、図３に示すように、複数の行線を選択して測定する場合がある。測定の性質上、互いに隣接しない行線を選択し、残りの行線をＶｓｓレベルにして行う。即ち、図示するように、例えば奇数番目の行線を選択し、偶数番目の行線を非選択にした場合、奇数番目の行線からの短絡不良（リーク電流）がない場合は、偶奇を反転させて、引き続き残りのを偶数番目の行線を選択して同様の測定を行う。行線間の短絡不良であれば偶奇を反転させる必要はないが、行線から例えば列線等の行線以外への短絡不良を同時に検出するためには、最終的に全ての行線を一度は選択することになる。
【００５３】
この測定ではデバイス全体に流れる電流は行線１本だけを選択する場合より多くなるので、一つの短絡不良のリーク電流が相対的に小さくなるためより正確な測定が要求されるが、本発明のように行線選択回路のプリドライバ段のトランジスタがオン状態となって貫通電流が発生していても上記第１電流経路とは別経路（第２電流経路）で電流が流れるため、正確にリーク電流の有無を検出できることから、上記実施方法のような複数の行線を選択するテスト方法を行う事で、テスト時間の短縮を実現できる。
【００５４】
以下に、別の実施形態につき説明する。
【００５５】
上記実施の形態では不揮発性半導体記憶装置としてフラッシュメモリや電気的書き込み消去可能なＥＥＰＲＯＭ等が想定して説明したが、不揮発性半導体記憶装置はこれらに限らず、あらゆるタイプの不揮発性半導体記憶装置に本発明を適用することができる。
【００５６】
特に、各行線への駆動電圧を印加するための行線選択回路においてテストモード時に回路動作上直流電流経路が生じる場合や、行線選択回路において複数の電圧レベルを取り扱う場合には、不揮発性半導体記憶装置に限らずあらゆる半導体記憶装置に対して本発明は有効である。
【００５７】
上記実施の形態では、図１に例示した行線選択回路においてテストモード時に回路動作上直流電流経路（第２電流経路）が生じる場合につき説明したが、第２電流経路が、行線選択回路とは別の回路で形成される場合や、行線選択回路とともに別の回路でも形成される場合についても、同様に扱うことができる。また、行線選択回路は、図１に例示したものに限定されるものではない。
【００５８】
電流経路分離回路として機能するモード切替回路５の回路構成は、必ずしも上記実施の形態の回路構成に限定されるものではない。
【００５９】
上記実施の形態では、通常動作モードの読み出し、書き込み、消去の各動作時に、全て昇圧回路６から電源供給される場合を想定したが、昇圧回路６を、読み出し、書き込み、消去の一部の動作にのみ使用し、その他の動作時においては、直接電源端子から電源供給を受けるか、別の昇圧回路を使用する形態であっても構わない。
【００６０】
上記実施の形態では、外部接続用パッド７ａ，７ｂはテストモード時に使用するテスト用パッドとしていたが、通常動作モード時に使用する入力パッドや入出力パッド等と兼用する形態であっても構わない。
【００６１】
本発明に係る行線の短絡不良を検出する行線短絡不良検出方法は、ウェハ段階でのテストか、アセンブリ後のパッケージ段階でのテストかは、特に問わず、何れの段階のテストであっても構わない。
【００６２】
【発明の効果】
以上、本発明によれば、テストモード時に行デコーダ回路２によって選択された一または複数の行線にテスト用電圧を供給した場合に、電流経路分離回路によって、選択された行線を流れる短絡電流（隣接する行線との短絡、列線との短絡などによる漏洩電流）が第１電流経路を通り、行線を流れずに例えば行デコーダ回路２の動作上行デコーダ回路内を流れる直流電流成分は第２電流経路を通り、行線の短絡電流と行デコーダ回路の直流電流成分が完全に分離されるため、行線の短絡電流のみを第２電流経路を流れる電流成分と分離して精度良く独立して測定できる。この結果、選択する行線の本数を増やしてテスト時間の短縮を図る場合に、第２電流経路を流れる電流成分が測定されないので、測定精度を維持したままテスト時間の短縮を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の一実施の形態を示す回路ブロック図である。
【図２】不揮発性半導体記憶装置のテストモード時におけるメモリセルアレイの行線の選択状態の一例を示す説明図である。
【図３】不揮発性半導体記憶装置のテストモード時におけるメモリセルアレイの行線の選択状態の他の一例を示す説明図である。
【図４】従来の不揮発性半導体記憶装置の一実施の形態を示す回路ブロック図である。
【符号の説明】
１： メモリセルアレイ
２： 行デコーダ回路
２ａ： 行デコーダ回路後段部
２ｂ： 行デコーダ回路前段部
３： 列デコーダ回路
４： 共通ソース線ドライバ
５： モード切替回路
６： 昇圧回路
７ａ，７ｂ：外部接続用パッド
９ａ〜９ｃ：入力選択回路
１０： 不揮発性半導体記憶装置
ＷＬ０〜ＷＬｎ：行線
ＢＬ０〜ＢＬｍ：列線
ＳＷ１〜ＳＷ６：スイッチング素子
Claims (5)
- １ビットまたは複数ビットの情報を記憶可能な不揮発性の半導体メモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数の行線と複数の列線とを配列してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記複数の行線の一部を選択してその他の行線とは異なる電圧レベルを選択的に与える行デコーダ回路に対し、通常動作モードとは異なるテストモード時において、選択された前記行線に対しテスト用電圧を供給するためのテスト用電圧源から流れる電流経路を、選択された前記行線を流れる第１電流経路と前記行線を流れずに前記行デコーダ回路内を流れる第２電流経路とに、装置内部において分離するための電流経路分離回路を備えてなることを特徴とする不揮発性半導体記憶装置。 - 前記テスト用電圧源から前記テスト用電圧の供給を受けるための外部接続用パッドが、前記第１電流経路に対するパッドと前記第２電流経路に対するパッドとの２系統設けてあることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記行デコーダ回路の後段部は、前記行線毎にその選択・非選択状態に応じた所定の電圧を印加するための複数の行線選択回路を備え、個々の前記行線選択回路はドライバ段とそのドライバ段を駆動するプリドライバ段からなり、
前記第１電流経路が、前記通常動作モードと前記テストモードを切り替えるモード切替回路を構成する複数のスイッチング素子の内の少なくとも一つと前記ドライバ段のプルアップ素子を介して前記行線を流れる電流経路であり、
前記第２電流経路が、前記複数のスイッチング素子の他の少なくとも一つを介して前記プリドライバ段を流れる電流経路であることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。 - 前記不揮発性の半導体メモリセルがＭＯＳＦＥＴ構造を有し、そのＭＯＳＦＥＴ構造に電気的に情報を書き込み及び消去可能な情報記憶構造を備えていることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
- １ビットまたは複数ビットの情報を記憶可能な不揮発性の半導体メモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数の行線と複数の列線とを配列してなるメモリセルアレイを有する不揮発性半導体記憶装置の前記行線の短絡不良を検出する行線短絡不良検出方法において、
前記複数の行線の一部を選択してその他の行線とは異なる電圧レベルを選択的に与える行デコーダ回路に対し、通常動作モードとは異なるテストモード時において、選択された前記行線に対しテスト用電圧を供給するためのテスト用電圧源から流れる電流経路を、選択された前記行線を流れる第１電流経路と前記行線を流れずに前記行デコーダ回路内を流れる第２電流経路とに、各別に電流計測可能に分離することを特徴とする行線短絡不良検出方法。
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