JPS5952500A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5952500A JPS5952500A JP58151291A JP15129183A JPS5952500A JP S5952500 A JPS5952500 A JP S5952500A JP 58151291 A JP58151291 A JP 58151291A JP 15129183 A JP15129183 A JP 15129183A JP S5952500 A JPS5952500 A JP S5952500A
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- JP
- Japan
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- current
- test
- bit
- memory cell
- bit line
- Prior art date
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- Granted
Links
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- 241000948258 Gila Species 0.000 description 1
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
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- CMJCEVKJYRZMIA-UHFFFAOYSA-M thallium(i) iodide Chemical compound [Tl]I CMJCEVKJYRZMIA-UHFFFAOYSA-M 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体記憶特性特にＰＲＯＭなどのフィール
ドプログラマブル素子のダミーセル回路に関する。
ドプログラマブル素子のダミーセル回路に関する。
［４０ＭなどもそうであるがＰＲＯＭ （プログラム可
能読取専用メモリ）では甲１込みを行左うまでは全記憶
（メモリ）セルがオンまだはオフの状態にあり、配、紳
および周辺回路の正常、異常をテストすることは殆んど
不可能である。そこでメモリセル部にテストビット２列
およびテストワード２個を設け、それらにテストパター
ンを■込んでおくと、殆んどすべての：ｌｌ、 ＷＡの
テストを行なうことができ、Ｉ）ＲＯＭの品ノＨ保翻に
非當に有効である。ところでこの別途提案の方法はその
後のイ１１１ Ｔ、により回路にリークがあり、しかも
そのリークがスレッショルドを持つような障害に対して
は不都合があることが分った。本発明は゛このＡを改善
しようとするものであり、メモリセルがビット線とワー
ド線間を短絡しているか否かで情報の記１．−を行なう
メモリセル部にテストビットを有し、目、つ該メモリセ
ルに読出し時よりも高’ｉ１．圧を印加して情報の州込
みを行なうプログラム？’ｉｌ卵訪ｉｃｙ専用生導体記
憶装置において、該テストビットを構成するメモリセル
めうち該ビット線とｔＮ”ワード線間を短絡している少
なくとも１つのメモリセルを他のメモリセルよりも大型
にして皆込みｆＡ、 ＩＴ：および７１込み′１１）圧
を印加した状シ［１で試Ｐ、／、）が行なｊる柾にした
ことを１（１１徴とするものである。次にｐ Ｊｒ（１
１例を２超＋！ｆｊ Ｌなからこハを叶細に説明する。
能読取専用メモリ）では甲１込みを行左うまでは全記憶
（メモリ）セルがオンまだはオフの状態にあり、配、紳
および周辺回路の正常、異常をテストすることは殆んど
不可能である。そこでメモリセル部にテストビット２列
およびテストワード２個を設け、それらにテストパター
ンを■込んでおくと、殆んどすべての：ｌｌ、 ＷＡの
テストを行なうことができ、Ｉ）ＲＯＭの品ノＨ保翻に
非當に有効である。ところでこの別途提案の方法はその
後のイ１１１ Ｔ、により回路にリークがあり、しかも
そのリークがスレッショルドを持つような障害に対して
は不都合があることが分った。本発明は゛このＡを改善
しようとするものであり、メモリセルがビット線とワー
ド線間を短絡しているか否かで情報の記１．−を行なう
メモリセル部にテストビットを有し、目、つ該メモリセ
ルに読出し時よりも高’ｉ１．圧を印加して情報の州込
みを行なうプログラム？’ｉｌ卵訪ｉｃｙ専用生導体記
憶装置において、該テストビットを構成するメモリセル
めうち該ビット線とｔＮ”ワード線間を短絡している少
なくとも１つのメモリセルを他のメモリセルよりも大型
にして皆込みｆＡ、 ＩＴ：および７１込み′１１）圧
を印加した状シ［１で試Ｐ、／、）が行なｊる柾にした
ことを１（１１徴とするものである。次にｐ Ｊｒ（１
１例を２超＋！ｆｊ Ｌなからこハを叶細に説明する。
ｌイノ、 ｉ ｌｓ／ｌに示すようにｌ） １ｔ ０１
ＶＩし：１、メモリトノしＴｅ１（Ｃ＋＋： Ｌ Ｌを
持ぢ、ｈｋセル部のワードラインをＸアドレスインバー
タＡ Ｉ） Ｉ）およびデコーダドラ・イノ＜ １）
／ Ｉ）で、巽１尺し１、寸だビットラインをＹ ｒド
１７ス・ｆンノζ−タＡ Ｉ） ｌ） 、マルチプレク
サＭ ）） 、Ｘで訳択し、詩取ったワードラインの各
ビットの＋ 、 ＋ｌ Ｉ＋’ｉ ＜−１，；灸ＩＩＩ
１１回路０ ［Ｊ Ｔから出力する６ｒ＞ｔも（］は
ｊ’ｉＩΔみ時に用いるプログラミング回路である。こ
のメモリセＡ・Ｆ’ｉｌｌ ＣＥＬ Ｌに２夕＋１ （
７） テストヒツトＴ Ｂ、 、 Ｔ １１．．２つの
テストワードＴ’ Ｗ Ｈ、Ｔ Ｗ ｔ を曲り（テス
トワードも、１ワ一ド分すべてが・フストピットのもの
というだ０で、各メモリセルがテストビットを構成する
点では相違はないから、こ＼でｔ、Ｊ−！ｒ！ｒに区別
する必ＴＪワがない烏合はテストワード４＋ Ｔスｌピ
ッ１と１１１ぶ）、これらにテストパターンをν；込ん
でお≦と、出力電圧のＩｔ、ＬレベルＶ。、Ｉ、Ｖ。１
１．書込んだあどの出力リーク電流■。１、え、 ＩＩ
レベルでの短絡電流Ｉ。８外どの直通１１Ｆ！？件、お
よび出力状７．ｉｊｔがＩＩ、］−、。
ＶＩし：１、メモリトノしＴｅ１（Ｃ＋＋： Ｌ Ｌを
持ぢ、ｈｋセル部のワードラインをＸアドレスインバー
タＡ Ｉ） Ｉ）およびデコーダドラ・イノ＜ １）
／ Ｉ）で、巽１尺し１、寸だビットラインをＹ ｒド
１７ス・ｆンノζ−タＡ Ｉ） ｌ） 、マルチプレク
サＭ ）） 、Ｘで訳択し、詩取ったワードラインの各
ビットの＋ 、 ＋ｌ Ｉ＋’ｉ ＜−１，；灸ＩＩＩ
１１回路０ ［Ｊ Ｔから出力する６ｒ＞ｔも（］は
ｊ’ｉＩΔみ時に用いるプログラミング回路である。こ
のメモリセＡ・Ｆ’ｉｌｌ ＣＥＬ Ｌに２夕＋１ （
７） テストヒツトＴ Ｂ、 、 Ｔ １１．．２つの
テストワードＴ’ Ｗ Ｈ、Ｔ Ｗ ｔ を曲り（テス
トワードも、１ワ一ド分すべてが・フストピットのもの
というだ０で、各メモリセルがテストビットを構成する
点では相違はないから、こ＼でｔ、Ｊ−！ｒ！ｒに区別
する必ＴＪワがない烏合はテストワード４＋ Ｔスｌピ
ッ１と１１１ぶ）、これらにテストパターンをν；込ん
でお≦と、出力電圧のＩｔ、ＬレベルＶ。、Ｉ、Ｖ。１
１．書込んだあどの出力リーク電流■。１、え、 ＩＩ
レベルでの短絡電流Ｉ。８外どの直通１１Ｆ！？件、お
よび出力状７．ｉｊｔがＩＩ、］−、。
Ｚ（ＺはハイインピーダンスのＦｌｉＳ 、このｆ・１
１の出力回路はオフバッファイマ１となっており、出力
ｒＪ： Ｉｉ 。
１の出力回路はオフバッファイマ１となっており、出力
ｒＪ： Ｉｉ 。
■７． Ｚ ）３ ステー ）ヲトル） 相郡１．ｌＪ
Ｊ負７’ｌｉ Ｆ、 ＩＩ、’ｉ間ｔＰＩＩＩ＝ｌ
ｔＰＬＩＩ、 ｔｒｌ＋７． ｔｒＴ、Ｚ、 ｔＰ７Ｔ
ｌ、 ｔＰＺｌ、 （ｔＰＩＪプロ・（ゲージ、ンタ
イノ１．１°ｒ、 、 Ｌ ｕ ４．ｒン）：１． Ｊ
Ｔから■７、ＬかうＩＴ ’Ｖｊ （７） １．ＩＪ
４（：＋えを示す）などの！′Ｊｌ流／１．テ性を始め
としてワードデコーダドライバの甲１込み電流吸収能力
１で試１１１・令することができる。
Ｊ負７’ｌｉ Ｆ、 ＩＩ、’ｉ間ｔＰＩＩＩ＝ｌ
ｔＰＬＩＩ、 ｔｒｌ＋７． ｔｒＴ、Ｚ、 ｔＰ７Ｔ
ｌ、 ｔＰＺｌ、 （ｔＰＩＪプロ・（ゲージ、ンタ
イノ１．１°ｒ、 、 Ｌ ｕ ４．ｒン）：１． Ｊ
Ｔから■７、ＬかうＩＴ ’Ｖｊ （７） １．ＩＪ
４（：＋えを示す）などの！′Ｊｌ流／１．テ性を始め
としてワードデコーダドライバの甲１込み電流吸収能力
１で試１１１・令することができる。
との書込み電流の吸収Ｇｆコ、力等な」次のようにして
試；１拍する。Ｐ（１ち第２図でＢ１．１％ｔ・・・・
・・はピット紳、Ｗ、 、 Ｗ、・・・・・・はワード
紳、１．１． ２１． ３１・・・・ １２゜２２．３
２・・・・・・ケ；Ｆテストピッ） ＴＢ、 、 Ｔｌ
ｌ、に相当するメモリセル、１０．２０・・・・・・は
マルチプレクサＭＰＸに相当するピッ） Ｉ’ｄ １１
． 、 ｎｔ・・・・・・選択用のトランジスタ、Ｄ、
、Ｄ、・・・・・・はワード純１選択用のＸデコーダド
ライバ、３０，４０ｉＪ：Ｙアドレスインノ（−タＡＤ
Ｄ相半のインバータである。メモリセルは本例ではｎｐ
ｎ ）ランジスタからたり、別込みはビット細からワー
ド偶へ大’Ｔｌｆ、 Ｍ〔、？ｉｌ＋ｌ（、１，、−（
エミッタベース間４於合合９＋７銘（破嗜）シ１＋７＋
寿う。エミッｌベース１１）１接合を短絡（？ＩＩＩ菖
φ尋）〕ムと１ランジスクはｔ）ｊなるダイ５イードと
なり、従って第２図でＣ７し了（込み済みのメモリセル
Ｑ、↓ダイ」−ドで示す。従−）テコｌ／） １’ＲＯ
Ｍ （７） テス） ヒラ） Ｔ １１＋１．Ｅ ］、
０１ ｎ＝・・・と７（！込まわ１、Ｔｌｌｌｌ上の
穎′「の０１ （１１・・・・と％ｌｌ ｉ大寸れてい
る。このようにすればナントゲートからなるデコ−ダド
ライバＩ）、、Ｄ、・・・・・・の出カイＩ：１１１１
：Ｉ次Ｌｔ／４ルにしてワードがφ−Ｖ、、Ｗ、・・・
・・・をＩ□λ４尺し、ビット（３−Ｂ、からメモリセ
ル１１，２１．３１・・・・・を通って’７ ’ ）
’ ＆’！ Ｗｌ 、 Ｗ２ 、 Ｗ３ ・−・・へｈ
ｉｉ’れる′山、が「５をｉ”ｌ ヘテこれが１ｏ１０
０．・・・となることによりＸアドレスｍｔＦ系の正常
を知ることができ、またビット糾１１１ ｔ：たｔＪ、
口！かｒ）ワード細Ｗ、、Ｗ、・・・・・・へ１１４込
み箱メ１１：相当の夫１（ｊ、流を流してみて（このｔ
ｉｔ、 ｉ４ｆ、 ｋよＬレベル出力状態にあるデコー
ダドライバＤ、、Ｉ）、・・・・・・の出力テ偶に１１
ｉｆ、入する）該ドライバの届、流吸収イｊ１″力なチ
ェックすることができる。しかしこのテストではｌｉ’
１． Ｉｉ込みセルを通して２００ｍＡ程度のｊ１１込
み電流を流してみるので１１川は倶くてよい。数値例を
挙げると例えばワード糾ＷＩの電位しじ一１戸択状棹で
ＩＶとすると、ビット絆Ｂ１の１ｔ位を２Ｖにすれげ
ｊｊＬ ％４込みメモリセル１１をノ巾してドライバｌ
）、へ２００ ｍ Ａ。
試；１拍する。Ｐ（１ち第２図でＢ１．１％ｔ・・・・
・・はピット紳、Ｗ、 、 Ｗ、・・・・・・はワード
紳、１．１． ２１． ３１・・・・ １２゜２２．３
２・・・・・・ケ；Ｆテストピッ） ＴＢ、 、 Ｔｌ
ｌ、に相当するメモリセル、１０．２０・・・・・・は
マルチプレクサＭＰＸに相当するピッ） Ｉ’ｄ １１
． 、 ｎｔ・・・・・・選択用のトランジスタ、Ｄ、
、Ｄ、・・・・・・はワード純１選択用のＸデコーダド
ライバ、３０，４０ｉＪ：Ｙアドレスインノ（−タＡＤ
Ｄ相半のインバータである。メモリセルは本例ではｎｐ
ｎ ）ランジスタからたり、別込みはビット細からワー
ド偶へ大’Ｔｌｆ、 Ｍ〔、？ｉｌ＋ｌ（、１，、−（
エミッタベース間４於合合９＋７銘（破嗜）シ１＋７＋
寿う。エミッｌベース１１）１接合を短絡（？ＩＩＩ菖
φ尋）〕ムと１ランジスクはｔ）ｊなるダイ５イードと
なり、従って第２図でＣ７し了（込み済みのメモリセル
Ｑ、↓ダイ」−ドで示す。従−）テコｌ／） １’ＲＯ
Ｍ （７） テス） ヒラ） Ｔ １１＋１．Ｅ ］、
０１ ｎ＝・・・と７（！込まわ１、Ｔｌｌｌｌ上の
穎′「の０１ （１１・・・・と％ｌｌ ｉ大寸れてい
る。このようにすればナントゲートからなるデコ−ダド
ライバＩ）、、Ｄ、・・・・・・の出カイＩ：１１１１
：Ｉ次Ｌｔ／４ルにしてワードがφ−Ｖ、、Ｗ、・・・
・・・をＩ□λ４尺し、ビット（３−Ｂ、からメモリセ
ル１１，２１．３１・・・・・を通って’７ ’ ）
’ ＆’！ Ｗｌ 、 Ｗ２ 、 Ｗ３ ・−・・へｈ
ｉｉ’れる′山、が「５をｉ”ｌ ヘテこれが１ｏ１０
０．・・・となることによりＸアドレスｍｔＦ系の正常
を知ることができ、またビット糾１１１ ｔ：たｔＪ、
口！かｒ）ワード細Ｗ、、Ｗ、・・・・・・へ１１４込
み箱メ１１：相当の夫１（ｊ、流を流してみて（このｔ
ｉｔ、 ｉ４ｆ、 ｋよＬレベル出力状態にあるデコー
ダドライバＤ、、Ｉ）、・・・・・・の出力テ偶に１１
ｉｆ、入する）該ドライバの届、流吸収イｊ１″力なチ
ェックすることができる。しかしこのテストではｌｉ’
１． Ｉｉ込みセルを通して２００ｍＡ程度のｊ１１込
み電流を流してみるので１１川は倶くてよい。数値例を
挙げると例えばワード糾ＷＩの電位しじ一１戸択状棹で
ＩＶとすると、ビット絆Ｂ１の１ｔ位を２Ｖにすれげ
ｊｊＬ ％４込みメモリセル１１をノ巾してドライバｌ
）、へ２００ ｍ Ａ。
■１．１＋１「、 ｋ流すことかできる。これに対して
未１１１込みセＡ、の１・４込みをイ）なうＫｌまビッ
トＦ）−電位を８ｖ程川゛に一１ニするノＱｐ完ｌがあ
り、このようにずれし１、エミックペースｊ１１１叫川
しｌ、７Ｖ稈１（４であるからｉな而」圧が（曹ｉ１で
２００１ηＡ程石のエミッ−１ｆｕ、 ｊｌ？、が／ｌ
ｌｉ：〕ｔ１これをｉ尚−当−１１“ｉ ｌｉ４’ｌ続
けることによりエミッタペース間接合かｆ波、吻されて
ショートし病込み状態となる。
未１１１込みセＡ、の１・４込みをイ）なうＫｌまビッ
トＦ）−電位を８ｖ程川゛に一１ニするノＱｐ完ｌがあ
り、このようにずれし１、エミックペースｊ１１１叫川
しｌ、７Ｖ稈１（４であるからｉな而」圧が（曹ｉ１で
２００１ηＡ程石のエミッ−１ｆｕ、 ｊｌ？、が／ｌ
ｌｉ：〕ｔ１これをｉ尚−当−１１“ｉ ｌｉ４’ｌ続
けることによりエミッタペース間接合かｆ波、吻されて
ショートし病込み状態となる。
ところでピット純′ｌ（，１，荀を−）ニするというこ
七は電σ：・市、圧Ｖ０を大にすることであり、出納ベ
ース↑１）１位も上りなりれし１、ならない。つまシト
ランジスタ１Ｏ９２０・・・・・・のコレクタ、ベース
、エミッタ各、回路系炉コ、すべで、Ｑ圧を間けること
になる。そこでもしとれらの回路系％にベース回路系に
リークがあると、ベース電流が充分供給されず、トラン
ジスタ１０゜２０・・・・・は？ｊｉｌ和１ｒ＜ ｈｋ
に入ってしまう。このリークが例えば４バ、抗５２で示
すようにリニアなものであるとピットρ月３．の１］Ｌ
位を２Ｖにして既書込みセル２２を通し−ＣドライバＤ
、の′Ｉｌｊ流吸収能力をｉｆ、′、ｌべる１県にもペ
ース霜；流が該抵抗を通って分流し、ベース電流不足、
エミッタｔｌ、流（９４込み電流）不足がＫＩ＆知され
ることが有り得るが、ゼナーダイオード５１で示すよう
にリークが閾値を持ち成る電位すでは全く生じないもの
であると ＋４′４．−．１Ｈ込みセルを利用しての低
重、圧によるドライバ電流吸収能力チェックでは該リー
クは全熱感知され外いことになる。
七は電σ：・市、圧Ｖ０を大にすることであり、出納ベ
ース↑１）１位も上りなりれし１、ならない。つまシト
ランジスタ１Ｏ９２０・・・・・・のコレクタ、ベース
、エミッタ各、回路系炉コ、すべで、Ｑ圧を間けること
になる。そこでもしとれらの回路系％にベース回路系に
リークがあると、ベース電流が充分供給されず、トラン
ジスタ１０゜２０・・・・・は？ｊｉｌ和１ｒ＜ ｈｋ
に入ってしまう。このリークが例えば４バ、抗５２で示
すようにリニアなものであるとピットρ月３．の１］Ｌ
位を２Ｖにして既書込みセル２２を通し−ＣドライバＤ
、の′Ｉｌｊ流吸収能力をｉｆ、′、ｌべる１県にもペ
ース霜；流が該抵抗を通って分流し、ベース電流不足、
エミッタｔｌ、流（９４込み電流）不足がＫＩ＆知され
ることが有り得るが、ゼナーダイオード５１で示すよう
にリークが閾値を持ち成る電位すでは全く生じないもの
であると ＋４′４．−．１Ｈ込みセルを利用しての低
重、圧によるドライバ電流吸収能力チェックでは該リー
クは全熱感知され外いことになる。
第３図はこれを説明する図で、Ｖａｔ Ｉｏは出力１１
１．圧。
１．圧。
電流、ＣＩは書込み前のセルのＣ，ｔ−［１１込み徒の
セルの各Ｖ。−■。特性である。なおこの≠１込みは出
力回路０ＵＴ（第１図） （Ｉｌｌから行なうので、書
込み電圧および剰込み電流は出力１狂月・および出力市
、流とも呼ばれる。リークによりベース電流が減、少し
てエミッタ電流が飽和側１成に入ると曲ｉ？Ｉ′１ｌＣ
１，Ｃ！はＣ１１＋ Ｃ１１＋ Ｃ□、Ｃ□の如くなυ
、所要の引込み電流をＩｗとすると、書込み後のセルを
利用してのグ・ニックでは、電圧Ｖ０をＶ。１またはｖ
０！（前記の２Ｖ程度）にして゛書込み電流ＩＷ以−ヒ
の電流を流して電流吸収能、力を支障なくヂエックする
ことはできるが、このときリークによる飽和は始ま）た
ばかりであって２００ｍＡ供給に何ら変調は力えないか
らリーク検出はできない。しかもユーザが顎込み前セル
にＯｒ望データを引込もうとしてＶ、＝８Ｖにすると電
流１は一１＋０１！で示す如く制限されてしまい、所定
の■込みＬｆ１流ＩＷが得られなくて裏込み不可能とい
うことになる。
セルの各Ｖ。−■。特性である。なおこの≠１込みは出
力回路０ＵＴ（第１図） （Ｉｌｌから行なうので、書
込み電圧および剰込み電流は出力１狂月・および出力市
、流とも呼ばれる。リークによりベース電流が減、少し
てエミッタ電流が飽和側１成に入ると曲ｉ？Ｉ′１ｌＣ
１，Ｃ！はＣ１１＋ Ｃ１１＋ Ｃ□、Ｃ□の如くなυ
、所要の引込み電流をＩｗとすると、書込み後のセルを
利用してのグ・ニックでは、電圧Ｖ０をＶ。１またはｖ
０！（前記の２Ｖ程度）にして゛書込み電流ＩＷ以−ヒ
の電流を流して電流吸収能、力を支障なくヂエックする
ことはできるが、このときリークによる飽和は始ま）た
ばかりであって２００ｍＡ供給に何ら変調は力えないか
らリーク検出はできない。しかもユーザが顎込み前セル
にＯｒ望データを引込もうとしてＶ、＝８Ｖにすると電
流１は一１＋０１！で示す如く制限されてしまい、所定
の■込みＬｆ１流ＩＷが得られなくて裏込み不可能とい
うことになる。
本発明はこの点を改善しようとするものである。
上述の間！■ｔ１．’（は１ｂ、流吸収能力のチェック
を低ｍ、圧で行なうということに由来するものであるか
ら、高電圧つまり書込み電圧（８ｖ）でチェックできる
ようにすればよい。これは第２図に点線で示したように
、既寵込みセル１１．２２・・・・・・に抵抗５３を直
列に接続し、第４図に示すようにその電圧電流特性が８
ｖで２００ｍＡになるようにするのが１つの方法である
。このようにすれば、リークのある場合はテスト時に８
ｖで２００ ｍＡ流すことができず、リークを簡単にチ
ェ、りできる。なお閾値電圧が書込み時に受ける電圧以
上であるリークはかかるテストでｔ、１ニブ・ニックで
きないが、とれＱ」、そのような高圧ｆよ加えないので
有っても格別支障々いことになる。
を低ｍ、圧で行なうということに由来するものであるか
ら、高電圧つまり書込み電圧（８ｖ）でチェックできる
ようにすればよい。これは第２図に点線で示したように
、既寵込みセル１１．２２・・・・・・に抵抗５３を直
列に接続し、第４図に示すようにその電圧電流特性が８
ｖで２００ｍＡになるようにするのが１つの方法である
。このようにすれば、リークのある場合はテスト時に８
ｖで２００ ｍＡ流すことができず、リークを簡単にチ
ェ、りできる。なお閾値電圧が書込み時に受ける電圧以
上であるリークはかかるテストでｔ、１ニブ・ニックで
きないが、とれＱ」、そのような高圧ｆよ加えないので
有っても格別支障々いことになる。
しかし抵抗を挿入する方法は、当然該、ＩＩ（杭をメモ
リセル部に形成し々ければならず、構造が複雑になる。
リセル部に形成し々ければならず、構造が複雑になる。
そこで本発明でｉＩ抵抗５３を挿入する代りに、未マ）
込みセルの面４−管を大にする。未１・４込みメモリセ
ル例えば１２はダイオ、ド２１固′ｆＫ：ｊ部直列にし
たもので表わされるが、大１＋１１ 、ｉ’ｌ−Ｉζル
シ、ｊ、か＼る逆ｉｉ’ｆ列ダイオードを複数ｔ＋’Ｆ
−：）し列ｆ／ｒＬ 、１．−シ＾・“ｌ、シたものと
等価であり、か＼るダイオード２１′ｒは￥１１．込み
電圧、市１流の８ Ｖ、２００ｍＡを加えても破壊され
ない（Ｅ １１耐圧は持たないから勿論電流は流れる）
。
込みセルの面４−管を大にする。未１・４込みメモリセ
ル例えば１２はダイオ、ド２１固′ｆＫ：ｊ部直列にし
たもので表わされるが、大１＋１１ 、ｉ’ｌ−Ｉζル
シ、ｊ、か＼る逆ｉｉ’ｆ列ダイオードを複数ｔ＋’Ｆ
−：）し列ｆ／ｒＬ 、１．−シ＾・“ｌ、シたものと
等価であり、か＼るダイオード２１′ｒは￥１１．込み
電圧、市１流の８ Ｖ、２００ｍＡを加えても破壊され
ない（Ｅ １１耐圧は持たないから勿論電流は流れる）
。
従って書込みＩに圧印加による″？ｔｔ流、吸収能力グ
ーエックが可能である。勿論市川は高いので前述のリー
クがあれば、これは容易に検出される。
ーエックが可能である。勿論市川は高いので前述のリー
クがあれば、これは容易に検出される。
ビット紳選択用のトランジスタは第′２図では１０゜２
０の各１個からなるが、この場合ｔよドライバ３０゜４
０の出力電流が可成り大になる。例えば１個のドライバ
が受持つビット線は１６本、トランジスタのβは１０と
すると、２０（１／ １０ Ｘ １６ ＝ ３２０ｍＡ
必要になる。これはこの種の回路としてｉｔ： 、、Ｌ
だ大きな値であり、そのため実際には担数個のトランジ
スタの糾合せ回路をＪＴｉいてドライバ出力が小で済む
ようにしている。第５図１１、その−例を示し、トラン
ジスタ１０は本例ではトランジスタ１０１％。
０の各１個からなるが、この場合ｔよドライバ３０゜４
０の出力電流が可成り大になる。例えば１個のドライバ
が受持つビット線は１６本、トランジスタのβは１０と
すると、２０（１／ １０ Ｘ １６ ＝ ３２０ｍＡ
必要になる。これはこの種の回路としてｉｔ： 、、Ｌ
だ大きな値であり、そのため実際には担数個のトランジ
スタの糾合せ回路をＪＴｉいてドライバ出力が小で済む
ようにしている。第５図１１、その−例を示し、トラン
ジスタ１０は本例ではトランジスタ１０１％。
１（ｌからなり、トランジスタ１０ａのペース■テ、流
をトランジスタ１０ｂのエミッタ止流が供給、従って結
局は電源ｖ０が供給する上りにしている。゛まだこのよ
うなトランジスタの糾合ぜ回路の一つ例えばトランジス
タ１０ｂｅｐｎｐ型とした回路でｌｅｔ、ある部分がｐ
ｎｐｎ接合を構成ｌ〜、寄生・す′イリスタ特性を示し
て発振状態になると占があるが、本回路ではそれをも抑
えて訃り、デツプイネーブル回路に初段トランジスタ１
０ｂのベース電流を供給させている。動作は、インバー
タ（本例ではナントゲート）３０の出力がＬレベルであ
るとデツプイネーブル回路からの電流はインバータ３ｏ
に流入してトランジスタｌＯｂ側へは涼れず、該トラン
ジスタはオフであるが、インバータ３０の出力がＨレベ
ルになるとチップイネーブル回路からの電流ｔ」、トラ
ンジスタ１０ｂのベースに流れ込み、該トランジスタ１
Ｏｂｌｌ″ｌｌオン、従ってそのエミッタ）ｌＩ；流が
トランジスタ１０ａのベースに流入してこれをメンとす
る。この回路は岬型領域でのみＣ４１１作し、発、４局
を起すことはない。勿論トランジスタを更に４１ゆに接
続することが考えられ、そして多段接続すればする■“
〆前述のベース回路てのリーク間ｊ！”：Ｉ ＩＩよ生
じやすくなる。
をトランジスタ１０ｂのエミッタ止流が供給、従って結
局は電源ｖ０が供給する上りにしている。゛まだこのよ
うなトランジスタの糾合ぜ回路の一つ例えばトランジス
タ１０ｂｅｐｎｐ型とした回路でｌｅｔ、ある部分がｐ
ｎｐｎ接合を構成ｌ〜、寄生・す′イリスタ特性を示し
て発振状態になると占があるが、本回路ではそれをも抑
えて訃り、デツプイネーブル回路に初段トランジスタ１
０ｂのベース電流を供給させている。動作は、インバー
タ（本例ではナントゲート）３０の出力がＬレベルであ
るとデツプイネーブル回路からの電流はインバータ３ｏ
に流入してトランジスタｌＯｂ側へは涼れず、該トラン
ジスタはオフであるが、インバータ３０の出力がＨレベ
ルになるとチップイネーブル回路からの電流ｔ」、トラ
ンジスタ１０ｂのベースに流れ込み、該トランジスタ１
Ｏｂｌｌ″ｌｌオン、従ってそのエミッタ）ｌＩ；流が
トランジスタ１０ａのベースに流入してこれをメンとす
る。この回路は岬型領域でのみＣ４１１作し、発、４局
を起すことはない。勿論トランジスタを更に４１ゆに接
続することが考えられ、そして多段接続すればする■“
〆前述のベース回路てのリーク間ｊ！”：Ｉ ＩＩよ生
じやすくなる。
以上詳細に説１明したように本発明によれげイ１込み試
験と電圧、１（を流とも正規状態で行なうことができる
ので、リークなどの存在も（＋（（実に（【へ知でき、
フィールドプログラマブル素子の出荷前テストを唄に確
実に行なうことができる。
験と電圧、１（を流とも正規状態で行なうことができる
ので、リークなどの存在も（＋（（実に（【へ知でき、
フィールドプログラマブル素子の出荷前テストを唄に確
実に行なうことができる。
第１図はＦＲＯＭの構成を示すプロ、り図、第２図七ト
そ−のテストビット部の回路構成を示す回路図、第３図
および第４図は書込み電１１−電流特性の説、四国、第
５図はビット紳選択部の共体例を示す回路図である。 図面でＣＥ Ｌ Ｌはメモリセル部、ＴＩ’ｌ、ＴＷは
テストビット、１３．．１３．はビット、ｊｐ’ａ、Ｗ
、 、 Ｗ、 、 、−曲はワード＃Ｌｘ１．ｔ２．・
・・・・・はメモリセルである。 出Ｉｉ！１′１人 富士通株式会ネ１代理人弁汗士
宵 ｐＨ稔
そ−のテストビット部の回路構成を示す回路図、第３図
および第４図は書込み電１１−電流特性の説、四国、第
５図はビット紳選択部の共体例を示す回路図である。 図面でＣＥ Ｌ Ｌはメモリセル部、ＴＩ’ｌ、ＴＷは
テストビット、１３．．１３．はビット、ｊｐ’ａ、Ｗ
、 、 Ｗ、 、 、−曲はワード＃Ｌｘ１．ｔ２．・
・・・・・はメモリセルである。 出Ｉｉ！１′１人 富士通株式会ネ１代理人弁汗士
宵 ｐＨ稔
Claims (1)
- メモリセルがビット線とワード線間を短絡しているか否
かで情報の記憶を行なうメモリセル部にテストビットを
有し、且つ該メモリセルに訪出し時よりも高ｆｆ１１．
Ｉ′ＴＥを印加して情報の書込みを打力うプログラム
可能Ｎｋ、取専用半導体記惧装ｊｆ：’／において、該
テストピットを構成するメモリセルのうち該ビット線と
該ワード線間を短絡している少なくとも１つのメモリセ
ルを他のメモリセルよりも大型にして１１１込み電圧お
よび別込み電圧を印加した状聾で試験が行なえる梯にし
たことを１ＦＳＩ′ｉ′（とするプログラム可能読出し
専用半導体制（Ａ特性。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58151291A JPS5952500A (ja) | 1983-08-19 | 1983-08-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58151291A JPS5952500A (ja) | 1983-08-19 | 1983-08-19 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53146299A Division JPS59919B2 (ja) | 1978-11-25 | 1978-11-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5952500A true JPS5952500A (ja) | 1984-03-27 |
| JPS6322400B2 JPS6322400B2 (ja) | 1988-05-11 |
Family
ID=15515467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58151291A Granted JPS5952500A (ja) | 1983-08-19 | 1983-08-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952500A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100423135C (zh) * | 2002-11-28 | 2008-10-01 | 夏普株式会社 | 非易失性半导体存储装置以及行线短路故障检测方法 |
-
1983
- 1983-08-19 JP JP58151291A patent/JPS5952500A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100423135C (zh) * | 2002-11-28 | 2008-10-01 | 夏普株式会社 | 非易失性半导体存储装置以及行线短路故障检测方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6322400B2 (ja) | 1988-05-11 |
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