JPS59919B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS59919B2 JPS59919B2 JP53146299A JP14629978A JPS59919B2 JP S59919 B2 JPS59919 B2 JP S59919B2 JP 53146299 A JP53146299 A JP 53146299A JP 14629978 A JP14629978 A JP 14629978A JP S59919 B2 JPS59919 B2 JP S59919B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- test
- voltage
- circuit
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、半導体記憶装置特にＰＲＯＭなどのフィール
ドプログラマブル素子のダミーセル回路に関する。
ドプログラマブル素子のダミーセル回路に関する。
ＲＯＭなどもそうであるがＰＲＯＭ（プログラム可能読
取専用メモリ）では書込みを行なうまでは全記憶（メモ
リ）セルがオンまたはオフの状態にあり、配線および周
辺回路の正常、異常をテストすることは殆んど不可能で
ある。
取専用メモリ）では書込みを行なうまでは全記憶（メモ
リ）セルがオンまたはオフの状態にあり、配線および周
辺回路の正常、異常をテストすることは殆んど不可能で
ある。
そこでメモリセル部にテストビット２列およびテストワ
ード２個を設け、それらにテストパターンを書込んでお
くと、殆んどすべての種類のテストを行なうことができ
、ＰＲＯＭの品質保証を非常に有効である。ところでこ
の別途提案の方法はその後の研究により回路にリークが
あり、しかもそのリークがスレッショルドを持つような
障害に対しては不都合があることが分つた。本発明はこ
の点を改善しようとするものであり、メモリセルがビッ
ト線とワード線間を短絡しているか否かで情報の記憶を
行なうメモリセル部にテストビットを有し、且つ該メモ
リセルに読出し時よりも高電圧を印加して情報の書込み
を行なうプログラム可能読取専用半導体記憶装置におい
て、該テストビットを構成するメモリセルのうち該ビッ
ト線と該ワード線間を短絡している少なくとも１つのメ
モリセルに直列抵抗を挿入して、書込み電圧および書込
み電圧を印加した状態で試験が行なえる様にしたことを
特徴とするものである。次に実施例を参照しながらこれ
を詳細に説明する。第１図に示すようにＰＲＯＭはメモ
リセル部ＣＥＬＬを持ち、該セル部のワードラインをＸ
アドレスインバータＡＤＤおよびデコーダドライバＤ／
Ｄで選択し、またビットラインをＹアドレスインバータ
ＡＤＤ）マルチプレクサＭＰＸで選択し、読取つたワー
ドラインの各ビットの１、０情報を出力回路ＯＵＴから
出力する。
ード２個を設け、それらにテストパターンを書込んでお
くと、殆んどすべての種類のテストを行なうことができ
、ＰＲＯＭの品質保証を非常に有効である。ところでこ
の別途提案の方法はその後の研究により回路にリークが
あり、しかもそのリークがスレッショルドを持つような
障害に対しては不都合があることが分つた。本発明はこ
の点を改善しようとするものであり、メモリセルがビッ
ト線とワード線間を短絡しているか否かで情報の記憶を
行なうメモリセル部にテストビットを有し、且つ該メモ
リセルに読出し時よりも高電圧を印加して情報の書込み
を行なうプログラム可能読取専用半導体記憶装置におい
て、該テストビットを構成するメモリセルのうち該ビッ
ト線と該ワード線間を短絡している少なくとも１つのメ
モリセルに直列抵抗を挿入して、書込み電圧および書込
み電圧を印加した状態で試験が行なえる様にしたことを
特徴とするものである。次に実施例を参照しながらこれ
を詳細に説明する。第１図に示すようにＰＲＯＭはメモ
リセル部ＣＥＬＬを持ち、該セル部のワードラインをＸ
アドレスインバータＡＤＤおよびデコーダドライバＤ／
Ｄで選択し、またビットラインをＹアドレスインバータ
ＡＤＤ）マルチプレクサＭＰＸで選択し、読取つたワー
ドラインの各ビットの１、０情報を出力回路ＯＵＴから
出力する。
ＰＲＧは書込み時に用いるプログラミング回路である。
このメモリセル部ＣＥＬＬに２列のテストビツトＴＢ，
，ＴＢ２、２つのテストワードＴＷ，，ＴＷ２を設け（
テストワードも、１ワード分すべてがテストビツトのも
のというだけで、各メモリセルがテストビツトを構成す
る点では相違はないから、こ＼では特に区別する必要が
ない場合はテストワードもテストビツトと呼ぶ）、これ
らにテストパターンを書込んでおくと、出力電圧のＨ，
ＬレベルＶＯＨ，ＶＯＬｌ書込んだあとの出力リーク電
流１。ＬＫ，Ｈレベルでの短絡電流１。ｓなどの直流特
性、および出力状態がＨ，Ｌ，Ｚ（Ｚはハイインピーダ
ンスの略、この種の出力回路はオフバツフア付となつて
おり、出力はＨ，Ｌ，Ｚの３ステートをとる）相互切換
所要時間ＴＰＨＬ！ＴＰＬＨＶｔＰＨＺ・ＴＰＬＺ９ｔ
ＰＺＨｔｔＰＺＬ（ＴＰはプロパゲーシヨンタイム、Ｈ
Ｌ，ＬＨ等はＨからＬ，ＬからＨ等の切換えを示す）な
どの交流特性を始めとしてワードデコーダドライバの書
込み電流吸収能力まで試験することができる。この書込
み電流の吸収能力等は次のようにして試験する。
このメモリセル部ＣＥＬＬに２列のテストビツトＴＢ，
，ＴＢ２、２つのテストワードＴＷ，，ＴＷ２を設け（
テストワードも、１ワード分すべてがテストビツトのも
のというだけで、各メモリセルがテストビツトを構成す
る点では相違はないから、こ＼では特に区別する必要が
ない場合はテストワードもテストビツトと呼ぶ）、これ
らにテストパターンを書込んでおくと、出力電圧のＨ，
ＬレベルＶＯＨ，ＶＯＬｌ書込んだあとの出力リーク電
流１。ＬＫ，Ｈレベルでの短絡電流１。ｓなどの直流特
性、および出力状態がＨ，Ｌ，Ｚ（Ｚはハイインピーダ
ンスの略、この種の出力回路はオフバツフア付となつて
おり、出力はＨ，Ｌ，Ｚの３ステートをとる）相互切換
所要時間ＴＰＨＬ！ＴＰＬＨＶｔＰＨＺ・ＴＰＬＺ９ｔ
ＰＺＨｔｔＰＺＬ（ＴＰはプロパゲーシヨンタイム、Ｈ
Ｌ，ＬＨ等はＨからＬ，ＬからＨ等の切換えを示す）な
どの交流特性を始めとしてワードデコーダドライバの書
込み電流吸収能力まで試験することができる。この書込
み電流の吸収能力等は次のようにして試験する。
即ち第２図でＢｌ，Ｂ２・・・・・・はビツト線、Ｗ，
，Ｗ２・・・・・・はワード線、１１，２１，３１・・
・・・・１２，２２，３２・・・・・・はテストビツト
ＴＢｌ，ＴＢ２に相当するメモリセル、１０，２０・・
・・・・はマルチプレクサＭＰＸに相当するビツト線Ｂ
ｌ，Ｂ２・・・・・・選択用のトランジスタ、Ｄｌ，Ｄ
２・・・・・・はワード線選択用のＸデコーダドライバ
、３０，４０はＹアドレスインバータＡＤＤ相当のイン
バータである。メモリセルは本例ではＮｐｎトランジス
タからなり、書込みはビツト線からワード線へ大電流を
流してエミツタベース間接合を短絡（破壊）して行なう
。エミツタベース間接合を短絡（破壊）するとトランジ
スタは単なるダイオードとなり、従つて第２図では書込
み済みのメモリセルはダイオードで示す。従つてこのＰ
ＲＯＭのテストビツトＴＢｌは１０１０・・・・・・と
書込まれ、ＴＢ２はその逆の０１０１・・・・・・と書
込まれている。このようにすればナンドゲートからなる
デコーダドライバＤｌ，Ｄ２・・・・・・の出力を順次
Ｌレベルにしてワード線Ｗ，，Ｗ２・・・・・・を選択
し、ビツト線Ｂ，からメモリセル１１，２１，３１・・
・・・・を通つてワード線Ｗ，，Ｗ２，Ｗ３・・・・・
・へ流れる電流を調べてこれが１０１０・・・・・・と
なることによりＸアドレス選択系の正常を知ることがで
き、またビツト線Ｂ１またはＢ２からワード線Ｗｌ，Ｗ
２・・・・・・へ書込み電流相当の大電流を流してみて
（この電流はＬレベル出力状態にあるデコーダドライバ
Ｄｌ，Ｄ２・・・・・・の出力端に流入する）該ドライ
バの電流吸収能力をチエツクすることができる。しかし
このテストでは既書込みセルを通して２００ｍＡ程度の
書込み電流を流してみるので電圧は低くてよい。数値例
を挙げると例えばワード線Ｗ，の電位は選択状態で１Ｖ
とすると、ビツト線Ｂ１の電位を２Ｖにすれば、既書込
みメモリセル１１を通してドライバＤ１へ２００ｍＡの
電流を流すことができる。これに対して未書込みセルの
書込みを行なうにはビツト線電位を８程度に上げる必要
があり、このようにすればエミツタベース間耐圧は７Ｖ
程度であるから該耐圧が破れて２００ｍＡ程度のエミツ
タ電流が流れ、これを適当時間続けることによりエミツ
タベース間接合が破壊されてシヨートし書込み状態とな
る。ところでビツト線電位を上げるということは電源電
圧Ｖ。を大にすることであり、当然ベース電位も上げな
ければならない。つまりトランジスタ１０，２０・・・
・・・のコレタタ、ベース、エミツタ各回路系はすべて
高圧を受けることになる。そこでもしこれらの回路系特
にベース回路系にリークがあると、ベース電流が充分供
給されず、トランジスタ１０，２０・・・・・・は飽和
領域に入つてしまう。このリークが例えば抵抗５２で示
すようにリニアなものであるとビツト線Ｂ２の電位を２
Ｖにして既書込みセル２２を通してドライバＤ２の電流
吸収能力を調べる際にもベース電流が該抵抗を通つて分
流し、ベース電流不足、エミツタ電流（書込み電流）不
足が感知されることが有り得るが、ゼナーダイオード５
１で示すようにリークが閾値を持ち或る電位までは全く
生じないものであると、既書込みセルを利用しての低電
圧によるドライバ電流吸収能カチエツクでは該リークは
全然感知されないことになる。第３図はこれを説明する
図で、０，Ｉ０は出力電圧、電流、Ｃ１は書込み前のセ
ルのＣ２は書込み後のセルの各Ｖ。−１０特性である。
なおこの書込みは出力回路０ＵＴ（第１図）側から行な
うので、書込み電圧および書込み電流は出力電圧および
出力電流とも呼ばれる。リークによりベース電流が減少
してエミツタ電流が飽和領域に入ると曲線Ｃ，，Ｃ２は
Ｃｌ，，Ｃｌ２，Ｃ２ｌ，Ｃ２２の如くなり、所要の書
込み電流をＩｗとすると、書込み後のセルを利用しての
チエツクでは、電圧。をＶ。ｌまたは。２（前記の２Ｖ
程度）にして書込み電流Ｗ以上の電流を流して電流吸収
能力を支障なくチエツクすることはできるが、このとき
リークによる飽和は始まつたばかりであつて２００ｍＡ
供給に何ら変調は与えないからりーク検出はできない。
，Ｗ２・・・・・・はワード線、１１，２１，３１・・
・・・・１２，２２，３２・・・・・・はテストビツト
ＴＢｌ，ＴＢ２に相当するメモリセル、１０，２０・・
・・・・はマルチプレクサＭＰＸに相当するビツト線Ｂ
ｌ，Ｂ２・・・・・・選択用のトランジスタ、Ｄｌ，Ｄ
２・・・・・・はワード線選択用のＸデコーダドライバ
、３０，４０はＹアドレスインバータＡＤＤ相当のイン
バータである。メモリセルは本例ではＮｐｎトランジス
タからなり、書込みはビツト線からワード線へ大電流を
流してエミツタベース間接合を短絡（破壊）して行なう
。エミツタベース間接合を短絡（破壊）するとトランジ
スタは単なるダイオードとなり、従つて第２図では書込
み済みのメモリセルはダイオードで示す。従つてこのＰ
ＲＯＭのテストビツトＴＢｌは１０１０・・・・・・と
書込まれ、ＴＢ２はその逆の０１０１・・・・・・と書
込まれている。このようにすればナンドゲートからなる
デコーダドライバＤｌ，Ｄ２・・・・・・の出力を順次
Ｌレベルにしてワード線Ｗ，，Ｗ２・・・・・・を選択
し、ビツト線Ｂ，からメモリセル１１，２１，３１・・
・・・・を通つてワード線Ｗ，，Ｗ２，Ｗ３・・・・・
・へ流れる電流を調べてこれが１０１０・・・・・・と
なることによりＸアドレス選択系の正常を知ることがで
き、またビツト線Ｂ１またはＢ２からワード線Ｗｌ，Ｗ
２・・・・・・へ書込み電流相当の大電流を流してみて
（この電流はＬレベル出力状態にあるデコーダドライバ
Ｄｌ，Ｄ２・・・・・・の出力端に流入する）該ドライ
バの電流吸収能力をチエツクすることができる。しかし
このテストでは既書込みセルを通して２００ｍＡ程度の
書込み電流を流してみるので電圧は低くてよい。数値例
を挙げると例えばワード線Ｗ，の電位は選択状態で１Ｖ
とすると、ビツト線Ｂ１の電位を２Ｖにすれば、既書込
みメモリセル１１を通してドライバＤ１へ２００ｍＡの
電流を流すことができる。これに対して未書込みセルの
書込みを行なうにはビツト線電位を８程度に上げる必要
があり、このようにすればエミツタベース間耐圧は７Ｖ
程度であるから該耐圧が破れて２００ｍＡ程度のエミツ
タ電流が流れ、これを適当時間続けることによりエミツ
タベース間接合が破壊されてシヨートし書込み状態とな
る。ところでビツト線電位を上げるということは電源電
圧Ｖ。を大にすることであり、当然ベース電位も上げな
ければならない。つまりトランジスタ１０，２０・・・
・・・のコレタタ、ベース、エミツタ各回路系はすべて
高圧を受けることになる。そこでもしこれらの回路系特
にベース回路系にリークがあると、ベース電流が充分供
給されず、トランジスタ１０，２０・・・・・・は飽和
領域に入つてしまう。このリークが例えば抵抗５２で示
すようにリニアなものであるとビツト線Ｂ２の電位を２
Ｖにして既書込みセル２２を通してドライバＤ２の電流
吸収能力を調べる際にもベース電流が該抵抗を通つて分
流し、ベース電流不足、エミツタ電流（書込み電流）不
足が感知されることが有り得るが、ゼナーダイオード５
１で示すようにリークが閾値を持ち或る電位までは全く
生じないものであると、既書込みセルを利用しての低電
圧によるドライバ電流吸収能カチエツクでは該リークは
全然感知されないことになる。第３図はこれを説明する
図で、０，Ｉ０は出力電圧、電流、Ｃ１は書込み前のセ
ルのＣ２は書込み後のセルの各Ｖ。−１０特性である。
なおこの書込みは出力回路０ＵＴ（第１図）側から行な
うので、書込み電圧および書込み電流は出力電圧および
出力電流とも呼ばれる。リークによりベース電流が減少
してエミツタ電流が飽和領域に入ると曲線Ｃ，，Ｃ２は
Ｃｌ，，Ｃｌ２，Ｃ２ｌ，Ｃ２２の如くなり、所要の書
込み電流をＩｗとすると、書込み後のセルを利用しての
チエツクでは、電圧。をＶ。ｌまたは。２（前記の２Ｖ
程度）にして書込み電流Ｗ以上の電流を流して電流吸収
能力を支障なくチエツクすることはできるが、このとき
リークによる飽和は始まつたばかりであつて２００ｍＡ
供給に何ら変調は与えないからりーク検出はできない。
しかもユーザが書込み前セルに所望データを書込もうと
してＶ。−８Ｖにすると電流はＣｌｌ，Ｃｌ２で示す如
く制限されてしまい、所定の書込み電流１ｗが得られな
くて書込み不可能ということになる。本発明はこの点を
改善しようとするものである。
してＶ。−８Ｖにすると電流はＣｌｌ，Ｃｌ２で示す如
く制限されてしまい、所定の書込み電流１ｗが得られな
くて書込み不可能ということになる。本発明はこの点を
改善しようとするものである。
上述の問題は電流吸収能力のチエツクを低電圧で行なう
ということに由来するものであるから、高電圧つまり書
込み電圧（８Ｖ）でチエツクできるようにすればよい。
そこで本発明では既書込みセル１１，２２・・・・・・
に点線で示すように抵抗５３を直列に接続し、第４図に
示すようにその電圧電流特性が８Ｖで２００ｍＡになる
ようにする。このようにすれば、リークのある場合はテ
スト時に８Ｖで２００ｍＡ流すことができず、リークを
簡単にチエツクできる。なお閾値電圧が書込み時に受け
る電圧以上であるリークはか＼るテストではチエツクで
きないが、これはそのような高圧は加えないので有つて
も格別支障ないことになる。第５図は抵抗５３を挿入す
る具体例を示す。半導体基板６０をコレクタ領域６１（
これはワード線ともなる）およびアイソレーシヨン領域
６２とし、コレクタ領域にベース領域６３、その中に工
ミツタ領域６４を形成してメモリセル１１，１２・・・
・・・を作る。既書込みセルの場合はエミツタベース接
合は短絡（破壊）されている（また最初からベースのみ
でエミツタは作らない）ので図面ではエミツタベース接
合を点線で示す。また本来ならビツト線はＢ２で示す如
くメモリセル上に配設し、窓６５によりエミツタ領域６
４と直接接続するが、抵抗５３を挿入するためビツト線
はＢ，の如くメモリセルからずらし、エミツタ（この場
合はベース）６４上には１ワード線間隔より若干長い程
度の配線６６を設け、これを抵抗５３とする。配線６６
としてはニクロムなどの抵抗材料を用いてもよい。この
配線６６とビツト線Ｂ１とは次のワード線位置で配線６
７により接続する。従つて基板６０の１ワード分のスペ
ースはこの接続のために使用し、・メモリセル用には使
わないことになる。勿論これは一例に過ぎず、抵抗５３
としては拡散抵抗を用いてもよく（例えば６６は単なる
配線とし、６７の部分の半導体層を抵抗として用いる）
、その他種々の変形が考えられる。例えば、メモリセル
１１のエミツタ領域６４とビツト線Ｂ１とを直接ニクロ
ムなどの抵抗材料で接続してもよい。ビツト線選択用の
トランジスタは第２図では１０，２０の各１個からなる
が、この場合はドライバ３０，４０の出力電流が可成り
大になる。例えば１個のドライバが受持つビツト線は１
６本、トランジスタのβは１０とすると、２００／１０
×１６−３２０ｍＡ必要になる。これはこの種の回路と
しては甚だ大きな値であり、そのため実際には複数個の
トランジスタの組合せ回路を用いてドライバ出力が小で
済むようにしている。第６図はその一例を示し、トラン
ジスタ１０は本例ではトランジスタ１０ａ，１０ｂから
なり、トランジスタ１０ａのベース電流をトランジスタ
１０ｂのエミツタ電流が供給、従つて結局は電源Ｖ。が
供給するようにしている。またこのようなトランジスタ
の組合せ回路の一つ例えばトランジスタ１０ｂをＰｎｐ
型とした回路ではある部分がＰｎｐｎ接合を構成し、寄
生サイリスタ特性を示して発振状態になることがあるが
、本回路ではそれをも抑えており、チツプイネーブル回
路に初段トランジスタ１０ｂのベース電流を供給させて
いる。動作は、インバータ（本例ではナンドゲート）３
０の出力がＬレベルであるとチツプイネーブル回路から
の電流はインバータ３０に流入してトランジスタ１０ｂ
側へは流れず、該トランジスタはオフであるが、インバ
ータ３０の出力がＨレベルになるとチツプイネーブル回
路からの電流はトランジスタ１０ｂのベースに流れ込み
、該トランジスタ１０ｂはオン、従つてそのエミツタ電
流がトランジスタ１０ａのベースに流入してこれをオン
とする。この回路は線型領域でのみ動作し、発振を起す
ことはない。勿論トランジスタを更に多段に接続するこ
とが考えられ、そして多段接続すればする程前述のベー
ス回路でのリーク問題は生じやすくなる。以上詳細に説
明したように本発明によれば書込み試験と電圧、電流と
も正規状態で行なうことができるので、リークなどの存
在も確実に検知でき、フイールドプログラマブル素子の
出荷前テストを更に確実に行なうことができる。
ということに由来するものであるから、高電圧つまり書
込み電圧（８Ｖ）でチエツクできるようにすればよい。
そこで本発明では既書込みセル１１，２２・・・・・・
に点線で示すように抵抗５３を直列に接続し、第４図に
示すようにその電圧電流特性が８Ｖで２００ｍＡになる
ようにする。このようにすれば、リークのある場合はテ
スト時に８Ｖで２００ｍＡ流すことができず、リークを
簡単にチエツクできる。なお閾値電圧が書込み時に受け
る電圧以上であるリークはか＼るテストではチエツクで
きないが、これはそのような高圧は加えないので有つて
も格別支障ないことになる。第５図は抵抗５３を挿入す
る具体例を示す。半導体基板６０をコレクタ領域６１（
これはワード線ともなる）およびアイソレーシヨン領域
６２とし、コレクタ領域にベース領域６３、その中に工
ミツタ領域６４を形成してメモリセル１１，１２・・・
・・・を作る。既書込みセルの場合はエミツタベース接
合は短絡（破壊）されている（また最初からベースのみ
でエミツタは作らない）ので図面ではエミツタベース接
合を点線で示す。また本来ならビツト線はＢ２で示す如
くメモリセル上に配設し、窓６５によりエミツタ領域６
４と直接接続するが、抵抗５３を挿入するためビツト線
はＢ，の如くメモリセルからずらし、エミツタ（この場
合はベース）６４上には１ワード線間隔より若干長い程
度の配線６６を設け、これを抵抗５３とする。配線６６
としてはニクロムなどの抵抗材料を用いてもよい。この
配線６６とビツト線Ｂ１とは次のワード線位置で配線６
７により接続する。従つて基板６０の１ワード分のスペ
ースはこの接続のために使用し、・メモリセル用には使
わないことになる。勿論これは一例に過ぎず、抵抗５３
としては拡散抵抗を用いてもよく（例えば６６は単なる
配線とし、６７の部分の半導体層を抵抗として用いる）
、その他種々の変形が考えられる。例えば、メモリセル
１１のエミツタ領域６４とビツト線Ｂ１とを直接ニクロ
ムなどの抵抗材料で接続してもよい。ビツト線選択用の
トランジスタは第２図では１０，２０の各１個からなる
が、この場合はドライバ３０，４０の出力電流が可成り
大になる。例えば１個のドライバが受持つビツト線は１
６本、トランジスタのβは１０とすると、２００／１０
×１６−３２０ｍＡ必要になる。これはこの種の回路と
しては甚だ大きな値であり、そのため実際には複数個の
トランジスタの組合せ回路を用いてドライバ出力が小で
済むようにしている。第６図はその一例を示し、トラン
ジスタ１０は本例ではトランジスタ１０ａ，１０ｂから
なり、トランジスタ１０ａのベース電流をトランジスタ
１０ｂのエミツタ電流が供給、従つて結局は電源Ｖ。が
供給するようにしている。またこのようなトランジスタ
の組合せ回路の一つ例えばトランジスタ１０ｂをＰｎｐ
型とした回路ではある部分がＰｎｐｎ接合を構成し、寄
生サイリスタ特性を示して発振状態になることがあるが
、本回路ではそれをも抑えており、チツプイネーブル回
路に初段トランジスタ１０ｂのベース電流を供給させて
いる。動作は、インバータ（本例ではナンドゲート）３
０の出力がＬレベルであるとチツプイネーブル回路から
の電流はインバータ３０に流入してトランジスタ１０ｂ
側へは流れず、該トランジスタはオフであるが、インバ
ータ３０の出力がＨレベルになるとチツプイネーブル回
路からの電流はトランジスタ１０ｂのベースに流れ込み
、該トランジスタ１０ｂはオン、従つてそのエミツタ電
流がトランジスタ１０ａのベースに流入してこれをオン
とする。この回路は線型領域でのみ動作し、発振を起す
ことはない。勿論トランジスタを更に多段に接続するこ
とが考えられ、そして多段接続すればする程前述のベー
ス回路でのリーク問題は生じやすくなる。以上詳細に説
明したように本発明によれば書込み試験と電圧、電流と
も正規状態で行なうことができるので、リークなどの存
在も確実に検知でき、フイールドプログラマブル素子の
出荷前テストを更に確実に行なうことができる。
第１図はＰＲＯＭの構成を示すプロツク図、第２図はそ
のテストビツト部の回路構成を示す回路図、第３図およ
び第４図は書込み電圧電流特性の説明くｊ１第５図は直
列抵抗の構成例を示す概略平面図、Ｔ６図はビツト線選
択部の具体例を示す回路図で５る。 図面でＣＥＬＬはメモリセル部、ＴＢ，ＴＷはテくトビ
ツト、５３は直列抵抗である。
のテストビツト部の回路構成を示す回路図、第３図およ
び第４図は書込み電圧電流特性の説明くｊ１第５図は直
列抵抗の構成例を示す概略平面図、Ｔ６図はビツト線選
択部の具体例を示す回路図で５る。 図面でＣＥＬＬはメモリセル部、ＴＢ，ＴＷはテくトビ
ツト、５３は直列抵抗である。
Claims (1)
- １ メモリセルがビット線とワード線間を短絡している
か否かで情報の記憶を行なうメモリセル部にテストビッ
トを有し、且つ該メモリセルに読出し時よりも高電圧を
印加して情報の書込みを行なうプログラム可能読取専用
半導体記憶装置において、該テストビットを構成するメ
モリセルのうち該ビット線と該ワード線間を短絡してい
る少なくとも１つのメモリセルに直列抵抗を挿入して、
書込み電圧および書込み電圧を印加した状態で試験が行
なえる様にしたことを特徴とするプログラム可能読出し
専用半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53146299A JPS59919B2 (ja) | 1978-11-27 | 1978-11-27 | 半導体記憶装置 |
| DE7979302622T DE2966682D1 (en) | 1978-11-25 | 1979-11-19 | Programmable memory device provided with test means |
| EP79302622A EP0011974B1 (en) | 1978-11-25 | 1979-11-19 | Programmable memory device provided with test means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53146299A JPS59919B2 (ja) | 1978-11-27 | 1978-11-27 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58151291A Division JPS5952500A (ja) | 1983-08-19 | 1983-08-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5587386A JPS5587386A (en) | 1980-07-02 |
| JPS59919B2 true JPS59919B2 (ja) | 1984-01-09 |
Family
ID=15404530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53146299A Expired JPS59919B2 (ja) | 1978-11-25 | 1978-11-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59919B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57191900A (en) * | 1981-05-22 | 1982-11-25 | Hitachi Ltd | Method for junction destructive prom test |
| JPS6095800A (ja) * | 1983-10-31 | 1985-05-29 | Nec Corp | プログラマブル読み出し専用メモリ |
| JPS61187200A (ja) * | 1985-02-14 | 1986-08-20 | Nec Corp | プログラマブル・リ−ド・オンリ−・メモリ |
| JPH0731920B2 (ja) * | 1986-09-09 | 1995-04-10 | 日本電気株式会社 | プログラマブル素子の測定法 |
-
1978
- 1978-11-27 JP JP53146299A patent/JPS59919B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5587386A (en) | 1980-07-02 |
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