JPS58143499A - 集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は集積回路に関し、特にプログラム可能な読出し
専用メモリとそれの書込み回路の試験用り（以下Ｐ−Ｒ
ＯＭという）が多く用いらｎるようニナった。ｌ’−Ｒ
，ＯＭＦｉ電気的書込みによってプログラムが可能であ
るので特に多用さｎでいる。

第１図は従来のＰ−Ｒ，ＵＭの一例のブロック図でろる
。

図に示すように、Ｐ−Ｒ（ＪＭはアドレス回路Ａｔ）Ｌ
）。

デコーダ及びドライバＤＬ）−固定記憶素子ＭＣｔチッ
プイネーブル回路ＣＢ−出力回路（ＪＣ，書込回路ＦＢ
などからなり、こｎらはメーカーが製作出荷しユーザー
側に渡ってからユーザーにより書込まｎる。従ってメー
カー側では実際に書込むことがでＡず、Ｐ−４０Ｍとし
ては非常に重要である所望通りの書込みが正しく行える
か否かの試験は不十分なものとなる。この所望通りの誓
込みが正しく行なえるか否かの試験つまｖ４Ｉ込み電流
を吸収する能力をドライバが持つか否かの試験は、従来
、）’４（ＪＭでは第２図に示す様な構成にて行なわｎ
ている。つ′！リドライバにダミーセルＤＣ。

そして）’Ｎ）’Ｎ回路１（ｌ接続し、試験端子Ｔより
書込み電流と同等な電ｆｉｔ−印加することによりその
電流がｉ’Ｎ　）’Ｎ回路１０とダミーセル１）Ｃ１−
通しドライバにｆｌｎ込む。その時の試験端子Ｔの電位
を試験することによりドライバが書込ｌｔ流を吸収する
能力を持つか否かの試暎が行え為ことになる。通常、）
’−Ｒ（ＪＭでは端子数節約の為、試験端子Ｔは入力と
共用されている。（例えばチップイネーブル端子と）そ
してＰＮＰＮ回路１０はチップ面積を大きくしないよう
に第３図の様な簡素な回路が用１られていゐ、すなわち
ＰＮＰトランジスタＱ１とＮＰＮ）？ンジスタＱｓとで
構成さ−Ｂ、ｌ、ＰＰ４ＰＮ素子と上記ＮＰＮ）ツンジ
スタＱ鵞を初段とするＮＰＮダーリントントランジスタ
Ｑｓ及び入力電位がある電位を越えた時自動的にＰＮＰ
Ｎ回路をオンさせる為にＰＮＰトランジスタＱｔのベー
ス・コレクタ間に挿入されたツェナーダイオードｌ）、
　Ｋよって構成される。この）’Ｎ）’Ｎ回路１０は入
力電位（ＰＮＰ）ランジスタ（Ｊｌのエミッタ側の電位
）が上昇すると）”ＮＰ　）ランジスタＱ１のベース電
位も上昇しツェナーダイオードＬ）１のツェナー電位を
越える電位になった時ツェナーダイオードＤＩがブレー
クダウンし、Ｎ）’ＮトランジスタＱ１のベースに電流
を流しうる状態となりＮ）’Ｎ）ランジスタＱ、がオン
し）’ＮＰＮＮ略１０はオンする。ただしツェナー電圧
は通常７Ｖ以上なので７Ｖ以下の電位が入力ＴＩＮに印
加さｎてもＰＮ）’Ｎ回路ｔｏはオンしないはずである
。しかし、急峻な立上り（数ｎｓ）のノイズが試験端子
１゛に印加されるとＰＮＰ）ランジスタＱｌのベースは
入力電位とほぼ同程度まで上昇しこの時の過渡電ｆｌｉ
ｔ　がＰＮＰトランジスタＱ、の工Ｓ　ツタからベース
へｆｔｒ′Ｌる。１ｔはツェナーダイオードの接合容量
やＮ）’Ｎ）ランジスタのＢｅ容量を通してＲ，にｌ亀
Ｎ）’Ｎ）ランジスタＱ１をオンさせる事が出来る。又
過渡電流１１はＰＮＰトランジスタＱ１０ベース電流と
もなってＰＮＰトランジスタＱ１のｈｆｅ倍の電流がコ
レクタ電流として＋５１！ｎ八ＰＮトランジスタＱ嘗を
オンさせる。

この２つの効果によ？１１Ｆ込み回路ＰＢの特性、を試
験することを目的に設置さｎたＰへＰＮ回路１０では急
峻なノイズが試験端子Ｔに印加さｎるとＰＮｆ’Ｎ回路
ｌＯがオンし、電流がダミーセルＩＪＣを通しドライバ
にＲｎ込み誤動作を起こす恐れがあるという欠点があっ
た。

本発明は上記欠点を除去し、耐雑音特性を改善した続出
し専用書込み回路検査用）’Ｎ）’Ｎ回路を含む果−回
路ｔ−提供するものである。

本発明の集積回路は、賽込み電流を流すことによって半
永久的に書込可能な固定記憶素子と、咳固定記憶素子に
書込み電流を選択的に流し込むための書込み回路と、複
数のアドレス入力端子で前記固定記憶素子上選択するた
めのアドレス回路及びデコーダ回路と、前記記憶素子の
情報を出力するための出力回路と、複数のチップイネー
ブル端子で前記出力回路を選択また社非選択にならしめ
るチ、ブイネーブル回路と、）’ＮＰ）ランジスタと＃
ＰＮＰ）９ンジスタのベースにコレクタが接続し該ＰＮ
）’）ランジスタのコレクタにベースが接続するＮＰＮ
）？ンジスタとを含んで構成され前記書込み回路の特性
を試験するＰＮＰＮ１ｇｌ路と。

前記ＰＮＰＮ回路の前記Ｎ）’Ｎ　）ランジスタのベー
スに接続する制御回路とを含んで構成さｎる。

上記制御回路は複数のアドレス端子又は複数のチップイ
ネーブル端子にて制御さｔ′Ｌ、！１゜次に本発明の実
施例にりいて図面を用いて説明する。

第４図は本発明の＝実施例のブロック図である。

仁の実権例は、書込み電ａｔ−流すことによって半永久
的に書込可能な固定記憶素子Ｍｅと、この固定記憶端子
ＭＣに沓込み電ｆｌを選択的に流し込むための畜込み回
路Ｐ　Ｂと、複数のアドレス入力端子で固定記憶素子Ｍ
ｅを選択するためのアドレス回路Ａｔ）Ｌ）及びデコー
ダ回路１）Ｌ）と、固定記憶素子Ｍｅの情報を出力する
ための出力回路ＯＣと、複数のチップイネーブル端子で
出力回路ＵＣを選択ま友は非選択状態にならしめるチッ
プイネーブル回路ＵＥと、）’Ｎ）’トランジスタＱ！
とこのＰＮＰトランジスタＱ１０ベースにコレクタが接
続し）’Ｎ）’トランジスタＱ１のコレクタにベースが
接続するＮ）’Ｎ）ランジスタＱ！と金含んで構成さｎ
前記書込み回路ＰＨの特性を試験するＰＮＰＮ回路１０
と、ＰＮ）’Ｎ回路ｌＯのＩｌ’Ｎ　）ランジスタＱ嘗
のベースに＃続する制御回路１１とを含んで構成さｎる
。

次にこの実施例の動作について説明する。

督込み回路ＰＨの性状の試験時には制御回路１１を不活
性化させ、前述した様に試験端子Ｔに書込み電流と同様
な゛電流を印加すると）’Ｎ）’Ｎ回路１０とダミーセ
ルＬ）Ｃを通じてＩＩＥ流がドライバにｆｌｆｅｎ込む
。

その時の試験端子Ｔの電位を試験すｎば書込み回路ＰＢ
（Ｑ特性の試験はできゐ。そして、試験時以外では制御
回路１１によｊ）ＰＮＰ）ランジスタＱｔのコレクタを
は埋接地レベルとすることくより試験端子Ｔに急峻なノ
イズが印加さｎても過渡電流Ｉｔ　はＰＮＰ）ランジス
タＱ１のエミ、りからベースとしてツェナーダイオード
ＤＩを通じ制御回路１１にｆｌＬｎ込み、抵抗Ｒ，に流
ｎることはなくその結果ＮＰＮ）ランジスタＱｍはオン
することがなくなる。つｔす）’Ｎｉ’Ｎ回路１０はオ
ンすることができなくなる。

書込み回路ＰＢ（Ｑ％性の試験時には制御回路１１の入
力端子ＴＩＮにツェナーダイオードＤ、がブレークダウ
ンする以上の電位（例えばｌ０Ｖ）を加えることによ＃
）ＮＰＮ）ランジスタＱ＠はオンし。

ＮＰＮ）ランジスタＱ４−Ｑ−はオフする。５のことは
）’ＮＰＮ回路１０にとっては制御回路１１は無関係に
なり、）’ＮＰＮ回路１０に接続する試験端子Ｔに書込
み電流とほぼ同等な電ｆｌＬを印加すると）’ＮＰＮ回
路１０とダン−セルＤＣを通しドライバにｆｉｎ込み、
所望の書込み回路ｐＨの特性の試＊を行なうことができ
る。そして書込み回路ＰＨの性状の試験時以外、つまり
メーカーの他の交Ｒ，、直流等の試験時およびユーザー
側での使用時に制御回路１１の入力端子”ＩＮに論理＠
１″ｇ１０”の全電圧域（通常−０，５ｖ〜＋５．５Ｖ
）が印加さｎてもＮ）’Ｉ’ｌｌランジスタＱ−はオフ
、Ｎ）’ＮトランジスタＱ４１１−１！Ｉはオンし続け
る。その時。

ＰへＰＮ回路ｌＯに接続している試験端子Ｔに急峻な立
上りのノイズが印加さｎても過渡′電流はＰＮＰトラン
ジスタＱ１のエミッタからベース、そしてツェナーダイ
オードＬ）ｌ　を通しＮ）’Ｎ）ランジスタＱ４に流ｎ
込み、書込み回路ＰＨ，の特性を試験することを目的に
設電さｎた）’Ｎ）’Ｎ回路１０はオンすることはない
。

以上詳細に説明したように、本発明によｎば。

固定記憶素子への書込みを行う書込み回路の特性を試−
するために譚けた）’ＮＰＮ回路に急峻な立上りノイズ
が入って来てもオンすることのないＰＮＰＮｌ路とプロ
グラマブル読出し専用メモリとを含んだ集積回路が得ら
ｎるのでその効果は大きい。

【図面の簡単な説明】

第１図は従来のＰ−ＲＯＭの一例のブロック図。 第２図は書込み回路の試験回路を付加したｌ’−ＲＯＭ
のブロック図、第３図に示すＰＮ）’Ｎ回路の詳細回路
の一例の回路図、第４図は本発明の一実施例のブロック
図である。 １０・・・・・・）’Ｎ）’Ｎ回路、１１・・・・・・
制御回路、ＡＨ〜Ａｎ・・・・・・アドレス端子、Ｄｌ
、ｌ）、・・・・・・ツェナーダイオード、０１〜ｔ’
ｍ−−−−−−出力端子％　Ｑｔ・・・・・・ＰＮＰト
ランジスタ、Ｑｓ−Ｑ・・・・・・・へＰＮトランジス
タａ　ｋＬｌ　１　”！・・・・・・抵抗、Ｔ・・・・
・・試験・１子％　ＴＩＮ・・・・・・入力端子、　Ａ
ｔ）ｌ）・・・・・・アドレス回路、ＣＥ・・・・・・
チップイネーブル回ｊｌ　＊　Ｃ”　１〜ＣＥｊ　　・
・用チップイネーブル端子、ＤＣ・・・・・・ダン−セ
ル、　Ｌ）ＩＪ・・・・・・デコーダ及びドライバー、
ＭＣ・・・・・・固定記憶第１閉 Ｔ ｃＥ　　　　第２閉 ｆ ＷＬ

Claims (1)

【特許請求の範囲】
1. １．４Ｆ込み電ｆｉｔ−流すことによって半永久的に書
   込可能な固定記憶素子と、該固定記憶素子に書込みシ流
   を選択的に流し込むための書込み回路と、複数のアドレ
   ス入力端子で前記固定記憶素子を選択するためのアドレ
   ス回路及びデコーダ回路と、前記固定記憶素子の情報を
   出力するための出力回路と、複数のチップイネーブル端
   子で前記出力回路を選択または非選択状棟にならしめる
   チアブイネーブル［０１路（！：ｓ　　）’ＮＰ）９ン
   ジスタと該ＰＮＰ　）ランジスタのベースにコレクタが
   接続し＃）’ＮＰトランジスタのコレクタにベースが接
   続するＮ）’Ｎ）ランジスタとを含んで構成さｎ前記書
   込み回路の特性を試験するＰへＰｈ回路と、前記ｉ’Ｎ
   　ｌ’Ｎ回路の前記へＰヘトランジスのベースに接続す
   る制御回路とを含むことを特徴とする集積回路。 ２、前記制御回路が複数のアドレス端子又は複数のチッ
   プイネーブル端子にて制御されることを特徴とする特許
   請求の範囲第１項記載の集積回路。