JPS6256600B2

JPS6256600B2 -

Info

Publication number: JPS6256600B2
Application number: JP12290679A
Authority: JP
Inventors: Hajime Masuda
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1979-09-25
Filing date: 1979-09-25
Publication date: 1987-11-26
Also published as: JPS5647994A

Description

【発明の詳細な説明】本発明は、書込回路をPNPN回路にて構成する
電気的書込可能読出専用集積回路（以下「Ｐ−
ROM」という。）に関するものである。特に、書
込回路の電流通路に対する過度電圧を制限するこ
とができる集積回路に関するものである。

各種のプログラマブル記憶素子は今日まで種々
のものが開発されており、その中でもトランジス
タをベース、エミツタ間接合の焼付（短絡）の有
無により記憶素子として使ういわゆる接合破壊型
Ｐ−ROMは、ニクロム等のヒユーズを必要とせ
ず通常のバイポーラプロセスを適用できる点で有
利である。特にベース開放のトランジスタで記憶
素子マトリクスアレイを構成した場合には、ベー
ス、エミツタ間短絡後に残つたベース、コレクタ
ダイオードをそのままデカツプル用ダイオードと
して使用することができ、かつコレクタは行方向
に共通に接続することができるため、列方向には
絶縁を要しないので広く実用されている。

ここで、本発明は特に大電流書込を要するもの
について有効であるので、以下接合破壊型Ｐ−
ROMを例にとり説明することにする。

従来、書込回路をPNPN回路で構成しているＰ
−ROMは、PNPN回路の最初のPN接合のＮ領域
に、Ｐ−ROM書込装置のクランプ電圧（例えば
28V）と比べて、少し小さい電位（例えば26V）
にクランプする電圧クランプ回路（以下「点火回
路」という。）を設け、書込端子より電流を流し
たときに、上記点火回路により最初のPN接合が
ONするようにPNPN回路が活性化するに必要な
チヤージアツプの手助けを行い、PNPN回路が活
性化し易くしている。上記Ｐ−ROMの書込にお
いて、Ｐ−ROM書込装置からは書込に必要な大
電流（例えば200mA）の印加に先立ち、これと
比べ十分小さくかつ記憶素子を書込む恐れのない
小電流（例えば20mA）をセンス電流として記憶
素子に流すことにより、記憶素子が未だ短絡して
いないことをチエツクしている。その際、PNPN
回路が活性化するにはチヤージアツプが必要なた
め、その間書込端子の電位は、点火回路によるク
ランプ電圧まで上昇する。そしてチヤージアツプ
が十分になされると一瞬のうちに、PNPN回路が
活性化し、記憶素子がブレークダウンする。その
時の書込端子の電位を調べて、記憶素子が未だ短
絡していないことをチエツクすることができた。

しかしながら、PNPN回路のチヤージアツプま
での時間にＰ−ROM書込装置とＰ−ROM内部に
起因する書込端子の容量は、点火クランプ電圧ま
で、充電され、チヤージアツプがなされて、
PNPN回路が活性化する瞬間に、その充電された
電荷が記憶素子に流れ（以下この電流を「スパイ
ク電流」という。）記憶素子を誤まつて書込みま
たは書込まないとしてもダメージを与えるという
欠点がある。さらに、一般のLSI（大集積回路）
と同様にＰ−ROMの大容量化が進むにつれ、素
子の単位面積を小さくせざるを得ない状況から、
従来のような大電流ではなく小電流（例えば
100mA）で書込が可能となり、スパイク電流で
記憶素子を誤まつて書込む恐れはますます大きく
なつている。

本発明はこの点を改良するもので、書込回路を
PNPN回路で構成しているＰ−ROMのセンス電
流印加時に、このスパイク電流をなくすかあるい
は極力小さくすることができるプログラマブルモ
ノリシツク集積回路を提供することを目的とす
る。

本発明は、書込端子からの書込電流によつて破
壊され半永久的に情報書込の可能な複数のメモリ
セルと、このメモリセルに書込を行う書込回路と
を備えたプログラマブルモノリシツク集積回路に
おいて、書込回路を介してメモリセルに流れ込む
スパイク電流を防止するための電圧クランプ回路
を書込回路に接続し、書込端子を所定の電圧にク
ランプすることを特徴とする。

本発明は、スパイク電流を極力小さくすること
ができる。

また、従来は、Ｐ−ROMの書込歩留りを上げ
るため、ユーザーに出荷する前に製造側にて、記
憶素子が正常に接続されているか否かのチエツク
を、記憶素子を書込む恐れのない小電流（電流値
は上記センス電流とほぼ同一）を流し、書込端子
の電位にて判定する。この際、従来の製品は、記
憶素子が正常に接続されていると書込端子には、
規定の電位（例えば10V）が発生し、正常に接続
されておらず開放性不良であれば、点火クランプ
電圧が発生し、記憶素子が正常に接続されている
かのチエツクは容易に行うことができる長所を有
する。しかるに、かかる小電流に対する電圧制限
回路を設けたチツプにおいては、記憶素子が開放
性不良でも電圧制限回路のため書込端子の電位は
ほぼ正常電位となるため、チエツクは困難とな
り、Ｐ−ROMの書込歩留りを低下させるという
問題がある。

このため、電圧制限回路を不活性化させる回路
を設けることにより、小電流を流し、PNPN回路
が活性化し記憶素子がブレークダウンする十分な
時間の後に、電圧制限回路を不活性化させて、記
憶素子が正常に接続されていると書込端子は規定
の電位となるが、記憶素子が開放性不良であると
書込端子は点火クランプ電圧となるようにし、記
憶素子が正常に接続されているか否かのチエツク
を容易に行い、従来の製品と同程度の書込歩留り
を保証することができる。

このことを図面に基づいて詳しく説明する。第
１図は従来例構成図である。この例は、接合破壊
型セルアレイを使用し、書込回路をPNPN回路で
構成したＰ−ROMの構成図である。第１図中T₁
〜Ｔ_nはPNPトランジスタであり、T₁′〜Ｔ_n′は
NPNトランジスタである。このトランジスタ
T₁，T₁′〜トランジスタＴ_n，Ｔ_n′でPNPN回路Ｔ
が構成されている。このPNPN回路Ｔには、書込
端子Ａを介してＰ−ROM書込装置WRITが接続
されている。また、このPNPN回路Ｔには、ゲー
トG₁〜Ｇ_n、ダイオードD₁〜Ｄ_nが接続されてい
る。さらに、このPNPN回路ＴのトランジスタT₁
〜Ｔ_nのベースには、Ｐ−ROM書込装置WRITの
クランプ電圧と比べ少し小さい電位にクランプす
る点火回路Ｂが接続されている。Q₁₁〜Ｑ_onは、
トランジスタで構成されるメモリセルである。こ
のメモリセルQ₁₁〜Ｑ_onは、コレクタを行線X₁〜
Ｘ_o、エミツタを列線Y₁〜Ｙ_nにそれぞれ共通に接
続されている。この行線X₁〜Ｘ_oは、行選択回路
SELにそれぞれ導かれている。C₁はＰ−ROMの
内部容量であり、C₂はＰ−ROM書込装置WRIT
の容量である。

このような回路構成で、メモリセルQ₁₁の状態
のチエツク動作を説明する。行選択回路SELによ
り行線X₁を選択し、ゲートG₁を高レベルとして
列線Y₁を選択する。この動作によりメモリセル
Q₁₁が選択状態となる。この状態で、Ｐ−ROM書
込装置WRITよりメモリセルQ₁₁に書込む恐れの
ない小電流をセンス電流として流すと、PNPN回
路Ｔが活性化するに十分なチヤージアツプがなさ
れるまで点火回路Ｂにセンス電流が流れ、書込端
子Ａは点火クランプ電圧となる。チヤージアツプ
がなされると、PNPN回路Ｔが活性化し上記セン
ス電流がPNPN回路Ｔを介してメモリセルQ₁₁を
ブレークダウンし、行選択回路SELに流れ込み、
書込端子Ａは規定の電位となる。

この過程を第２図に基づいて詳しく説明する。
第２図は、書込端子Ａの電圧遷移を示す図であ
る。第２図中縦軸は書込端子Ａの電圧を、横軸は
時間を示す。同図中t₁はセンス電流が流れ始め点
火回路Ｂに流れて、書込端子Ａが点火クランプ電
圧に達し、チヤージアツプがなされPNPN回路Ｔ
が活性化する瞬間までの時間である。同図中t₂は
PNPN回路Ｔが活性化し、書込端子Ａが規定の電
位となるまでの時間である。同図中V₁は点火ク
ランプ電圧を、同図中V₂はメモリセルがブレー
クダウンしたときの書込端子の規安電圧をそれぞ
れ示す。

今、時間t₁には、第１図に示した容量C₁と容量
C₂にＰ−ROM書込装置WRITのクランプ電圧V₁
相当の電荷が充電され、その電荷が時間T₂でV₂
まで放電される。この放電による電流すなわちス
パイク電流は、矩形近似で（Ｖ_１−Ｖ_２）（Ｃ_１＋Ｃ_２）／ｔ_２の大きさでブレークダウンしたメモリセルQ₁₁に
流れることになる。

したがつて、センス電流を流し、メモリセルが
未だ短絡していないことをチエツクする際に、Ｐ
−ROMのメモリセルには、時間t₂の間にセンス
電流に加え、スパイク電流が流れ、記憶素子を誤
つて書込かあるいは、書込まれなくてもダメージ
を与えるという蔽害が生じる不都合がある。

本発明はかかる不都合を改良するものであり、
第３図は本発明−実施例構成図である。第１図で
説明した従来例と比較すると、点火回路Ｂと並列
に電圧制限回路VOLTを接続したところに特徴が
ある。すなわち、トランジスタT₁〜Ｔ_nのベース
にトランジスタT₁″のコレクタが接続され、この
トランジスタT₁″のベースには、ツエナーダイオ
ードD₁′および抵抗R₁が接続されるとともに、ト
ランジスタT₂″のコレクタが接続されている。こ
のトランジスタT₂″のベースには、抵抗R₂が接続
されるとともに、トランジスタT₁″のエミツタが
接続されている。また、トランジスタT₁″のエミ
ツタには抵抗R₃が接続されている。Ｃは、本電
圧制限回路の出力端子である。D₁″〜D₃″は、ダ
イオードである。他の構成については、第１図で
説明した構成と同様であるので説明の繰返しを省
く。

このような本発明の特徴である電圧制限回路を
備えた回路での、上記例と同様なメモリセルQ₁₁
の状態チエツク動作を説明する。上記例と同様な
動作によりメモリセルQ₁₁を選択状態とする。こ
の状態でＰ−ROM書込装置WRITよりメモリセ
ルQ₁₁に書込む恐れのない小電流をセンス電流と
して流すと、上記例と同様にPNPN回路Ｔが活性
化するに十分なチヤージアツプがなされるまで、
書込端子Ａの電圧は上昇する（上記例では、第２
図に示す電圧V₁）。しかし、本実施例では、書込
端子Ａの電圧は、電圧制限回路VOLTによりメモ
リセルがブレークダウンしたときの書込端子Ａの
規定電圧V₂にほぼ等しい電圧にクランプされ
る。

PNPN回路Ｔが十分にチヤージアツプされる
と、PNPN回路Ｔが活性化し、メモリセルQ₁₁が
上記例と同様にブレークダウンし、書込端子は規
定電圧V₂となる。この際に、上記例と同様に、
容量C₁およびC₂により放電が行われ、スパイク
電流（Ｖ_１−Ｖ_２）・（Ｃ_１＋Ｃ_２）／ｔ_２が流れる。しかし、本実施例においては、 V₁〓V₂ であり、従来例回路と比べスパイク電流は、極小
となり、メモリセル検査時における書込が防止で
きる。

このときの電圧制限回路VOLTの動作を、第４
図に示す電流−電圧特性により詳しく説明する。
第４図中I₁はセンス電流であり、同図中I₂は電圧
制限回路VOLTの定常電流である。今、端子Ｃよ
り電流が与えられると、電圧V₃に達したときツ
エナーダイオードD₁′がブレークダウンする。ツ
エナーダイオードD₁′を介して抵抗R₁＋R₂＋R₃に
電流が流れ、この抵抗R₁＋R₂＋R₃のインピーダ
ンスにより電圧が上昇する。さらに、電流を流す
と抵抗R₂の電圧がトランジスタT₁″のしきい値電
圧V₄に達してトランジスタT₁″が活性化する。さ
らに電流が流れ、抵抗R₃の電圧が上昇しトラン
ジスタT₂″のしきい値に達する電流I₂になると、
トランジスタT₂″が活性化し、第４図に示す定電
流性（I₂）を示すよう動作する。この定電流（I₂）
が現われるのは、書込電流（≫I₂）の大部分を
PNPN回路Ｔを介してメモリセルQ₁₁に流すため
である。

さらに電流を流し、点火回路Ｂのダイオード
D₁″〜D₃″がブレークダウンすると、再び低イン
ピーダンスとなる。これが点火回路Ｂのクランプ
電圧V₆である。電圧V₅は、センス電流I₁の流れた
ときの書込端子Ａの電圧を示し、メモリセルQ₁₁
がブレークダウンしたときの書込端子Ａの規定の
電圧V₂とほぼ等しくなるような抵抗R₁，R₂，R₃
により設定されている。

第５図は、本発明第二実施例構成図である。こ
の例は、第３図で示した本発明第一実施例をさら
に改良し、電圧制限回路を設けたチツプにおいて
も、従来通りにメモリセルの接続が開放不良であ
れば、書込端子に点火クランプ電圧が表われるよ
うにして、Ｐ−ROMの書込歩留りを保証したも
のである。

第５図は、第３図に比較すると、高レベルにす
ると電圧制限回路を不活性化させるゲート回路
GATEと、メモリセルを書込む恐れのない小電流
を流すためのテスト定電流TASTと、この内部容
量C₃とを備えたところに特徴がある。このゲー
ト回路GATEは、そのコレクタが前記トランジス
タT₂″のコレクタに接続され、そのベースにはツ
エナーダイオードD₂′が接続されたトランジスタ
T₃″と、ツエナーダイオードD₂′に接続された入
力端子Ｄとから構成されている。他の構成につい
ては第３図で説明した構成と同様であるので説明
の繰返しを省く。

第６図は、入力端子Ｄに高レベルの電圧が印加
したときの電圧制限回路VOLTの動作特性を示す
図である。第６図中、電圧V₃はツエナーダイオ
ードD₁がブレークダウンする電圧を示す。電圧
V₆は点火回路Ｂのクランプ電圧を示す。

このような構成において、特徴ある動作を説明
する。入力端子Ｄを低レベルとして、テスト定電
流源TASTよりメモリセルQ₁₁〜Ｑ_onを書込む恐
れのない小電流を流す。この小電流により、
PNPN回路Ｔが活性化し、メモリセルQ₁₁〜Ｑ_on
がブレークダウンするに十分な時間径過後に、ゲ
ート回路GATEに高レベルの電圧を印加する。こ
のときには、ツエナーダイオードD₁が電圧V₃で
ブレークダウンして、トランジスタT₃″が活性化
する。このため、電圧制限回路VOLTは、主に抵
抗R₁のインピーダンスにより決定される動作特
性（第６図）を示し、不活性となる。なお、電圧
V₃はツエナーダイオードD₁′のブレークダウン電
圧とほぼ同一としてある。

ここで、メモリセルQ₁₁〜Ｑ_onが正常に行線X₁
〜Ｘ_oおよび列線Y₁〜Ｙ_n間に正常に接続されてい
れば、電圧制限回路VOLTが不活性になつても、
PNPN回路Ｔはすでに活性化しているか、少なく
ともトランジスタT₁，T₁′〜Ｔ_n，Ｔ_n′からなる
最初のPN接合が活性化しているので、電流はた
だちにメモリセルQ₁₁〜Ｑ_onに流れて書込端子Ａ
は規定の電圧となる。

他方、メモリセルQ₁₁〜Ｑ_onが開放不良である
と、電流はメモリセルQ₁₁〜Ｑ_onには流れず、書
込端子Ａは点火回路Ｂのクランプ電圧V₆まで上
昇することになる。したがつて、メモリセルQ₁₁
〜Ｑ_onが正常に接続されているか否かのチエツク
は容易に行うことができ、従来通りのＰ−ROM
書込歩留を保証することができる。

本発明によれば以上説明したように、センス電
流を書込端子より、PNPN回路よりなる書込回路
を介してメモリセルに流したときの書込端子の電
圧を、書込端子の規定電圧とほぼ同電位にクラン
プする電圧制限回路を設けた。したがつて、書込
動作に先だつてメモリセルが未だ短絡していない
ことをチエツクするために、センス電流をメモリ
セルに流した場合に、書込端子は点火クランプ電
圧まで上昇することはなく、従来回路に比べてＰ
−ROMおよび書込装置の容量に充電され電荷は
極小となり、この容量からの放電によるスパイク
電流を最小限とすることができる。したがつて、
メモリセルの開放性チエツク時におけるスパイク
電流による誤書込を防止することができる。さら
に、上記電圧制限回路を不活性化させるゲート回
路を設ければ、メモリセルの開放性不良のとき
は、書込端子に点火クランプ電圧が表われるた
め、従来回路と同様の書込歩留を得ることができ
る効果を有する。

【図面の簡単な説明】

第１図は従来例構成図。第２図は上記例の書込
端子の電位遷移図。第３図は本発明第一実施例構
成図。第４図は上記例の電圧制限回路動作図。第
５図は本発明第二実施例構成図。第６図は上記例
の電圧制限回路動作図。Ｔ……PNPN回路、Ａ……書込端子、WRIT…
…Ｐ−ROM書込装置、Ｂ……点火回路、SEL…
…行選択回路、VOLT……電圧制限回路、GATE
……ゲート回路、TAST……テスト定電源。

Claims

【特許請求の範囲】

１書込端子から書込電流を供給することによつ
て情報が書込まれる複数のメモリセルと、このメ
モリセルに書込を行なうPNPN回路で構成された
書込回路とを含むプログラマブルモノリシツク集
積回路において、前記書込電流より小さい電流を
前記書込端子に流したときに前記書込端子の電圧
を書込端子に直流的に発生する電圧とほぼ同電位
にクランプする電圧制限回路を前記PNPN回路の
最初のPNP接合のＮ領域に接続したことを特徴と
するプログラマブルモノリシツク集積回路。