JPH024078B2 - - Google Patents
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- JPH024078B2 JPH024078B2 JP57022201A JP2220182A JPH024078B2 JP H024078 B2 JPH024078 B2 JP H024078B2 JP 57022201 A JP57022201 A JP 57022201A JP 2220182 A JP2220182 A JP 2220182A JP H024078 B2 JPH024078 B2 JP H024078B2
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- 238000007599 discharging Methods 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 description 13
- 239000004020 conductor Substances 0.000 description 5
- 230000003321 amplification Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
技術分野
本発明はメモリの駆動装置、より具体的にはメ
モリ・アレイのセルに接続された共通線を選択的
にアクセス又は駆動するための装置に関する。
モリ・アレイのセルに接続された共通線を選択的
にアクセス又は駆動するための装置に関する。
背景技術
メモリ・アレイのセルは一般に行列の形に配列
され、例えばセルの行は各々別個のワード線に結
合され、セルの各列は１本又は１対のビツト／セ
ンス線に接続される。さらに各ワド線の電圧又は
電流は、例えば米国特許第3863229号明細書に記
載されているように、別のワード線駆動回路によ
つて制御される。上記文献には書かれていない
が、各駆動回路は、電圧供給端子に接続された負
荷抵抗を有する。一時に複数のード線のうち１つ
だけを選択するために通常のデコード回路を用い
る事が知られている。またワード線の１つを最終
的に選択する前に、デコーダが、所望のワード線
に結合された１つの駆動回路だけではなくいくつ
かの駆動回路をプル・ダウンする傾向のある事も
知られている。そのような動作はワード線の最終
的な選択に遅れを生じるだけではなく、アレイ中
の不所望のワード線を誤つて選択する原因にもな
り得る。
され、例えばセルの行は各々別個のワード線に結
合され、セルの各列は１本又は１対のビツト／セ
ンス線に接続される。さらに各ワド線の電圧又は
電流は、例えば米国特許第3863229号明細書に記
載されているように、別のワード線駆動回路によ
つて制御される。上記文献には書かれていない
が、各駆動回路は、電圧供給端子に接続された負
荷抵抗を有する。一時に複数のード線のうち１つ
だけを選択するために通常のデコード回路を用い
る事が知られている。またワード線の１つを最終
的に選択する前に、デコーダが、所望のワード線
に結合された１つの駆動回路だけではなくいくつ
かの駆動回路をプル・ダウンする傾向のある事も
知られている。そのような動作はワード線の最終
的な選択に遅れを生じるだけではなく、アレイ中
の不所望のワード線を誤つて選択する原因にもな
り得る。
また、ビツト線の各々を複数の駆動回路のうち
の１つで駆動するようにし、かつ該複数の駆動回
路のうちの所望のものをデコード回路を介して選
択するようにした場合にも、ワード線の場合と同
様の問題点が生じ得る。
の１つで駆動するようにし、かつ該複数の駆動回
路のうちの所望のものをデコード回路を介して選
択するようにした場合にも、ワード線の場合と同
様の問題点が生じ得る。
発明の開示
本発明の目的は、メモリ・セルに接続されてい
る負荷線を駆動するための改良された装置を提供
する事である。
る負荷線を駆動するための改良された装置を提供
する事である。
本発明の他の目的は、高性能メモリ装置中の既
知の駆動回路よりも速く動作する、メモリ・セル
に接続されている負荷線を駆動するための改良さ
れた装置を提供する事である。
知の駆動回路よりも速く動作する、メモリ・セル
に接続されている負荷線を駆動するための改良さ
れた装置を提供する事である。
本発明の他の目的は、メモリ・セルに接続され
ている負荷線を誤選択する可能性の低い改良され
たメモリの駆動装置を提供する事である。
ている負荷線を誤選択する可能性の低い改良され
たメモリの駆動装置を提供する事である。
本発明の他の目的は、メモリ・セルに接続され
ている複数の負荷線のうち所望の負荷線をより迅
速且つより正確に選択する改良されたメモリの駆
動装置を提供する事である。
ている複数の負荷線のうち所望の負荷線をより迅
速且つより正確に選択する改良されたメモリの駆
動装置を提供する事である。
本発明の技術思想に従えば、選択された負荷線
駆動回路においてオーバーシユート電流を用いる
改良されたメモリの駆装置が、複雑な回路を用い
る事なく、改良された性能を提供する。
駆動回路においてオーバーシユート電流を用いる
改良されたメモリの駆装置が、複雑な回路を用い
る事なく、改良された性能を提供する。
本発明によるメモリの駆動装置は、
第１の共通線と、
第２の共通線と、
複数の、それぞれがメモリ・セルに接続されて
いる負荷線と、 上記第１の共通線に結合された第１の容量性装
置と、 上記第２の共通線に結合された第２の容量性装
置と、 上記負荷線に対応して設けられ、それぞれが上
記第１の共通線と基準電位点との間に接続されて
なり、それぞれが制御端子を有し、かつ当該制御
端子と上記第１の共通線との間の電位差に応じて
導電度が変化する、複数の第１のスイツチング装
置と、 上記第１のスイツチング装置及び負荷線の組に
対応して設けられ、それぞれが対応する負荷線と
上記第２の共通線との間に接続されており、それ
ぞれが制御端子を有し、かつ対応する第１のスイ
ツチング装置の導電度及び当該制御端子と上記第
２の共通線との間の電位差に応じて導電度が変化
する、複数の第２のスイツチング装置と、 上記第１の容量性装置を予め充電するための手
段と、 上記第２の容量性装置を予め放電するための手
段と、 上記複数の負荷線の各々を予め充電するための
手段と、 上記第１の容量性装置に予め蓄えられた電荷
を、第１のスイツチング装置の１つを介して放電
し、それによつて当該第１のスイツチング装置に
対応する負荷線に予め蓄えられた電荷を上記第２
の共通線に放電するために、上記複数の第１のス
イツチング装置のうちの選択された１つのスイツ
チング装置の制御端子に制御信号を印加する手段
とより成る。
いる負荷線と、 上記第１の共通線に結合された第１の容量性装
置と、 上記第２の共通線に結合された第２の容量性装
置と、 上記負荷線に対応して設けられ、それぞれが上
記第１の共通線と基準電位点との間に接続されて
なり、それぞれが制御端子を有し、かつ当該制御
端子と上記第１の共通線との間の電位差に応じて
導電度が変化する、複数の第１のスイツチング装
置と、 上記第１のスイツチング装置及び負荷線の組に
対応して設けられ、それぞれが対応する負荷線と
上記第２の共通線との間に接続されており、それ
ぞれが制御端子を有し、かつ対応する第１のスイ
ツチング装置の導電度及び当該制御端子と上記第
２の共通線との間の電位差に応じて導電度が変化
する、複数の第２のスイツチング装置と、 上記第１の容量性装置を予め充電するための手
段と、 上記第２の容量性装置を予め放電するための手
段と、 上記複数の負荷線の各々を予め充電するための
手段と、 上記第１の容量性装置に予め蓄えられた電荷
を、第１のスイツチング装置の１つを介して放電
し、それによつて当該第１のスイツチング装置に
対応する負荷線に予め蓄えられた電荷を上記第２
の共通線に放電するために、上記複数の第１のス
イツチング装置のうちの選択された１つのスイツ
チング装置の制御端子に制御信号を印加する手段
とより成る。
本発明の良好な実施例では、共通線に結合され
た容量性接合を有するデバイスを各駆動回路に設
ける事によつて各共通線が高い容量に作られてい
る。つまり、上記共通線に高い容量を持つ容量性
装置が結合されているのと等価である。より具体
的には各負荷線の駆動回路は、エミツターベース
接合キヤパシタンスを共通線に接続したトランジ
スタを有する電流増幅器を含む。充電装置は電圧
供給源の第１の端子と大きな容量の共通線との間
に接続された共通抵抗RAを含む。
た容量性接合を有するデバイスを各駆動回路に設
ける事によつて各共通線が高い容量に作られてい
る。つまり、上記共通線に高い容量を持つ容量性
装置が結合されているのと等価である。より具体
的には各負荷線の駆動回路は、エミツターベース
接合キヤパシタンスを共通線に接続したトランジ
スタを有する電流増幅器を含む。充電装置は電圧
供給源の第１の端子と大きな容量の共通線との間
に接続された共通抵抗RAを含む。
さらに第２の共通抵抗RBが、電圧供給源の第
２の端子例えば接地端子に一端が接続され、第２
の大きな容量の共通線を経て負荷線駆動回路に他
端が接続される。
２の端子例えば接地端子に一端が接続され、第２
の大きな容量の共通線を経て負荷線駆動回路に他
端が接続される。
発明を実施するための最良の形態
第１図を参照すると、本発明の技術思想に従つ
たメモリの駆動装置の実施例が示されている。こ
の装置は第１の駆動回路１０が設けられている。
第１の駆動回路１０は、電圧供給源の第１の端子
＋Ｖと入力端子「入力１」との間に接続された
NPNトランジスタＴ１及び直列接続された第１
の抵抗Ｒ１を有する第１の電流増幅器１２を含
む。トランジスタＴ１のエミツタは入力端子「入
力１」に接続され、トランジスタＴ１のベース及
びコレクタは相互に接続される。キヤパシタＣ１
で表わされるベース―エミツタ接合キヤパシタン
スを有するPNPトランジスタＴ２は、そのベー
スがトランジスタＴ１のエミツタに接続される。
また第１の駆動回路１０は、ベースが相互接続さ
れたNPNトランジスタＴ３及びＴ４を有する第
２の電流増幅器１４が設けられている。トランジ
スタＴ３のコレクタとベースは相互接続され、さ
らに第１の電流増幅器１２のPNPトランジスタ
Ｔ２のコレクタに接続されている。NPNトラン
ジスタＴ３エミツタは第２の抵抗Ｒ２を経て大地
電位に接続され、トランジスタＴ４のベース―エ
ミツタ接合のキヤパシタンスはキヤパシタンスＣ
２で表わされる。
たメモリの駆動装置の実施例が示されている。こ
の装置は第１の駆動回路１０が設けられている。
第１の駆動回路１０は、電圧供給源の第１の端子
＋Ｖと入力端子「入力１」との間に接続された
NPNトランジスタＴ１及び直列接続された第１
の抵抗Ｒ１を有する第１の電流増幅器１２を含
む。トランジスタＴ１のエミツタは入力端子「入
力１」に接続され、トランジスタＴ１のベース及
びコレクタは相互に接続される。キヤパシタＣ１
で表わされるベース―エミツタ接合キヤパシタン
スを有するPNPトランジスタＴ２は、そのベー
スがトランジスタＴ１のエミツタに接続される。
また第１の駆動回路１０は、ベースが相互接続さ
れたNPNトランジスタＴ３及びＴ４を有する第
２の電流増幅器１４が設けられている。トランジ
スタＴ３のコレクタとベースは相互接続され、さ
らに第１の電流増幅器１２のPNPトランジスタ
Ｔ２のコレクタに接続されている。NPNトラン
ジスタＴ３エミツタは第２の抵抗Ｒ２を経て大地
電位に接続され、トランジスタＴ４のベース―エ
ミツタ接合のキヤパシタンスはキヤパシタンスＣ
２で表わされる。
第１の駆動回路１０は、第１の増幅器１２の
PNPトランジスタＴ２のエミツタにおいて第１
の共通抵抗RAを経て電圧源の第１の端子＋Ｖに
接続され、第２の増幅器１４にNPNトランジス
タＴ４のエミツタにおいて第２の共通抵抗RBを
経て（接地記号で表わした）電圧源の第２の端子
に接続される。NPNトランジスタＴ４のコレク
タはボトム・ワード線WLB1に接続される。この
ワード線に対してアレイの複数のメモリ・セル例
えば64子のセルが接続されるが、図面ではその１
つのセル１６だけを示した。上記米国特許明細書
に記載されている周知のSCRセルであるセル１
６は、１対の交差結合されたNPNトランジスタ
Ｔ５及びＴ６並びにそれらに接続された１対の
PNP負荷トランジスタＴ７及びＴ８を含む。交
差結合されたトランジスタＴ５及びＴ６のエミツ
タは相互に接続され、さらにボトム・ワード線
WLB1に接続される。負荷トランジスタＴ７及び
Ｔ８のエミツタは相互に接続され、さらにセル抵
抗Ｒ３を経てトツプ・ワード線WLT1に接続され
る。ボトム・ワード線WLB1はワード線抵抗Ｒ４
を経て接続され、またワード線WLB1に接続され
た全てのセルの等価的負荷キヤパシタンスを表わ
すキヤパシタＣ３を経て接地される。トツプ・ワ
ードWLT1は通常の方式で１つ以上の他の抵抗
（図示せず）を経て電圧源に接続される。また第
１及び第２のシヨツトキー・クランプ・ダイオー
ドＤ１及びＤ２は各々交差結合トランジスタＴ５
及びＴ６のベースとコレクタとの間に接続され
る。１対のビツト／センス線Ｂ０及びＢ１は、
各々シヨツトキー・ダイオードＤ３及びＤ４とし
て示されている第３及び第４のゲート装置を経て
セル１６に接続される。
PNPトランジスタＴ２のエミツタにおいて第１
の共通抵抗RAを経て電圧源の第１の端子＋Ｖに
接続され、第２の増幅器１４にNPNトランジス
タＴ４のエミツタにおいて第２の共通抵抗RBを
経て（接地記号で表わした）電圧源の第２の端子
に接続される。NPNトランジスタＴ４のコレク
タはボトム・ワード線WLB1に接続される。この
ワード線に対してアレイの複数のメモリ・セル例
えば64子のセルが接続されるが、図面ではその１
つのセル１６だけを示した。上記米国特許明細書
に記載されている周知のSCRセルであるセル１
６は、１対の交差結合されたNPNトランジスタ
Ｔ５及びＴ６並びにそれらに接続された１対の
PNP負荷トランジスタＴ７及びＴ８を含む。交
差結合されたトランジスタＴ５及びＴ６のエミツ
タは相互に接続され、さらにボトム・ワード線
WLB1に接続される。負荷トランジスタＴ７及び
Ｔ８のエミツタは相互に接続され、さらにセル抵
抗Ｒ３を経てトツプ・ワード線WLT1に接続され
る。ボトム・ワード線WLB1はワード線抵抗Ｒ４
を経て接続され、またワード線WLB1に接続され
た全てのセルの等価的負荷キヤパシタンスを表わ
すキヤパシタＣ３を経て接地される。トツプ・ワ
ードWLT1は通常の方式で１つ以上の他の抵抗
（図示せず）を経て電圧源に接続される。また第
１及び第２のシヨツトキー・クランプ・ダイオー
ドＤ１及びＤ２は各々交差結合トランジスタＴ５
及びＴ６のベースとコレクタとの間に接続され
る。１対のビツト／センス線Ｂ０及びＢ１は、
各々シヨツトキー・ダイオードＤ３及びＤ４とし
て示されている第３及び第４のゲート装置を経て
セル１６に接続される。
第１図に第１のワード線駆動回路１０と同様の
第２のワード線駆動回路１０Ａが示されている。
その第１の増幅器のPNPトランジスタＴ２のエ
ミツタは第１の共通抵抗RAを経て電圧源の第１
の端子＋Ｖに接続され、その第２の増幅器の
NPNトランジスタＴ４のエミツタは第２の共通
抵抗RBを経て電圧源の第２の端子即ち大地に接
続される。第２の駆動回路１０ＡはPNPトラン
ジスタＴ２のベースにおいて入力端「入力Ｎ」に
接続され、NPNトランジスタＴ４のコレクタに
おいて他のボトム・ワード線WLBNに接続され
る。ボトム・ワード線WLBN戸トツプ・ワード線
WLTNとの間には複数のメモリ・セルが接続され
るが、１つのセル１６Ａだけを示した。また他の
ビツト／センス線BO及びＢ１の対が同様にセル
１６Ａに接続される。
第２のワード線駆動回路１０Ａが示されている。
その第１の増幅器のPNPトランジスタＴ２のエ
ミツタは第１の共通抵抗RAを経て電圧源の第１
の端子＋Ｖに接続され、その第２の増幅器の
NPNトランジスタＴ４のエミツタは第２の共通
抵抗RBを経て電圧源の第２の端子即ち大地に接
続される。第２の駆動回路１０ＡはPNPトラン
ジスタＴ２のベースにおいて入力端「入力Ｎ」に
接続され、NPNトランジスタＴ４のコレクタに
おいて他のボトム・ワード線WLBNに接続され
る。ボトム・ワード線WLBN戸トツプ・ワード線
WLTNとの間には複数のメモリ・セルが接続され
るが、１つのセル１６Ａだけを示した。また他の
ビツト／センス線BO及びＢ１の対が同様にセル
１６Ａに接続される。
第２のワード線駆動回路１０ＡのPNPトラン
ジスタＴ２は同様にキヤパシタＣ１で表わされた
容量性エミツチ−ベース接合を有し、このキヤパ
シタは第１の共通導線Ａを径て第１のワード線駆
動回路１０のPNPトランジスタＴ２の容量性エ
ミツタ−ベース接合に接続される。第１及び第２
のワード線駆動回路１０及び１０Ａは多数の例え
ば100個のそのような回路のうちの２個でしかな
いので、導線Ａのキヤパシタンスは非常に大き
い。そのキヤパシタンスは第１図でキヤパシタ
CAによつて表わされている。同様に回路１０及
び１０Ａ等の各ワード線駆動回路のNPNトラン
ジスタＴ４のエミツタに接続された第２の共通導
線Ｂも、並列に接続されたNPNトランジスタＴ
４のベース―エミツタ接合の各々が容量的なため
に、キヤパシタンスが大きい。導線Ｂのキヤパシ
タンスは第１図でCBと表わされている。
ジスタＴ２は同様にキヤパシタＣ１で表わされた
容量性エミツチ−ベース接合を有し、このキヤパ
シタは第１の共通導線Ａを径て第１のワード線駆
動回路１０のPNPトランジスタＴ２の容量性エ
ミツタ−ベース接合に接続される。第１及び第２
のワード線駆動回路１０及び１０Ａは多数の例え
ば100個のそのような回路のうちの２個でしかな
いので、導線Ａのキヤパシタンスは非常に大き
い。そのキヤパシタンスは第１図でキヤパシタ
CAによつて表わされている。同様に回路１０及
び１０Ａ等の各ワード線駆動回路のNPNトラン
ジスタＴ４のエミツタに接続された第２の共通導
線Ｂも、並列に接続されたNPNトランジスタＴ
４のベース―エミツタ接合の各々が容量的なため
に、キヤパシタンスが大きい。導線Ｂのキヤパシ
タンスは第１図でCBと表わされている。
第１図に描かれた本発明の装置の動作をより良
く理解するために、第１図の装置内で発生した電
流及び電圧の時間変化を示す第２図の一連を参照
する。時刻t0よりも前の、装置が待機状態にある
時は、入力端子「入力１」及び「入力Ｎ」の電流
ISELはゼロであり、従つて駆動回路１０及び１０
ＡのNPNトランジスタＴ４にもPNPトランジス
タＴ２にも電流は流れない。従つて容量性の導線
Ａ即ちキヤパシタCAは第１の共通抵抗RAを経て
電圧＋Ｖに充電され、容量性の導線Ｂ即ちキヤパ
シタCBは第１の共通抵抗RBを経て事実上ゼロ電
圧に放電されている。ワード線WLB1及びWLBN
は、それらのワード線に取り付けられたメモリ・
セルを通じて所定の待機電圧に充電される。
く理解するために、第１図の装置内で発生した電
流及び電圧の時間変化を示す第２図の一連を参照
する。時刻t0よりも前の、装置が待機状態にある
時は、入力端子「入力１」及び「入力Ｎ」の電流
ISELはゼロであり、従つて駆動回路１０及び１０
ＡのNPNトランジスタＴ４にもPNPトランジス
タＴ２にも電流は流れない。従つて容量性の導線
Ａ即ちキヤパシタCAは第１の共通抵抗RAを経て
電圧＋Ｖに充電され、容量性の導線Ｂ即ちキヤパ
シタCBは第１の共通抵抗RBを経て事実上ゼロ電
圧に放電されている。ワード線WLB1及びWLBN
は、それらのワード線に取り付けられたメモリ・
セルを通じて所定の待機電圧に充電される。
時刻t0において例えば駆動回路１０が選択され
る時、電流ISELは約１ミリアンペアに増加し、こ
の電流の殆んど全ては回路１０のPNPトランジ
スタＴ２を流れる。これは充電された大きなキヤ
パシタCAによつてトランジスタＴ２のエミツタ
が＋Ｖボルトになり、一方NPNトランジスタＴ
１のコレクタの電圧は＋Ｖボルトから第１の抵抗
Ｒ１の電圧降下を引いたものになるからである。
意味のある電流がトランジスタＴ１を通過する前
にキヤパシタCAはPNPトランジスタＴ２のエミ
ツタ電流によつて放電されなければならない。こ
のISEC電流は第２図に示すようにPNPトランジス
タＴ２のコレクタにオーバーシユート電流IC2を
流れさせる。この大きな電流IC2は第２の電流増
幅器１４のNPNトランジスタＴ３及びＴ４をタ
ーン・オンするが、これは第２図に示すように
NPNトランジスタＴ４のコレクタにおいてより
高いオーバーシユート電流IC4を生じさせ、選択
されたボトム・ワード線KLB1を放電する。コレ
クタ電流IC4のオーバーシユートが特に強いのは、
第２の電流増幅器１４がオーバーシユート電流
IC2によつて駆動され、また第２の電流増幅器１
４は第２の大きなキヤパシタCBと協動して第１
の電流増幅器１２と同様にそれ自身のオーバーシ
ユートを作り出すように設計されているからであ
る。従つてこの構成を用いるとオーバーシユート
増幅効果が駆動回路１０において生じる。NPN
トランジスタＴ４のコレクタにおけるワード線駆
動電流のオーバーシユート特性は、ワード線
WLB1のより速い放電と選択のための付加的な駆
動力を与える。オーバーシユート電流の立ち上が
りの速さは、メモリ・セルの迅速な駆動を可能に
する。
る時、電流ISELは約１ミリアンペアに増加し、こ
の電流の殆んど全ては回路１０のPNPトランジ
スタＴ２を流れる。これは充電された大きなキヤ
パシタCAによつてトランジスタＴ２のエミツタ
が＋Ｖボルトになり、一方NPNトランジスタＴ
１のコレクタの電圧は＋Ｖボルトから第１の抵抗
Ｒ１の電圧降下を引いたものになるからである。
意味のある電流がトランジスタＴ１を通過する前
にキヤパシタCAはPNPトランジスタＴ２のエミ
ツタ電流によつて放電されなければならない。こ
のISEC電流は第２図に示すようにPNPトランジス
タＴ２のコレクタにオーバーシユート電流IC2を
流れさせる。この大きな電流IC2は第２の電流増
幅器１４のNPNトランジスタＴ３及びＴ４をタ
ーン・オンするが、これは第２図に示すように
NPNトランジスタＴ４のコレクタにおいてより
高いオーバーシユート電流IC4を生じさせ、選択
されたボトム・ワード線KLB1を放電する。コレ
クタ電流IC4のオーバーシユートが特に強いのは、
第２の電流増幅器１４がオーバーシユート電流
IC2によつて駆動され、また第２の電流増幅器１
４は第２の大きなキヤパシタCBと協動して第１
の電流増幅器１２と同様にそれ自身のオーバーシ
ユートを作り出すように設計されているからであ
る。従つてこの構成を用いるとオーバーシユート
増幅効果が駆動回路１０において生じる。NPN
トランジスタＴ４のコレクタにおけるワード線駆
動電流のオーバーシユート特性は、ワード線
WLB1のより速い放電と選択のための付加的な駆
動力を与える。オーバーシユート電流の立ち上が
りの速さは、メモリ・セルの迅速な駆動を可能に
する。
オーバーシユート電流が消失した後、第１の抵
抗Ｒ１に電圧が生じる。この電圧は、トランジス
タＴ１及びＴ２が同じVBEを持つと仮定すると、
キヤパシタCAが事実上放電した時に、第１の共
通抵抗RAに生じる電圧降下と殆んど等しい。
PNPトランジスタＴ２のコレクタ電流IC2はISEL×
R1／RAに等しい。この電流はISELが第１の電流増
幅器１２を駆動するのと同じ方式で第２の電流増
幅器１４を駆動する。従つてボトム・ワード線
WLB1を駆動するNPNトランジスタＴ４のコレ
クタにおける出力電流は約ISEL×R1／RA×R2／
RBに等しい。但し増幅は抵抗の比に基づいて入
力と出力との間で起きる。
抗Ｒ１に電圧が生じる。この電圧は、トランジス
タＴ１及びＴ２が同じVBEを持つと仮定すると、
キヤパシタCAが事実上放電した時に、第１の共
通抵抗RAに生じる電圧降下と殆んど等しい。
PNPトランジスタＴ２のコレクタ電流IC2はISEL×
R1／RAに等しい。この電流はISELが第１の電流増
幅器１２を駆動するのと同じ方式で第２の電流増
幅器１４を駆動する。従つてボトム・ワード線
WLB1を駆動するNPNトランジスタＴ４のコレ
クタにおける出力電流は約ISEL×R1／RA×R2／
RBに等しい。但し増幅は抵抗の比に基づいて入
力と出力との間で起きる。
第１の共通キヤパシタCAは理解に便利なよう
に第１の共通線Ａと大地電位の点との間に接続さ
れているように示したが、実際にPNPトランジ
スタＴ２のベースに接続された入力端子のように
大地以外の基準電位の点を用いてもよい。また所
望により共通線Ａ及びＢの一方又は両方にデイス
クリートなキヤパシタを接続してもよい。
に第１の共通線Ａと大地電位の点との間に接続さ
れているように示したが、実際にPNPトランジ
スタＴ２のベースに接続された入力端子のように
大地以外の基準電位の点を用いてもよい。また所
望により共通線Ａ及びＢの一方又は両方にデイス
クリートなキヤパシタを接続してもよい。
ワード線キヤパシタＣ３が所定の選択されたレ
ベルに放電される時（これは電流IC4がピークに
至る前にでも起こり得る）、即座にアクセス・サ
イクルの書込み又は読取り部分が開始してもよ
い。
ベルに放電される時（これは電流IC4がピークに
至る前にでも起こり得る）、即座にアクセス・サ
イクルの書込み又は読取り部分が開始してもよ
い。
共通線Ａ及びＢの利点は、誤選択されかかつた
負荷線を正しい状態に戻すことにある。
負荷線を正しい状態に戻すことにある。
詳しく説明すると、デコーダがワード線の１つ
を選択してその駆動回路中の第１のスイツチング
装置の制御端子（PNPトランジスタＴ２のベー
スに相当する）に制御信号を印加す際、例えば電
流の分配により、所望しない駆動回路のトランジ
スタＴ２のベースにも自信が表われる（プル・ダ
ウンされる）ことがある。このようなノイズは、
デコーダが与える正規の信号に比べて微弱であ
り、持続時間も短かい。しかしながら、場合によ
つては、共通線ＡとトランジスタＴ２のベースと
の間の電位差が十分大きくなり、その結果、第１
のスイツチング装置（トランジスタＴ２）のうち
の所望しないものが導通状態になることがある。
を選択してその駆動回路中の第１のスイツチング
装置の制御端子（PNPトランジスタＴ２のベー
スに相当する）に制御信号を印加す際、例えば電
流の分配により、所望しない駆動回路のトランジ
スタＴ２のベースにも自信が表われる（プル・ダ
ウンされる）ことがある。このようなノイズは、
デコーダが与える正規の信号に比べて微弱であ
り、持続時間も短かい。しかしながら、場合によ
つては、共通線ＡとトランジスタＴ２のベースと
の間の電位差が十分大きくなり、その結果、第１
のスイツチング装置（トランジスタＴ２）のうち
の所望しないものが導通状態になることがある。
ところで、制御信号というものは、当然ノイズ
と明瞭に区別される電位レベルに設定さるもので
ある。したがつて、共通線ＡとトランジスタＴ２
のベースとの間の電位差が一番大きくなるのは、
デコーダが制御信号を送つた駆動回路においてで
ある。そして、このような主に正規に選択された
トランジスタＴ２を通じて容量性装置に予め蓄え
られた電荷が放電される。その結果、共通線Ａの
電位が低下する。
と明瞭に区別される電位レベルに設定さるもので
ある。したがつて、共通線ＡとトランジスタＴ２
のベースとの間の電位差が一番大きくなるのは、
デコーダが制御信号を送つた駆動回路においてで
ある。そして、このような主に正規に選択された
トランジスタＴ２を通じて容量性装置に予め蓄え
られた電荷が放電される。その結果、共通線Ａの
電位が低下する。
したがつて、ノイズのために電流が流れ始めた
トランジスタＴ２では、短時間で共通線Ａと当該
トランジスタＴ２の電位差がカツト・オフ・レベ
ルより小さくなるので、当該トランジスタＴ２は
オフ状態になり、当該トランジスタＴ２を通じて
の放電は抑制される。このため、第１のスイツチ
ング装置（トランジスタＴ２）うちの望まないも
のを通じて電流が流れるとしても、それは正規に
選択されたトランジスタＴ２を通じて流れるオー
バーシユート電流に比べてピーク値がはるかに小
さい電流なので、ワード線を駆動するには至らな
い。
トランジスタＴ２では、短時間で共通線Ａと当該
トランジスタＴ２の電位差がカツト・オフ・レベ
ルより小さくなるので、当該トランジスタＴ２は
オフ状態になり、当該トランジスタＴ２を通じて
の放電は抑制される。このため、第１のスイツチ
ング装置（トランジスタＴ２）うちの望まないも
のを通じて電流が流れるとしても、それは正規に
選択されたトランジスタＴ２を通じて流れるオー
バーシユート電流に比べてピーク値がはるかに小
さい電流なので、ワード線を駆動するには至らな
い。
これに対し、正規に選択されたワード線の駆動
回路は他の駆動回路がオンからオフに転じた後で
も、なおオンの状態が続くので、前述のようなオ
ーバーシユート電流がトランジスタＴ２を通じて
流れることになる。
回路は他の駆動回路がオンからオフに転じた後で
も、なおオンの状態が続くので、前述のようなオ
ーバーシユート電流がトランジスタＴ２を通じて
流れることになる。
また、本実施例では負荷線に流れる電流をさら
に増幅させるために第２の増幅器としてNPNト
ランジスタＴ４を設けた関係上、NPNトランジ
スタＴ４が誤つた状態になつた場の対策を講じて
いる。すなわち、共通線Ａと同様に共通線Ｂを設
け、かつこれに容量性装置CBを結合した状態を
実現している。そして、容量性装置CBは抵抗RB
を通じて予め放電されている。したがつて、正し
く選択されたトランジスタＴ４がオン状態になる
と、共通線Ｂが充電されて電圧が上昇し、不所望
のトランジスタＴ４の誤つたオン状態が速やかに
解消される。
に増幅させるために第２の増幅器としてNPNト
ランジスタＴ４を設けた関係上、NPNトランジ
スタＴ４が誤つた状態になつた場の対策を講じて
いる。すなわち、共通線Ａと同様に共通線Ｂを設
け、かつこれに容量性装置CBを結合した状態を
実現している。そして、容量性装置CBは抵抗RB
を通じて予め放電されている。したがつて、正し
く選択されたトランジスタＴ４がオン状態になる
と、共通線Ｂが充電されて電圧が上昇し、不所望
のトランジスタＴ４の誤つたオン状態が速やかに
解消される。
本発明の装置は第１図にはPNPトランジスタ
Ｔ２が第１の共通線Ａに接続されたように描かれ
ているが、所望であれば駆動回路は第１の共通線
Ａに接続された容量性接合を有するNPNトラン
ジスタを含んでもよい。同様に本発明の技術思想
に従つて、第２の共通線Ｂに結合された容量性接
合を有するPNPトランジスタを駆動回路に用い
てもよい。また第１図に示した方以外のメモリ・
セルを、ワード線WLB1及びWLBN等のワード線
に列号されたメモリ・アレイに用いてもよい。
Ｔ２が第１の共通線Ａに接続されたように描かれ
ているが、所望であれば駆動回路は第１の共通線
Ａに接続された容量性接合を有するNPNトラン
ジスタを含んでもよい。同様に本発明の技術思想
に従つて、第２の共通線Ｂに結合された容量性接
合を有するPNPトランジスタを駆動回路に用い
てもよい。また第１図に示した方以外のメモリ・
セルを、ワード線WLB1及びWLBN等のワード線
に列号されたメモリ・アレイに用いてもよい。
同様の複数のワード線を駆動するために用いら
れる複数の駆動回路を適当に相互接続す事によつ
て、電力効率がかなり改善され且つ誤選択を防止
するアレイ・ワード線駆動装置が与えられた。そ
のような結果を得るために、この装置は全ての駆
動回路を電圧源の端子＋Ｖに接続するために１つ
の抵抗RAを用い、全ての駆動回路を大地に接続
するための１つの抵抗RBを用いている。
れる複数の駆動回路を適当に相互接続す事によつ
て、電力効率がかなり改善され且つ誤選択を防止
するアレイ・ワード線駆動装置が与えられた。そ
のような結果を得るために、この装置は全ての駆
動回路を電圧源の端子＋Ｖに接続するために１つ
の抵抗RAを用い、全ての駆動回路を大地に接続
するための１つの抵抗RBを用いている。
第１図は本発明によるメモリの駆動装置の実施
例の回路図、第２図は第１図の装置で発生する電
流及び電圧の時間変化を示す図である。 １０，１０Ａ…駆動回路、１６，１６Ａ…メモ
リ・セル、Ａ，Ｂ…共通線、WLB1，WLBN…ワ
ード線、Ｔ１〜Ｔ８…バイポーラ・トランジス
タ。
例の回路図、第２図は第１図の装置で発生する電
流及び電圧の時間変化を示す図である。 １０，１０Ａ…駆動回路、１６，１６Ａ…メモ
リ・セル、Ａ，Ｂ…共通線、WLB1，WLBN…ワ
ード線、Ｔ１〜Ｔ８…バイポーラ・トランジス
タ。
Claims (1)
- 【特許請求の範囲】 １ 第１の共通線と、 第２の共通線と、 複数の、それぞれがメモリ・セルに接続されて
いる負荷線と、 上記第１の共通線に結合された第１の容量性装
置と、 上記第２の共通線に結合された第２の容量性装
置と、 上記負荷線に対応して設けられ、それぞれが上
記第１の共通線と基準電位点との間に接続されて
なり、それぞれが制御端子を有し、かつ当該制御
端子と上記第１の共通線との間の電位差に応じて
導電度が変化する、複数の第１のスイツチング装
置と、 上記第１のスイツチング装置及び負荷線の組に
対応して設けられ、それぞれが対応する負荷線と
上記第２の共通線との間に接続されてなり、それ
ぞれが制御端子を有し、かつ対応する第１のスイ
ツチング装置の導電度及び当該制御端子と上記第
２の共通線との間の電位差に応じて導電度が変化
する、複数の第２のスイツチング装置と 上記第１の容量性装置を予め充電するための手
段と、 上記第２の容量性装置を予め放電するための手
段と、 上記複数の負荷線の各々を予め充電するための
手段と、 上記第１の容量性装置に予め蓄えられた電荷
を、第１のスイツチング装置の１つを介して放電
し、それによつて当該第１のスイツチング装置に
対応する負荷線に予め蓄えられた電荷を上記第２
の共通線に放電するために、上記複数の第１のス
イツチング装置のうちの選択された１つのスイツ
チング装置の制御端子に制御信号を印加する手段
とより成る メモリの駆動装置
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/260,576 US4413191A (en) | 1981-05-05 | 1981-05-05 | Array word line driver system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57183696A JPS57183696A (en) | 1982-11-12 |
| JPH024078B2 true JPH024078B2 (ja) | 1990-01-25 |
Family
ID=22989723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57022201A Granted JPS57183696A (en) | 1981-05-05 | 1982-02-16 | Driver |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4413191A (ja) |
| EP (1) | EP0064188B1 (ja) |
| JP (1) | JPS57183696A (ja) |
| DE (1) | DE3277713D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4572970A (en) * | 1982-11-19 | 1986-02-25 | Motorola, Inc. | Miller capacitance effect eliminator for use with a push-pull amplifier output stage |
| US4598390A (en) * | 1984-06-25 | 1986-07-01 | International Business Machines Corporation | Random access memory RAM employing complementary transistor switch (CTS) memory cells |
| BR9908804A (pt) | 1998-03-11 | 2001-10-30 | Dow Chemical Co | Fibras produzidas a partir de interpolìmeros eagente de pega |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3354321A (en) * | 1963-08-16 | 1967-11-21 | Sperry Rand Corp | Matrix selection circuit with automatic discharge circuit |
| US3474419A (en) * | 1964-06-08 | 1969-10-21 | Ampex | Word drive system for a magnetic core memory |
| US3688280A (en) * | 1970-09-22 | 1972-08-29 | Ibm | Monolithic memory system with bi-level powering for reduced power consumption |
| US3740730A (en) * | 1971-06-30 | 1973-06-19 | Ibm | Latchable decoder driver and memory array |
| US3863229A (en) * | 1973-06-25 | 1975-01-28 | Ibm | Scr (or scs) memory array with internal and external load resistors |
| JPS5341968A (en) * | 1976-09-29 | 1978-04-15 | Hitachi Ltd | Semiconductor circuit |
| US4168490A (en) * | 1978-06-26 | 1979-09-18 | Fairchild Camera And Instrument Corporation | Addressable word line pull-down circuit |
-
1981
- 1981-05-05 US US06/260,576 patent/US4413191A/en not_active Expired - Lifetime
-
1982
- 1982-02-16 JP JP57022201A patent/JPS57183696A/ja active Granted
- 1982-04-15 EP EP82103173A patent/EP0064188B1/de not_active Expired
- 1982-04-15 DE DE8282103173T patent/DE3277713D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57183696A (en) | 1982-11-12 |
| DE3277713D1 (en) | 1987-12-23 |
| EP0064188A2 (de) | 1982-11-10 |
| EP0064188B1 (de) | 1987-11-19 |
| US4413191A (en) | 1983-11-01 |
| EP0064188A3 (en) | 1985-10-02 |
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