KR910002502B1 - 복수개의 가변 클램프형 메모리 셀을 구비한 메모리 회로 - Google Patents

복수개의 가변 클램프형 메모리 셀을 구비한 메모리 회로 Download PDF

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Abstract

내용 없음.

Description

복수개의 가변 클램프형 메모리 셀을 구비한 메모리 회로
제1도는 선행기술의 메모리 셀 회로의 개략도.
제2도는 본 발명에 따른 메모리 셀 회로의 제1실시예의 개략도.
제3도는 본 발명에 따른 메모리 셀 회로의 제2실시예의 개략도.
제4도는 제1도의 종래개술의 메모리 셀에 대한 파형도.
제5도는 제2도 및 제3도의 본원 발명의 실시예에 의한 제공된 400mV의 더 낮은 컬렉터 전압을 예시하는 리드(read) 동작중의 파형도.
* 도면의 주요부분에 대한 부호의 설명
10,44,88 : (워드라인)드라이버 12,42 : 워드라인(word line)
14,16,46,48 : 메모리 셀 18,50 : 비트라인(bit line)
20,52 : 반전 비트라인 22,24,54,58 : NPN 트랜지스터
26,68,84 : 전류원 28,30,60,62 : 부하저항
32,36,76,78,86 : 노드 38,40 : 다이오드
66,82 : 공통저항 72,74 : 클램핑 트랜지스터
[발명의 배경]
본 발명은 한쌍의 교차-연결된 NPN 트랜지스터들을 사용한 정적 메모리 셀들에 관한 것이다.
전형적인 선행기술의 정적 랜덤 액세스 메모리(RAM) 셀이 제1도에 도시되어 있다. 워드라인(word line) 드라이버(10)가 워드라인(12)과 연결되고 워드라인(12)은 복수개의 메모리 셀과 연결되는 바, 그중 두개의 메모리 셀(14 및 16)들만이 도면에 도시되어 있다. 특정한 워드라인에 연결되어 있는 각각의 메모리 셀은 또한 상이한 한쌍의 비트라인에 연결되어 있다. 예를 들면, 메모리 셀(14)은 비트라인(18) 및 반전 비트라인(20)에 연결되어 있다.
어레이내에 있는 각각의 메모리 셀은 메모리 셀(14)과 동일한 구조를 갖는다. 전형적인 어레이에는, 이러한 셀들이 수천개 구비될 것이다. 각각의 셀은 한쌍의 교차-연결된 NPN 트랜지스터(22,24)들을 포함하는 바, 트랜지스터(22)의 컬렉터는 트랜지스터(24)의 베이스에 연결되고, 트랜지스터(24)의 컬랙터는 트랜지스터(22)의 베이스에 연결된다. 또한, 트랜지스터(22,24) 각각의 제1에미터는 각기 비트라인(18,20)들에 연결되고, 제2에미터는 워드의 모든 셀들에 대기 전류를 공급하는 전류원(26)에 연결된다. 트랜지스터(22,24)들의 컬렉터들은 각각 부하저항(28,30)들에 연결되어 있다.
동작에 있어서, 트랜지스터(22,24)들중 하나는 통상 도통 상태이고 다른 하나는 차단 상태로 된다. 대기모드에서, 트랜지스터(22)가 도통 상태이면, 이 트랜지스터의 컬렉터는 워드라인(12)의 전압보다 부하저항(28)에 대기 전류를 곱한 것과 같은 크기만큼 더 낮은 전압에 있게 된다. 트랜지스터(24)의 베이스는 같은 전압에 있을 것이다. 트랜지스터(24)의 제2에미터는 트랜지스터(22)의 제2에미터와 같이 동일한 전압에 있기 때문에, 이처럼 베이스 전압이 강하됨으로써 트랜지스터(24)가 차단된다.
셀을 리드(read)하는 경우, 워드라인(12)의 전압이 상승되어 더 많은 전류가 저항(28)을 통하여 트랜지스터(22)내로 흐르게 된다. 전류는 트랜지스터(22)의 제2에미터 외에도 제1에미터를 통하여 비트라인(18)상으로 흐르게 되는 바, 여기서 셀이 검출된다.
메모리 셀(14)에 라이트(write)하는 경우, 비트라인(18)을 가장 큰 부전원에 대하여 상대적으로 상승시키고, 비트라인(20)을 가장 큰 부전원에 대하여 상대적으로 강하시킴으로써, 트랜지스터(24)를 턴 온(turn on)시킨다. 트랜지스터(24)의 컬렉터의 전압이 강하하여 트랜지스터(22)를 턴 오프시킨다. 트랜지스터(22)의 컬렉터의 전압이 상승하여, 트랜지스터(24)의 베이스 전압을 상승시킨다. 트랜지스터(24)는 다시 비트라인(20)상의 값을 상승시킨다. 그러므로, 전술된 바와 같이 트랜지스터(22)가 아닌 트랜지스터(24)가 이제 도통하게 된다. 따라서, 상기 리드시의 상태와 반대의 상태가 셀에 야기된다.
셀의 상태를 변화시키기 위하여 또는 셀에 최종 라이트된 데이타를 리드하기 위하여 요구되는 시간 지연을 감소하기 위하여, 셀내에 축적된 전하는 최소화되어야만 한다. 셀내에 축적된 전하는 트랜지스터(22)의 베이스-컬렉터 접합 양단간의 순방향 바이어스 양에 의해 결정된다. 이것은 다이오드(38)를 이용하여 부하저항(28) 양단간의 전압강하를 제한하여, 트랜지스터(22)의 컬렉터-베이스 접합상의 순방향 바이어스를 제한함으로써 현재 행해지고 있다. 표준 다이오드는 대략 800밀리볼트(mV)의 전압강하를 가질 수 있는 바 이는, 비록 포화량을 제한시키기는 하나 여전히 메모리 셀 트랜지스터를 포화시킬 것이다. 쇼트키 다이오드를 사용함으로써, 이 전압강하는 대략 600mV로 제한될 수 있어서 메모리 셀 트랜지스터는 약간만 포화된다.
디이오드(38)가 확장된 베이스 영역과 매립층으로 구성된 비교적 큰 전압으로 형성되면, 축적된 전하를 제한하는 다이오드의 효율은 다이오드의 면적에 의해 결정된다. 다이오드(38)가 쇼트키 다이오드인 경우에, 이것은 쇼트키 다이오드의 온도 및 제조상의 변동에 관해 종속성을 가지는 셀의 상태를 감지하기 위한 기준레벨을 필요로 한다고 하는 바람직하지 않은 복잡성을 초래한다. 따라서 이것은 제조비용을 증가시킨다.
설계에 있어 다른 중요한 고려사항은 워드라인(12)의 잡음여유도이다. 워드라인(12)상에서 고전압 레벨과 저전압 레벨 사이의 큰 차이는 잡음여유를 증가시키기 위해서는 바람직하다. 부하저항들과 클램핑(clamping) 다이오드를 통과하는 리드 전류는 워드라인(12)이 선택될때 워드라인(12)의 고전압 레벨을 낮추어서, 잡음여유를 더욱 저하시킨다. 따라서 리드 전류를 제한하는 것이 바람직스럽다.
[발명의 개요]
본 발명은, "온" 상태 트랜지스터의 컬렉터가 포화를 방지하기 위하여 가변 전압 레벨로 클램프되는 개량형 메모리 셀 회로를 제공하는 것을 목적으로 한다. 이것은, 워드라인 회로내의 제1노드와 도통 상태의 트랜지스터의 컬렉터 사이의 전압을 제1레벨로 제한하는 한편, 제1노드와 비도통 상태의 트랜지스터의 컬렉터 사이의 전압을 보다 낮은 제2레벨로 제한함으로써 수행된다.
"온" 상태 트랜지스터의 컬렉터-베이스 접합상의 순방향 바이어스 전압을 감소시킴으로써, 포화가 방지되어 고속 라이트 회복 시간을 가능하게 한다. 이것은 동일한 리드사이클과 라이트사이클을 지닌 고속도 램의 실현에 있어서 바람직스럽다.
본 발명의 제1실시예에 따르면, 워드라인에 연결된 베이스들과 메모리 셀 트랜지스터들의 컬렉터들에 연결된 에미터들을 갖는 한쌍의 클램핑 트랜지스터들이 제공된다. 컬렉터들은 Vcc(접지)에 연결되어 있다. 공통저항이 워드라인과 메모리 셀의 부하저항들 사이에 제공된다. 클램핑 트랜지스터들은 "온"상태 트랜지스터의 컬렉터에서 전압을 제한하는 한편, 공통저항은 상기 메모리 셀의 부하저항들과 함께 분압기(分壓器)를 형성하여 비도통 상태의 트랜지스터의 컬렉터의 전압을 중간값으로 제한한다. 공통 워드라인에 접속되어 있는 모든 메모리 셀에 대해서 단일의 공통저항이 사용되고 있다.
또 다른 실시예에서, 클램핑 트랜지스터들은 그 베이스들이 공통저항의 일방의 도선에 연결되어 있으며, 공통저항의 타방의 도선은 워드라인용의 다알링턴 드라이버(driver)의 트랜지스터들 사이에 접속되어 있다. 메모리 셀의 부하저항들은 직접 워드라인에 접속되어 있다. 이 실시예에서, 클램핑 트랜지스터들은 도통 상태 트랜지스터의 컬렉터 전압을 클램핑 트랜지스터의 베이스-에미터 전압강하와 그 공통저항 양단간의 전압강하에 의해 고정되는 전압으로 유지시킨다. 비도통 상태 트랜지스터의 컬렉터용의 중간 전압은 다알링턴 드라이버의 제2트랜지스터의 베이스-에미터 전압강하에 의해 정해진다. 부가적으로, 이 실시예는, 상기 공통저항에 접속되는 전류원을 가지고 있고, 클램핑 트랜지스터를 다알링턴 드라이버의 제1트랜지스터에 접속함에 기인하여 필요로하는 부가적인 전류를 공급하고 있다.
선행기술에 있어서, 쇼트키 다이오드들을 사용하는 것과는 달리 클램핑을 위하여 NPN 트랜지스터들을 사용함으로써 두단계의 부가적인 마스킹 작업의 필요성을 제거하고, 더우기 반도체 칩상에서의 필요 면적은 보다 적어지게 된다. 클램핑 트랜지스터의 컬렉터를 Vcc(접지)에 연결시킴으로써, AC 및 DC 부하가 감소된다. AC 부하가 감소되는 것은 컬렉터의 접지에의 접속이 기생 기판용량을 단락시키기 때문이다. DC 부하가 감소되는 것은 클램핑 트랜지스터가 리드 전류의 대부분을 공급할 수 있기 때문이다. 이것은 워드라인 드라이버용으로 보다 소형의 디바이스를 사용하는 것을 허용하여서, 그 면적과 기생용량을 감소시킨다.
본 발명의 성질과 장점의 더욱 충분한 이해를 위해서, 이하 첨부도면을 참고로 본 발명의 구체적 실시 양태에 대해 설명한다.
바람직한 실시예들의 상세한 설명
제2도는 본 발명에 따른 메모리 셀 회로의 제1실시예의 개략도이다. 워드라인(42)이 다알링턴 드라이버(44)에 의해 구동되고 다수의 메모리 셀들에 접속되어 있다. 여기서는 두개의 메모리 셀(46 및 48)들만을 도시하였다. 메모리 셀(46)은 또한 비트라인(50)과 반전 비트라인(52)에 접속되어 있다. 비트라인(50 및 52)들은 워드라인(42)에 관련되는 워드에 대해서 메모리 셀(46)내에 저장된 1 또는 0중 어떤것의 표시를 제공한다. 완전한 메모리 회로에서는, 예시된 바와 같은 셀을 구비하고 있고 다수의 비트라인쌍들에 의해 교차되는 다수의 워드라인들이 있다.
메모리 셀(46)은 한쌍의 교차 접속된 트랜지스터(54,58)를 가지며,. 그 트랜지스터 각각은 부하 레지스터(60,62)와 연관되어 있다. 부하저항(60,62)들을 선행기술처럼 워드라인(42)에 접속하는 대신에, 이들은 라인(64)에 접속되어 있고, 라인(64)은 공통저항(66)을 통해서 워드라인(42)에 접속되어 있다.
전류원(68)은 트랜지스터(54 및 58)들의 하나의 에미터에 전류를 제공하는 한편, 트랜지스터(54 및 58)들의 다른 에미터는 비트라인(50 및 52)에 각각 접속되어 있다. 클램핑 트랜지스터(72,74)들은 베이스들이 워드라인(42)에 접속되고 컬렉터들은 접지에 접속되어 잇다. 트랜지스터(72,74)들의 에미터들은 트랜지스터(54,58)들의 컬렉터들에 각각 연결되어 있다.
동작에 있어서, 트랜지스터(54)가 "온"이 되면, 클램핑 트랜지스터(72)는 트랜지스터(54)의 컬렉터측의 노드(76)에서의 전압을 제1전압 레벨(V1)로 제한시킬 것이다. 전류가 저항(60)을 통하여 흐르기 때문에, 라인(64)에서의 전압은 제2전압 레벨(V2)로 될 것이다. 워드라인(42)에서의 전압(V3)은 V2에 저항(66) 양단간의 전압강하를 더한 것과 동일하다. V2는, 분압기를 형성하는 저항들(60,66)로부터 계산될 수 있는 전압만큼 V3보다 더 낮다. 저항(60,66)을 가로질러서의 총 전압은 트랜지스터(72)의 베이스-에미터 접합 전압과 같다. 저항(62)을 통하여 전류가 흐르지 않기 때문에, 트랜지스터(58)의 컬렉터측 노드(78)는 라인(64)의 낮은 전압(V2)으로 있다. 따라서, 노드(78)이 트랜지스터(58)의 베이스에 접속되어 있으므로, 트랜지스터(54)용의 순방향 베이스-컬렉터 전압이 포화개시를 위해 필요한 전압보다 낮게 제한될 수 있다. 이것은 공통저항(66)에 대해서 적당한 값을 선택함으로써 수행된다.
다수의 메모리 셀들이 라인(64)에 연결되어 있기 때문에, 공통저항(66)의 값은 부하저항(60 또는 62주중의 하나)과 라인(64)에 접속된 나머지의 메모리 셀들내의 등가 부하저항의 병렬 결합과 대략 같도록 선택된다. 공통저항(66)에 사용되는 값은, 라인(64)에 접속된 부하저항들의 수의 반으로 단일 부하저항(60)의 값을 나눔으로써 간단히 계산될 수 있다. 따라서, 예를 들어 트랜지스터(72)의 베이스-에미터 접합 양단간의 전압 강하가 0.8V이면, 공통저항(66) 양단간의 전압강하는 0.4V가 될 것이며, 따라서 트랜지스터(54)의 베이스-컬렉터 양단간에 0.4V의 순방향 전압이 초래된다.
클램핑 트랜지스터(72 및 74)들의 컬렉터 노드를 접지 접속함으로써, 속도개선이 수행된다. 이 접지 접속은 트랜지스터(72 및 74)들의 컬렉터에 존재하는 기판용량을 접지 또는 단락시키는 기능을 한다. 또한, 클램핑 트랜지스터(72 및 74)들의 컬렉터를 접지시킴으로써, 이들의 컬렉터들은 메모리 셀(46)에 대한 리드전류의 대부분을 제공할 수 있어서, 드라이버(44)가 공급해야만 하는 전류의 양을 감소시킨다. 이 구성은 드라이버(44)에 관하여 더 적은 장치의 사용을 허용함으로써 드라이버를 위해 필요한 면적을 감소시키고 기생용량을 감소시킨다. 이것이 성능에 있어서 개선을 가져온다.
따라서, 클램핑 트랜지스터(72 및 74)들은 컬렉터측들을 접지함으로써 AC 용량성 부하를 감소시킨다. 컬렉터측이 Vcc에 접속, 즉, 접지 접속되어 있기 때문에 DC 부하가 감소되고, 따라서 필요한 DC 리드 전류 또는 최소한 대부분의 DC 리드 전류를 제공할 수 있다. 워드 드라이버(44)의 부하를 감소시킴으로써, 이 회로의 잡음여유가 개선된다.
본 발명의 또다른 실시예가 제3도에 도시되어 있다. 제2도와 마찬가지로, 한쌍의 트랜지스터(54,58)가 관련 부하저항(60,62) 및 클램핑 트랜지스터(72,74)와 함께 제공되어 있다. 그러나, 저항(60,62)은 직접 워드라인(42)에 접속되어 있으며, 클램핑 트랜지스터(72 및 74)들의 베이스들은 라인(80)에 접속되어 있고, 그 라인(80)은 공통저항(82)에 접속되어 있다. 공통저항(82)은 전류원(84)과 노드(86) 사이에 접속되어 있다. 노드(86)는 는 워드라인 드라이버(88)에 있어서 중간 노드에 있고, 그곳에서 트랜지스터(90)의 에미터가 트랜지스터(92)의 베이스에 접속되어 있다.
이 실시예에서, 트랜지스터(54)가 "온"이 되면, 노드(76)에서의 전압은 공통저항(82)과 트랜지스터(72)의 베이스-에미터 전압을 통한 전압강하에 의해 결정된다. 전류가 저항(62)을 통하여 흐르지 않기 때문에 노드(78)는 워드라인(42)의 전압 레벨에 있을 것이다. 이 워드라인(42) 전압은 트랜지스터(92)의 베이스-에미터 전압강하분 만큼 노드(86)에서의 전압보다 낮다. 따라서, 이 전압강하는 공통저항(82)을 통한 전압강하량 만큼 노드(76)에 대한 전압강하보다도 낮다. 공통저항(82)이 다알링턴 드라이버(88)로부터 전류를 끌어내기 때문에, 전류원(84)이 부가적인 전류를 공급하는 것이 필요하다.
제2도처럼, 다수의 메모리 셀들이 도시된 것과 동일한 방법으로 워드라인(42)과 라인(80)에 접속되어 있다. 공통저항(82)에 관한 값은 공통저항(82) 양단간의 전압강하가 대략 트랜지스터(92)의 베이스-에미터 접합 전압의 반이되도록 선택되는 것이 바람직하다. 예를 들어, 트랜지스터(92)의 베이스-에미터 접합 전압이 800mV이라면, 이것은 노드(76)와 트랜지스터(54)의 베이스 사이에 400mV 차를 초래하여서, 트랜지스터(54)가 "온" 상태에서 포화되는 것을 방지한다.
이 분야의 숙련자라면 이해할 수 있겠지만, 본 발명은 그 기술적 사상 또는 필수적인 특성들로부터 벗어나지 않고서도 다른 특정 형태로 실시될 수 있다. 예를 들어서, 제2도와 제3도에서 트랜지스터(72 및 74)들 대신에 각각 다이오드가 사용될 수 있다. 선택적으로, 공통저항(82)을 중간 노드에 연결시켜, 제3도의 다알링턴 드라이버 이외의 다른 드라이버를 사용할 수 있다. 적당한 크기와 속도를 지닌 PNP 트랜지스터들이 개발된다면, 반전 구조를 사용하여 메모리 셀에 대해 PNP 트랜지스터들을 사용할 수 있다. 따라서, 본 발명의 바람직한 실시예들의 개시는 예시적인 것이며, 다음의 특허청구 범위에서 설명되는 본 발명의 범위를 제한시키지 않는다.

Claims (13)

  1. 복수개의 메모리 셀을 구비하고, 각각의 메모리 셀(46)이 한쌍의 트랜지스터(54,58)을 가지며, 제1트랜지스터(54)의 컬렉터가 제2트랜지스터(58)의 베이스에 접속되어 있고 상기 제2트랜지스터의 컬렉터가 상기 제1트랜지스터의 베이스에 접속되어 있으며, 제1부하저항(60)이 상기 제1트랜지스터의 상기 컬렉터를 워드라인(word line ; 42)에 접속시키고 제2부하저항(62)이 상기 제2트랜지스터의 상기 컬렉터를 상기 워드라인에 접속시키며, 상기 워드라인이 워드라인 드라이버(44)를 포함하는 워드라인 회로의 일부분이 되는, 메모리 회로에 있어서, 상기 워드라인 회로상의 제1노드와 상기 제1 및 제2트랜지스터들중 실질적으로 도통 상태의 트랜지스터의 상기 컬렉터와의 사이의 전압을 제1레벨로 제한하는 제1수단(72,74 ; 72,74,82) 및, 상기 제1노드와 상기 제1 및 제2트랜지스터들중 실질적으로 비도통 상태의 트랜지스터의 상기 컬렉터와의 사이의 전압을 상기 제1레벨보다 낮은 제2레벨로 제한하는 제2수단(66 ; 92)을 포함하는 것을 특징으로 하는 메모리 회로.
  2. 제1항에 있어서, 상기 제1수단은 베이스가 상기 워드라인에 접속되고 에미터가 상기 제1과 제2트랜지스터들 상기 컬렉터들 각각에 접속된 에미터를 갖는 제3 및 제4트랜지스터(72,74)를 가지고 있고, 상기 제2수단은 상기 워드라인을 상기 제1 및 제2부하저항에 접속시키는 제3의 공통저항(66)을 포함하는 것을 특징으로 하는 메모리 셀 회로.
  3. 제2항에 있어서, 상기 제3트랜지스터와 제4트랜지스터의 컬렉터들이 접지 접속되어 있는 것을 특징으로 하는 메모리 셀 회로.
  4. 제2항에 있어서, 상기 제3공통저항이 워드를 형성하는 복수개의 메모리 셀들(46,48)내에 있는 복수개의 부하저항들(60,62)에 접속되어 있는 것을 특징으로 하는 메모리 셀 회로.
  5. 제4항에 있어서, 상기 제3공통저항의 값이 상기 워드내에 있는 상기 복수개의 부하저항들의 병렬 결합값의 절반과 실질적으로 같은 것을 특징으로 하는 메모리 셀 회로.
  6. 제1항에 있어서, 상기 워드라인 드라이버는, 에미터가 상기 워드라인에 접속된 제3트랜지스터(92)와 에미터가 상기 제1노드에서 상기 제3트랜지스터의 베이스에 접속된 제4트랜지스터(90)를 포함하며, 상기 제1수단은, 제1도선이 상기 제1노드에 접속된 제3저항(82) 및 베이스들이 상기 제3저항의 제2도선에 접속되고 에미터들이 상기 제1 및 제2트랜지스터의 상기 컬렉터들 각각에 접속된 에미터들을 갖는 제5 및 제6클램핑 트랜지스터(72,74)를 가지며, 상기 제2수단은 상기 워드라인 구동 회로내에 있는 상기 제3트랜지스터의 베이스-에미터 접합을 가지고 있는 것을 특징으로 하는 메모리 셀 회로.
  7. 제6항에 있어서, 상기 제3공통저항의 상기 제2도선에 접속된 전류원을 또한 포함하는 것을 특징으로 하는 메모리 셀 회로.
  8. 제6항에 있어서, 상기 제5 및 제6트랜지스터의 컬렉터들이 접지 접속되어 있는 것을 특징으로 하는 메모리 셀 회로.
  9. 제6항에 있어서, 상기 제3공통저항의 상기 제2도선이 워드를 형성하는 복수개의 메모리 셀들내에 있는 복수개의 클램핑 트랜지스터들(72,74)에 접속되어 있는 것을 특징으로 하는 메모리 셀 회로.
  10. 워드라인에 접속된 복수개의 메모리 셀(46)을 구비하고, 각각의 메모리 셀은 한쌍의 트랜지스터(54,58)를 가지며, 제1트랜지스터의 컬렉터는 제2트랜지스터(58)의 베이스에 접속되어 있고 제2트랜지스터의 컬렉터는 상기 제1트랜지스터의 베이스에 접속되어 있는 메모리 회로에 있어서, 상기 워드라인과 상기 제1 및 제2트랜지스터들과의 사이에 접속되어 상기 워드라인과 상기 제1 및 제2트랜지스터중 실질적으로 도통 상태의 트랜지스터의 컬렉터와의 사이의 전압을 제한하는 수단(72,74 ; 72,74,82) 및, 상기 제1 및 제2트랜지스터들의 컬렉터에 접속되어 상기 제1 및 제2트랜지스터들중 실질적으로 비도통 상태의 트랜지스터의 컬렉터에 중간 전압 레벨을 제공하는 분압기 수단(60,62,66 ; 60,62,92)을 포함하는 것을 특징으로 하는 메모리 회로.
  11. 복수개의 메모리 셀을 구비하고, 각각의 메모리 셀은 한쌍의 트랜지스터들(54,58)을 가지며, 제1트랜지스터(54)의 컬렉터가 제2트랜지스터의 베이스에 접속되어 있고, 상기 제2트랜지스터(58)의 컬렉터가 상기 제1트랜지스터의 베이스에 접속되어 있으며, 제1부하저항(60)이 상기 제1트랜지스터의 상기 컬렉터를 워드라인(42)에 접속시키고, 제2부하저항(62)이 상기 제2트랜지스터의 상기 컬렉터를 상기 워드라인에 접속시키는 다수의 메모리 셀들을 지닌 메모리 회로에 있어서, 베이스들은 상기 워드라인에 접속되고 컬렉터들은 접지 접속되며 에미터들은 상기 제1 및 제2트랜지스터들의 컬렉터에 각기 접속되는 제3 및 제4트랜지스터(72,74) 및, 상기 워드라인을 상기 제1 및 제2부하 레지스터 및 복수개의 메모리 셀들내에 있는 복수개의 부하저항들에 접속시키는 제3공통저항(66)을 포함하는 것을 특징으로 하는 메모리 회로.
  12. 복수개의 메모리 셀을 구비하고, 각각의 메모리 셀이 한쌍의 트랜지스터들(54,58)을 가지며, 제1트랜지스터(54)의 컬렉터가 제2트랜지스터(58)의 베이스에 접속되어 있고 상기 제2트랜지스터의 컬렉터가 상기 제1트랜지스터의 베이스에 접속되어 있으며, 제1부가저항(60)이 상기 제1트랜지스터의 상기 컬렉터를 워드라인으로 접속시키고 제1부하저항(62)이 상기 제2트랜지스터의 상기 컬렉터를 상기 워드라인에 접속시키며, 상기 워드라인은 워드라인 드라이버(88)를 포함하는 워드라인 회로의 일부분이며, 상기 워드라인 드라이버는 에미터가 상기 워드라인에 접속된 제3트랜지스터(92)와 에미터가 상기 제3트랜지스터의 베이스에 접속된 제4트랜지스터(90)를 갖는 메모리 회로에 있어서, 상기 제4트랜지스터의 상기 에미터에 접속된 제1도선을 갖는 제3공통저항(82), 상기 제3공통저항의 제2도선에 접속된 전류원(84), 및 베이스들이 상기 제3공통저항의 상기 제2도선에 접속되어 있고, 컬렉터들이 접지 접속되어 있으며, 에미터들이 상기 제1 및 제2트랜지스터들의 상기 컬렉터들 각각 접속된 제5 및 제6클램핑 트랜지스터(72,74)를 포함하는 것을 특징으로 하는 메모리 회로.
  13. 제12항에 있어서, 상기 복수개의 메모리 셀들내에, 베이스가 상기 제3공통저항의 상기 제2도선에 접속되어 있는 복수개의 클램핑 트랜지스터를 또한 포함하는 것을 특징으로 하는 메모리 회로.
KR1019870005071A 1986-06-09 1987-05-22 복수개의 가변 클램프형 메모리 셀을 구비한 메모리 회로 KR910002502B1 (ko)

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