JPS6366794A - 変数クランプ型メモリセル - Google Patents

変数クランプ型メモリセル

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JPS6366794A
JPS6366794A JP62140110A JP14011087A JPS6366794A JP S6366794 A JPS6366794 A JP S6366794A JP 62140110 A JP62140110 A JP 62140110A JP 14011087 A JP14011087 A JP 14011087A JP S6366794 A JPS6366794 A JP S6366794A
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JP
Japan
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transistor
word line
transistors
collector
base
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JP62140110A
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English (en)
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サミール　エム．レイモン
ロジャー　ブイ．ラッフォード
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Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
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Filing date
Publication date
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技丘分互 本発明は一対の交差接続したＮＰＮ　トランジスタを使
用するスタティックメモリセルに関するものである。
従】Ｕえ４ 典型的な従来技術のスタティックランダムアクセスメモ
リ（ＲＡＭ）セルを第１図に示しである。
ワードラインドライバ１０がワードライン１２へ接続さ
れており、ワードライン１２は複数個のメモリセルへ接
続されておりその内の２つのメモリセル１４及び１６の
みを示しである。特定のノードラインへ接続されている
各メモリセルは更に異なった対のビットラインへ接続さ
れている。例えば、メモリセル１４はビットライン１８
と反転ビットライン２０とに接続されている。
アレイ内の各メモリセルはメモリセル１４の構成を持っ
ている。典型的なアレイにおいては、数十個のこの様な
セルが設けられている。各セルは一対の交差接続された
ＮＰＮトランジスタ２２．２４を有しており、トランジ
スタ２２のコレクタはトランジスタ２４のベースヘ接続
されており且つトランジスタ２４のコレクタはトランジ
スタ２２のベースヘ接続されている。トランジスタ２２
゜２４の各々の第１エミツタは夫々ビットライン１８及
び２０へ接続されており、且つ第２エミツタは電流源２
６へ接続されており、該電流源２６はワードの全てのセ
ルへ待機電流を供給する。トランジスタ２２．２４のコ
レクタは夫々負荷抵抗２８．３ｏへ接続されている。
動作に付いて説明すると、トランジスタ２２．２４の一
方は通常導通状態であり且つ他方は遮断状態である。待
機モードにおいて、トランジスタ２２が導通状態にある
と、そのコレクタは負荷抵抗２８の値にワードライン１
２における電圧の下での待機電流を掛けたものに等しい
電圧にある。
トランジスタ２４のベースは同一の電圧にある。
トランジスタ２４のエミッタはトランジスタ２２のエミ
ッタと同一の電圧にあるので、この低いベース電圧はト
ランジスタ２４を遮断状態とさせる。
該セルを読み取る為に、ワードライン１２の電圧を上昇
させ、従って抵抗２８及びトランジスタ２２を介して且
つトランジスタ２２の第２エミツタを出てビットライン
１８へ一層多くの電流を強制的に流させ、そこで検知が
行われる。メモリセル１４内へ書込を行う為には、ビッ
トライン１８を最も負の供給電圧と相対的に上昇させ、
且つビットライン２０を該最も負の供給電圧と相対的に
低下させ、その際にトランジスタ２４をターンオンさせ
る。トランジスタ２４のコレクタにおける電圧が降下し
、トランジスタ２２をターンオフさせる。トランジスタ
２２のコレクタにおける電圧が上昇し、トランジスタ２
４のベースをプルアップさせ、それによりビットライン
２ｏをプルアップして該セルの反対の状態を反映させる
。
該セルの状態を変更させるか又は該セル内に最後に書き
込まれたデータを読み取る為に必要とされる時間遅延を
減少させる為に、該セル内に蓄積される電荷を最小とせ
ねばならない。該セル内に蓄積される電荷の大きさは、
トランジスタ２２のベースコレクタ接合を横断しての順
方向バイアスの量によって決定される。このことは、現
在、ダイオード３８によって負荷抵抗２８を横断しての
電圧降下を制限することによって行われており、その際
にトランジスタ２２のコレクタベース接合上の順方向バ
イアスを制限している。標準的なダイオードは未だ約８
００ミリボルト（ｍＶ）の電圧降下を持っていることが
あり、飽和量が限定されているが、それはなおかつメモ
リセルトランジスタを飽和させる。ショク１−キーダイ
オードを使用することによって、電圧降下を約６００ｍ
Ｖに制限させることが可能であり、従ってメモリセルト
ランジスタは多少飽和されるのみである。
ダイオード３８が拡張ベース領域と埋込層とから構成さ
れる比較的大きな接合によって形成される場合、その蓄
積した電荷を制限する実効性はその面積によって決定さ
れる。ダイオード３８がショットキーダイオードである
と、それはショトキ−の温度及び製造上の変動に関して
の従属性を持ったセルの状態を検知する為の基準レベル
を必要とするという不所望な複雑性を導入する。
別の重要な設計上の考慮事項はワードライン１２の雑音
余裕である。ワードライン１２上の高及び低電圧レベル
間の大きな差異は雑音余裕を増加させる為には望ましい
、負荷抵抗及びクランプダイオードを介しての読取電流
は、ワードライン１２が選択さえるとその高電圧レベル
をプルダウンし、雑音余裕を低下させる。従って、読取
電流を制限することが望ましい。
■−亙 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、「オン」　トランジ
スタのコレクタが飽和を防止する為に可変電圧レベルヘ
クランプされる改良型メモリセル回路を提供することを
目的とする。
且−双 本発明においては、ワードライン回路内の第１ノードと
導通状態のトランジスタのコレクタとの間の電圧を第１
レベルへ制限し、一方該第１ノードと非導通状態のトラ
ンジスタのコレクタとの間の電圧をより低い第２レベル
へ制限することによって上記目的を達成している。
ｒオン」　トランジスタのコレクタベース接合上の順方
向バイアス電圧を減少させることによって、飽和が防止
され、高速の書込回復時間を可能としている。このこと
は、等しい読取及び書込サイクルを持った高速ＲＡ　Ｍ
の実現において望ましいことである。
本発明の第１実施例に拠れば、一対のクランプトランジ
スタはそれらのベースをワードラインへ接続しており且
つそれらのエミッタをメモリセルトランジスタのコレク
タへ接続している。これらのコレクタはＶｃｃ（接地）
へ接続されている。共通抵抗がワードラインとメモリセ
ルの負荷抵抗との間に設けられている。クランプトラン
ジスタはｒオン」トランジスタのコレクタにおける電圧
を制限し、一方該共通抵抗はメモリセルの負荷抵抗を具
備する分圧器を与えており、非導通状態トランジスタの
コレクタにおける電圧を中間値へ制限している。共通ワ
ードラインに接続されている全てのメモリセルに対して
単一の共通抵抗が使用されている。
別の実施例においては、クランプトランジスタがそれら
のベースを共通抵抗の一方のリードへ接続されており該
共通抵抗の他方のリードはワードライン用のダーリント
ンドライバのトランジスタ間に接続されている。メモリ
セルの負荷抵抗は直接ワードラインへ接続されている。
この実施例においては、クランプトランジスタは導通状
態トランジスタのコレクタを、クランプトランジスタの
ベースエミッタ電圧降下及び該共通抵抗における電圧降
下によって画定される電圧へ保持している。
非導通状態トランジスタのコレクタ用の中間電圧は、ダ
ーリントンドライバの第２トランジスタのペースエミッ
タ電圧降下によって設定される。この実施例は、付加的
に、該共通抵抗に接続される電流源を持っており、クラ
ンプトランジスタをダーリントンドライバの第１トラン
ジスタへ接続することに起因して必要とされる付加的な
電流を供給している。
従来技術においてはショットキーダイオードを使用して
いたのと異なり、クランプ用にＮＰＮトランジスタを使
用することによって、２つの付加的なマスキングステッ
プの必要性が除去され且つ半導体チップ上での面積の必
要性はより少なくなっている。クランプトランジスタの
コレクタをＶｃｃ　（接地）へ接続させることによって
、ＡＣ及びＤＣローディングが減少されている。ＡＣロ
ーディングが減少されているのは、コレクタの接地への
接続が寄生基板容量を短絡させているからである。ＤＣ
ローディングが減少されているのは、クランプトランジ
スタが読取電流の大部分を供給することが可能であるか
らである。このことは、ワードラインドライバ用により
小型の装置を使用することを可能とし、その面積及び寄
生容量を減少させている。
去１遼ｉｏｇ先胛 以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。
第２図は、本発明に基づくメモリセル回路の第１実施例
の概略図である。ワードライン４２はダーリントンドラ
イバ４４によって駆動され且つ複数個のメモリセルに接
続されており、その内のメモリセル４６及び４８のみを
示しである。メモリセル４６は又ビットライン５０に接
続されており且つその反転であるビットライン５２に接
続されている。ビットライン５０及び５２は、ワードラ
イン４２に関連するワードに対してメモリセル４６内に
格納されている１又は０のどちらかの表示を提供する。
完全なメモリ回路において、各々が図示した如きセルを
具備しており、複数個のビットライン対によって交差さ
れる複数個のワードラインがある。
メモリセル４６は一対の交差接続したトランジスタ５４
．５８を持っており、それらは夫々関連する負荷抵抗６
ｏ、６２を持っている。負荷抵抗６０．６２を従来技術
における如くワードライン４２に接続する代わりに、そ
れらはライン６４に接続されており、ライン６４は共通
抵抗６６を介してワードライン４２に接続されている。
電流源６８はトランジスタ５４及び５８の１つのエミッ
タへ電流を供給し、一方トランジスタ５４．５８の他方
のエミッタは夫々ビットライン５０及び５２に接続され
ている。クランプトランジスタ７２．７４のベースはワ
ードライン４２へ接続されており且つそれらのコレクタ
は接地接続されている。トランジスタ７２及び７４のエ
ミッタは夫々トランジスタ５４．５８のコレクタへ接続
されている。　　　　　− 動作に付いて説明すると、トランジスタ５４がオンする
と、クランプトランジスタ７２はトランジスタ５４のコ
レクタ、ノード７６、における電圧を第１電圧レベル（
ｖｌ）に制限する。ｍ流は抵抗６ｏを介して流れるので
、ライン６４における電圧は第２電圧レベル（ｖ２）で
ある、ライン４２における電圧（ｖ３）はｖ２に抵抗６
６における電圧降下を加えたものである。■２はｖ３以
下のトランジスタ７２のペースエミッタ接合を介しての
電圧降下を抵抗６６及び６０で割ったものと等価である
。抵抗６２を介して電流は流れないので、トランジスタ
５８のコレクタ、ノード７８、はライン６４のこの低い
電圧（ｖ２）にある。従って、ノード７８はトランジス
タ５４のベースに接続されているので、トランジスタ５
４用の順方向ペースコレクタ電圧は飽和開始に必要な電
圧よりも低く制限させることが可能である。このことは
、共通抵抗６６に対して適宜の値を選択することによっ
て達成される。
複数個のメモリセルがライン６４に接続されているので
、共通抵抗６６の値は、負荷抵抗（６０又は６２のいず
れか）とライン６４に接続されている残りのメモリセル
内の等価負荷抵抗との並列結合に略等しく選択される。
抵抗６６に使用される値は、単一の負荷抵抗（６０）の
値をライン゛６４に接続されている負荷抵抗の半数で割
った値として簡単に計算することが可能である。従って
、例えば、トランジスタ７２のペースエミッタ接合にお
ける０、８ｖの電圧降下がある場合、抵抗６６における
電圧降下は０．４Ｖであり、従ってトランジスタ５４の
ペースコレクタ接合における０゜４ｖの順方向電圧とな
る。
クランプトランジスタ７２及び７４のコレクタノードを
接地接続させることによって、速度上の改善が得られる
。この接地接続は、トランジスタ７２及び７４のコレク
タに存在する基板容量を接地乃至は短絡させるべく機能
する。更に、クランプトランジスタ７２及び７４のコレ
クタを接地接続させることによって、これらのコレクタ
はメモリセル４６ようの読取電流の殆どを供給すること
が可能であり、従って分圧器４４によって供給されねば
ならない電流の量を減少させている。この構成は分圧器
４４用のより小型の装置を使用することを可能とし、そ
の際に分圧器用に必要とされる面積を減少させ且つ寄生
容量を減少させている。
これにより、性能が改善されることとなる。
従って、クランプトランジスタ７２及び７４はそれらの
コレクタを接地することによってＡＣ容量負荷を減少さ
せている。コレクタがＶｃｃに接続即ち接地接続されて
いるのでＤＣ負荷が減少され、従って所要のＤＣ読取電
流、又はＤＣ読取電流の少なくとも大部分を供給するこ
とが可能である。
本発明の別の実施例を第３図に示しである。第２図に示
した如く、一対のトランジスタ５４．５８が関連する負
荷抵抗６０．６２及びクランプトランジスタ７２．７４
と共に設けられている。然し乍ら、抵抗６ｏ及び６２は
直接的にワードライン４２へ接続されており、一方クラ
ンプトランジスタ７２及び７４のベースはライン８０へ
接続されており、ライン８０は共通抵抗８２へ接続され
ている。抵抗８２は電流源８４とノード８６間に接続さ
れている。ノード８６はワードドライバ８８における中
間ノードであり、そこでトランジスタ９０のエミッタが
トランジスタ９２のベースヘ接続されている。
この実施例において、トランジスタ５４がオンすると、
ノード７６における電圧は、共通抵抗８２における電圧
降下とトランジスタ７２のペースエミッタ電圧によって
決定される。抵抗６２を介しては電流は流れないので、
ノード７８はワードライン４２の電圧レベルにある。ラ
イン４２の電圧は、トランジスタ９２のペースエミッタ
電圧降下分だけノード８６における電圧よりも低い。従
って、この電圧降下は、共通抵抗８２を介しての電圧降
下の量だけノード７６に対する電圧降下よりも低い。抵
抗８２はダーリントンドライバ８８から電流を引きだす
ので、電流源８４は付加的な電流を供給することが要求
される。
第２図における如く、複数個のメモリセルが。
図示したのと同一の態様で、ワードライン４２及びライ
ン８０に対して接続されている。抵抗８２に対する値は
、好適には、トランジスタ９２のペースエミッタ接合電
圧の約半分の電圧降下を抵抗８２において与える様に選
択される６例えば、トランジスタ９２のペースエミッタ
接合電圧が８゜ＯｍＶであると、これはノード７６とト
ランジスタ５４のベースとの間は４００ｍＶの電圧差と
なり、従ってトランジスタ５４が「オン」状態において
飽和状態となることを防止する。
当業者等にとって理解される如く、本発明の技術的範囲
を逸脱すること無しに、本発明を他の特定の実施形態に
具体化することが可能である。例えば、第２図及び第３
図のトランジスタ７２及び７４の代わりにダイオードを
使用することが可能である。一方、共通抵抗８２を中間
ノードに接続させて、第３図においてダーリントンドラ
イバ以外のドライバを使用することも可能である。ＰＮ
Ｐトランジスタを適切な寸法及び速度を持ったものとし
て形成する場合には、反転構造を使用してメモリセルに
対してＰＮＰｈランジスタを使用することが可能である
。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
【図面の簡単な説明】
第１図は従来のメモリセル回路の概略図、第２図は本発
明に基づくメモリセル回路の第１実施例に概略図、第３
図は本発明に基づくメモリセル回路の第２実施例の概略
図、である。 （符号の説明） ４２：ワードライン ４４：ダーリントンドライバ ４６．４８：メモリセル ５０．５２：ビットライン ５４．５８ニドランジスタ ロ０．６２：負荷抵抗 ６６：共通抵抗 ６８：電流源 ７２．７４：クランプトランジスタ ７６．７８：ノード 特許出願人　　　　フェアチャイルド　セミコンダクタ
　コーポレーショ ン ＦＩＱ、−２，”

Claims (1)

  1. 【特許請求の範囲】 １、複数個のメモリセルを持ったメモリ回路において、
    各メモリセルは一対のトランジスタを持っており、第１
    トランジスタのコレクタは第２トランジスタのベースへ
    接続されており且つ前記第２トランジスタのコレクタは
    前記第１トランジスタのベースへ接続されており、第１
    負荷抵抗が前記第１トランジスタの前記コレクタをワー
    ドラインへ接続させており且つ第２負荷抵抗が前記第２
    トランジスタの前記コレクタを前記ワードラインへ接続
    させており、前記ワードラインはワードラインドライバ
    を具備するワードライン回路の一部であり、前記ワード
    ライン回路内の第１ノードと前記第１及び第２トランジ
    スタの実質的に導通状態にある一方の前記コレクタとの
    間の電圧を第１レベルへ制限する第１手段が設けられて
    おり、且つ前記第１ノードと前記第１及び第２トランジ
    スタの実質的に導通状態にある一方の前記コレクタとの
    間の電圧を前記第１レベルよりも低い第２レベルへ制限
    させる第２手段が設けられていることを特徴とする回路
    。 ２、特許請求の範囲第１項において、前記第１手段はベ
    ースを前記ワードラインへ接続させており且つエミッタ
    を前記第１及び第２トランジスタの夫々の前記コレクタ
    へ接続されている第３及び第４トランジスタを有してお
    り、且つ前記第２手段は前記ワードラインを前記第１及
    び第２負荷抵抗へ接続させている第３共通抵抗を有する
    ことを特徴とする回路。 ３、特許請求の範囲第２項において、前記第３及び第４
    トランジスタのコレクタは接地接続されていることを特
    徴とする回路。 ４、特許請求の範囲第２項において、前記第３共通抵抗
    はワードを形成する複数個のメモリセル内の複数個の負
    荷抵抗へ接続されていることを特徴とする回路。 ５、特許請求の範囲第４項において、前記第３共通抵抗
    の値は前記ワード内の前記複数個の負荷抵抗の半分の並
    列結合の値に実質的に等しいことを特徴とする回路。 ６、特許請求の範囲第１項において、前記ワードライン
    ドライバはエミッタを前記ワードラインへ接続した第３
    トランジスタを有しており且つエミッタを前記第１ノー
    ドにおいて前記第３トランジスタのベースへ接続してい
    る第４トランジスタを有しており、前記第１手段が第１
    リードにおいて前記第１ノードへ接続されている第３抵
    抗を有すると共にベースを前記第３共通抵抗の第２リー
    ドへ接続させており且つエミッタを前記第１及び第２ト
    ランジスタの前記コレクタへ接続させている第５及び第
    ６クランプトランジスタを有しており、前記第２手段は
    前記ラインドライバ内の前記第３トランジスタのベース
    エミッタ接合を有していることを特徴とする回路。 ７、特許請求の範囲第６項において、前記第３共通抵抗
    の前記第２リードへ接続されている電流源が設けられて
    いることを特徴とする回路。 ８、特許請求の範囲第６項において、前記第５及び第６
    トランジスタのコレクタは接地接続されていることを特
    徴とする回路。 ９、特許請求の範囲第６項において、前記第３共通抵抗
    の前記第２リードはワードを形成する複数個のメモリセ
    ルにおける複数個のクランプトランジスタへ接続されて
    いることを特徴とする回路。 １０、ワードラインに接続されている複数個のメモリセ
    ルを持ったメモリ回路において、各メモリセルは一対の
    トランジスタを持っており、第１トランジスタのコレク
    タは第２トランジスタのベースへ接続されており且つ前
    記第２トランジスタのコレクタは前記第１トランジスタ
    のベースヘ接続されており、前記ワードラインと前記第
    １及び第２トランジスタの前記コレクタとの間に接続さ
    れており前記ワードラインと前記第１及び第２トランジ
    スタの実質的に導通状態にある一方のコレクタとの間の
    電圧を第１電圧レベルへ制限する手段が設けられており
    、前記第１及び第２トランジスタの前記コレクタへ接続
    されており前記第１及び第２トランジスタの実質的に導
    通状態にある一方のコレクタへ中間電圧レベルを供給す
    る分圧手段が設けられていることを特徴とする回路。 １１、複数個のメモリセルを持ったメモリ回路において
    、各メモリセルは一対のトランジスタを持つており、第
    １トランジスタのコレクタは第２トランジスタのベース
    へ接続されており且つ前記第２トランジスタのコレクタ
    は前記第１トランジスタのベースへ接続されており、第
    １負荷抵抗が前記第１トランジスタの前記コレクタをワ
    ードラインへ接続させており且つ第２負荷抵抗が前記第
    ２トランジスタの前記コレクタを前記ワードラインへ接
    続させており、ベースを前記ワードラインへ接続させて
    おりコレクタを接地接続されており且つエミッタを前記
    第１及び第２トランジスタの前記コレクタへ夫々接続さ
    せている第３及び第４トランジスタが設けられており、
    第３共通抵抗が前記ワードラインを前記第１及び第２負
    荷抵抗へ且つ複数個のメモルセル内の複数個の負荷抵抗
    へ接続させていることを特徴とする回路。 １２、複数個のメモリセルを持ったメモリ回路において
    、各メモリセルは一対のトランジスタを持っており、第
    １トランジスタのコレクタは第２トランジスタのベース
    へ接続されており且つ前記第２トランジスタのコレクタ
    は前記第１トランジスタのベースへ接続されており、第
    １負荷抵抗が前記第１トランジスタの前記コレクタをワ
    ードラインへ接続させており且つ第２負荷抵抗が前記第
    ２トランジスタの前記コレクタを前記ワードラインへ接
    続させており、前記ワードラインはワードラインドライ
    バを具備するワードライン回路の一部であり、前記ワー
    ドラインドライバはエミッタを前記ワードラインへ接続
    した第３トランジスタとエミッタを前記第３トランジス
    タのベースへ接続させた第４トランジスタを持っており
    、第３共通抵抗が第１リードを前記第４トランジスタの
    前記エミッタへ接続させており、電流源が前記第３共通
    抵抗の第２リードへ接続されており、ベースを前記第３
    共通抵抗の前記第２リードへ接続させておりコレクタを
    接地接続させており且つエミッタを前記第１及び第２ト
    ランジスタの前記コレクタへ夫々接続させている第５及
    び第６クランプトランジスタが設けられていることを特
    徴とする回路。 １３、特許請求の範囲第１２項において、ベースを前記
    第３共通抵抗の前記第２リードへ接続させており前記複
    数個のメモリセル内に複数個のクランプトランジスタが
    設けられていることを特徴とする回路。
JP62140110A 1986-06-09 1987-06-05 変数クランプ型メモリセル Pending JPS6366794A (ja)

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US872292 1986-06-09
US06/872,292 US4745580A (en) 1986-06-09 1986-06-09 Variable clamped memory cell

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JPS6366794A true JPS6366794A (ja) 1988-03-25

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ID=25359267

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JP62140110A Pending JPS6366794A (ja) 1986-06-09 1987-06-05 変数クランプ型メモリセル

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DE3786496T2 (de) 1994-02-03
EP0252780A3 (en) 1989-11-23
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CA1282493C (en) 1991-04-02
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