JPS6249677B2 - - Google Patents
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- JPS6249677B2 JPS6249677B2 JP5010882A JP5010882A JPS6249677B2 JP S6249677 B2 JPS6249677 B2 JP S6249677B2 JP 5010882 A JP5010882 A JP 5010882A JP 5010882 A JP5010882 A JP 5010882A JP S6249677 B2 JPS6249677 B2 JP S6249677B2
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- YPSXFMHXRZAGTG-UHFFFAOYSA-N 4-methoxy-2-[2-(5-methoxy-2-nitrosophenyl)ethyl]-1-nitrosobenzene Chemical compound COC1=CC=C(N=O)C(CCC=2C(=CC=C(OC)C=2)N=O)=C1 YPSXFMHXRZAGTG-UHFFFAOYSA-N 0.000 description 2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はワード線放電電流源用バイアス回路を
備えた半導体メモリ、特にバイポーラトランジス
タによる飽和形メモリセルを用いた半導体メモリ
に関する。
備えた半導体メモリ、特にバイポーラトランジス
タによる飽和形メモリセルを用いた半導体メモリ
に関する。
(2) 発明の背景
半導体メモリにおいては読込まれた“１”
“０”のデータを保持すべくいわゆる保持電流が
メモリセルに通電される。そしてあるワード線が
選択から非選択に移行する際には、その保持電流
が放電されることになる。従つて保持電流が大き
い程その選択切替時のスイツチングスピードが高
速となる。ところが半導体メモリの大容量化なら
びに低消費電力化を図る上ではその保持電流ＩH
が小さい程好ましいから、高速のスイツチングス
ピードが達成できなくなる。そこで本出願人は、
選択されたワード線に対して選択的に放電電流Ｉ
Dを引き込むことができるようにし、これにより
スイツチングスピードの高速化を図るという提案
を既に行なつた。一方、半選択メモリセルにおけ
る検出トランジスタのエミツタを高電位に持ち上
げるということが行なわれている。該半選択メモ
リセルへの誤書込みを防止するためである。そう
すると、飽和形セルにおいてはワード線の前記放
電電流ＩDの一部に半選択メモリセルを介して非
選択ビツト線からシンク電流が流れ込むという現
象が現われ前記放電電流ＩDを導入したにも拘ら
ずそれ程スイツチングスピードが高速化しないと
いう不都合を生ずる。
“０”のデータを保持すべくいわゆる保持電流が
メモリセルに通電される。そしてあるワード線が
選択から非選択に移行する際には、その保持電流
が放電されることになる。従つて保持電流が大き
い程その選択切替時のスイツチングスピードが高
速となる。ところが半導体メモリの大容量化なら
びに低消費電力化を図る上ではその保持電流ＩH
が小さい程好ましいから、高速のスイツチングス
ピードが達成できなくなる。そこで本出願人は、
選択されたワード線に対して選択的に放電電流Ｉ
Dを引き込むことができるようにし、これにより
スイツチングスピードの高速化を図るという提案
を既に行なつた。一方、半選択メモリセルにおけ
る検出トランジスタのエミツタを高電位に持ち上
げるということが行なわれている。該半選択メモ
リセルへの誤書込みを防止するためである。そう
すると、飽和形セルにおいてはワード線の前記放
電電流ＩDの一部に半選択メモリセルを介して非
選択ビツト線からシンク電流が流れ込むという現
象が現われ前記放電電流ＩDを導入したにも拘ら
ずそれ程スイツチングスピードが高速化しないと
いう不都合を生ずる。
(3) 従来技術と問題点
本出願人は先に、特願昭56−155100号におい
て、前記放電電流ＩDを引き込む電流源として、
定電流源用バイアス回路の一部にピンチ抵抗を形
成し、該ピンチ抵抗の抵抗値の大小に応じて放電
電流の大小が定まるようにした半導体メモリを提
案した。この従来技術によれば、ピンチ抵抗はト
ランジスタのエミツタ直下のベース層を利用した
抵抗であつて、その抵抗値は、製造ロツトによつ
てトランジスタのベース幅が変動しても、そのト
ランジスタの逆電流増幅率（逆β）にほぼ比例し
て変化する事実を利用して、製造ロツトのバラツ
キに応じて放電電流の大小を定め、それにより半
導体メモリのスイツチングスピードを高速に維持
している。
て、前記放電電流ＩDを引き込む電流源として、
定電流源用バイアス回路の一部にピンチ抵抗を形
成し、該ピンチ抵抗の抵抗値の大小に応じて放電
電流の大小が定まるようにした半導体メモリを提
案した。この従来技術によれば、ピンチ抵抗はト
ランジスタのエミツタ直下のベース層を利用した
抵抗であつて、その抵抗値は、製造ロツトによつ
てトランジスタのベース幅が変動しても、そのト
ランジスタの逆電流増幅率（逆β）にほぼ比例し
て変化する事実を利用して、製造ロツトのバラツ
キに応じて放電電流の大小を定め、それにより半
導体メモリのスイツチングスピードを高速に維持
している。
しかしながら、上述の従来技術には次の問題点
がある。第１の問題点は、上記ピンチ抵抗は、メ
モリセルを構成するトランジスタのエミツタ部分
の特性しか代表しておらず、製造ロツトによるメ
モリセルの特性のバラツキに充分に対応していな
いことである。実際には、メモリセルは負荷とし
てのPNPトランジスタとフリツプ・フロツプを構
成するマルチエミツタNPNトランジスタとで構
成されているため、これらのトランジスタの特性
が製造ロツトによつて異なると、半選択メモリセ
ルにビツト線から流れ込むシンク電流もそれに応
じて異なるため、スイツチングスピードの高速化
を製造ロツトのバラツキに無関係に維持すること
は依然として困難であつた。第２の問題点はピン
チ抵抗の抵抗値は比較的大であるため、ピンチ抵
抗形成用のトランジスタのベース幅を小としなけ
ればならず、設計が比較的困難であることであ
る。
がある。第１の問題点は、上記ピンチ抵抗は、メ
モリセルを構成するトランジスタのエミツタ部分
の特性しか代表しておらず、製造ロツトによるメ
モリセルの特性のバラツキに充分に対応していな
いことである。実際には、メモリセルは負荷とし
てのPNPトランジスタとフリツプ・フロツプを構
成するマルチエミツタNPNトランジスタとで構
成されているため、これらのトランジスタの特性
が製造ロツトによつて異なると、半選択メモリセ
ルにビツト線から流れ込むシンク電流もそれに応
じて異なるため、スイツチングスピードの高速化
を製造ロツトのバラツキに無関係に維持すること
は依然として困難であつた。第２の問題点はピン
チ抵抗の抵抗値は比較的大であるため、ピンチ抵
抗形成用のトランジスタのベース幅を小としなけ
ればならず、設計が比較的困難であることであ
る。
(4) 発明の目的
本発明の目的は、上述の従来技術における問題
点にかんがみ、半導体メモリのワード線放電電流
源用バイアス回路に、メモリセルと実質的に同一
特性を有するダミーセルを設けるという構想に基
づき、製造ロツトによるメモリセルの特性のバラ
ツキに依存しない高速スイツチングスピードで動
作し、かつ設計が比較的容易な半導体メモリを提
供することにある。
点にかんがみ、半導体メモリのワード線放電電流
源用バイアス回路に、メモリセルと実質的に同一
特性を有するダミーセルを設けるという構想に基
づき、製造ロツトによるメモリセルの特性のバラ
ツキに依存しない高速スイツチングスピードで動
作し、かつ設計が比較的容易な半導体メモリを提
供することにある。
(5) 発明の実施例
以下図面に基づいて本発明の実施例を説明す
る。
る。
第１図は本発明に適用される半導体メモリの一
部を示す回路図である。第１図において、W+お
よびW-は一対の選択されているワード線（選択
ワード線）であり、その間にメモリセルMCが挾
まれている。メモリセル中、SCは選択されてい
るメモリセル（選択メモリセル）、HSCは半選択
のメモリセル（半選択メモリセル）を示してい
る。選択ワード線W+，W-の間には図示しない多
数の半選択メモリセルが存在する。また、図示し
ない多数の非選択ワード線および非選択メモリセ
ルも存在する。各メモリセルMCは又、それぞれ
一対のビツト線BL1，１又はBL2，２の間
に挾まれており、１つのビツト線対と１つのワー
ド線対を選択して所望の１つのメモリセルSCを
アクセスすることができる。メモリセルMCは
各々“１”又は“０”のデータを記憶しており、
この記憶データを保持するための電流、すなわち
保持電流ＩHを引き込むための定保持電流源SIHが
設けられている。従つて、ワード線切替えが行わ
れるときには、選択ワード線W+，W-の電荷は保
持電流源SIHに保持電流ＩHとして吸収されるとい
う形で放電される。
部を示す回路図である。第１図において、W+お
よびW-は一対の選択されているワード線（選択
ワード線）であり、その間にメモリセルMCが挾
まれている。メモリセル中、SCは選択されてい
るメモリセル（選択メモリセル）、HSCは半選択
のメモリセル（半選択メモリセル）を示してい
る。選択ワード線W+，W-の間には図示しない多
数の半選択メモリセルが存在する。また、図示し
ない多数の非選択ワード線および非選択メモリセ
ルも存在する。各メモリセルMCは又、それぞれ
一対のビツト線BL1，１又はBL2，２の間
に挾まれており、１つのビツト線対と１つのワー
ド線対を選択して所望の１つのメモリセルSCを
アクセスすることができる。メモリセルMCは
各々“１”又は“０”のデータを記憶しており、
この記憶データを保持するための電流、すなわち
保持電流ＩHを引き込むための定保持電流源SIHが
設けられている。従つて、ワード線切替えが行わ
れるときには、選択ワード線W+，W-の電荷は保
持電流源SIHに保持電流ＩHとして吸収されるとい
う形で放電される。
DISは放電回路であり、定電流源SIDとバイア
ス回路BSを備えている。放電回路DISは周知の如
く、選択ワード線に対してのみ選択的に放電電流
ＩDを吸収するようにしたものであり、従つて選
択ワード線からの電荷の放電はＩH＋ＩDでなされ
ることになり、放電回路DISが存在しない場合と
比較してスイツチングスピードは高速化される。
なお、放電電流ＩDを流すトランジスタT5は選択
ワード線についてのみオンとなるトランジスタで
あり、コンデンサＣおよび抵抗Ｒと共に時定数を
もつたスイツチを形成し、なるべく長い間、電流
ＩDを吸収できるようにする働きをする。ただ
し、これらT5，Ｃ，Ｒ等は本発明の本質ではな
い。
ス回路BSを備えている。放電回路DISは周知の如
く、選択ワード線に対してのみ選択的に放電電流
ＩDを吸収するようにしたものであり、従つて選
択ワード線からの電荷の放電はＩH＋ＩDでなされ
ることになり、放電回路DISが存在しない場合と
比較してスイツチングスピードは高速化される。
なお、放電電流ＩDを流すトランジスタT5は選択
ワード線についてのみオンとなるトランジスタで
あり、コンデンサＣおよび抵抗Ｒと共に時定数を
もつたスイツチを形成し、なるべく長い間、電流
ＩDを吸収できるようにする働きをする。ただ
し、これらT5，Ｃ，Ｒ等は本発明の本質ではな
い。
本発明は放電回路DISに含まれるバイアス回路
BSに改良を加えたものである。
BSに改良を加えたものである。
各ビツト線対の間に接続された回路BCL1，
BCL2，……は周知のビツトクランプ回路であ
る。選択ビツト線対の間のビツトクランプ回路の
みオフにし、非選択ビツト対の間のビツトクラン
プ回路をオンにすることにより、非選択ビツト線
電位を高電位に持ち上げ、それにより、選択メモ
リセルSCへの書込みに伴う半選択メモリセル
HSCへの誤書込みを防止している。
BCL2，……は周知のビツトクランプ回路であ
る。選択ビツト線対の間のビツトクランプ回路の
みオフにし、非選択ビツト対の間のビツトクラン
プ回路をオンにすることにより、非選択ビツト線
電位を高電位に持ち上げ、それにより、選択メモ
リセルSCへの書込みに伴う半選択メモリセル
HSCへの誤書込みを防止している。
第２図は第１図に示した半選択メモリセル
HSCを示す回路図である。第２図において、
T1，T2はフリツプ・フロツプを構成するマルチ
エミツタNPNトランジスタであり、T3，T4は負
荷となるPNPトランジスタである。〇で包囲され
たトランジスタT1，T3がオン状態にあるとす
る。ワード線対W+，W-が選択状態から非選択に
向うとき、ワード線W+，W-およびメモリセル
HSC内の各ノードにおける電荷は電流ＩH＋ＩD
として保持電流源SIHおよび放電回路DISに吸収
される。ところで、このメモリセルHSCは半選
択状態であるから、ビツト線対BL2，２はビ
ツトクランプ回路BCL2（第１図）の駆動により
ハイレベル（Ｈレベル）に持ち上げられている。
フリツプ・フロツプを構成するトランジスタ、例
えばT1について、そのマルチエミツタのうち、
ビツト線BL2に接続されたエミツタをＥSとし、
ワード線W-に接続されたエミツタをＥHとする
と、飽和形メモリセルを用いる半導体メモリにあ
つては、エミツタＥSの電位がエミツタＥHの電位
より高くなると、該エミツタＥSが逆トランジス
タのコレクタとして働くようになり、ビツト線
BL2からエミツタＥSを通つてエミツタＥHにいわ
ゆるシンク電流ＩSが流れ込む。従つて、半選択
メモリセルのすべてからのこのシンク電流はワー
ド線W-を介して流れる放電電流ＩH＋ＩDの一部
を占める。このことは、シンク電流ＩSの存在に
よつて、半選択状態から非選択状態に向うメモリ
セルHSC内の各ノードから引き出すべき電荷の
放電が阻害されてしまうことを意味する。ビツト
線BL2からトランジスタT1を通つてワード線W-
に流れるシンク電流ＩSの大きさは、第２図ｂに
示すグラフからわかるように、トランジスタT1
の逆電流増幅率（逆β）にほぼ比例する。従つ
て、逆βが大である程スイツチングスピードは低
下する。このようにビツト線BLへの分流が生ず
るのは、エミツタＥSの電位がエミツタＥHの電位
よりも高くなつているメモリセルMCにおいてで
ある。つまり、ビツトクランプ回路BCLがアク
テイブになつている半選択メモリセルが全てこれ
に該当する。そうすると、１つの選択ワード線に
ついて選択された１つのメモリセルを除いて他の
全ての大多数のメモリセルが上記分流を呈するこ
とになりその値は非常に大きくなる。従つて前記
逆βの特に大きい製造ロツトから生産された半導
体メモリは、前記シンク電流による問題が顕著と
なり、製造規格上廃棄せざるを得なくなる。それ
では逆に、その逆βを極端に小さくする方向で製
造ロツトを流したらどうかという考え方も成り立
つ。この場合は、半選択メモリセルの放電は良好
になりスイツチングスピードは高速されよう。然
し、逆βを小にするということは反面、ワード線
の負荷を過大にすることになり好ましくない。
HSCを示す回路図である。第２図において、
T1，T2はフリツプ・フロツプを構成するマルチ
エミツタNPNトランジスタであり、T3，T4は負
荷となるPNPトランジスタである。〇で包囲され
たトランジスタT1，T3がオン状態にあるとす
る。ワード線対W+，W-が選択状態から非選択に
向うとき、ワード線W+，W-およびメモリセル
HSC内の各ノードにおける電荷は電流ＩH＋ＩD
として保持電流源SIHおよび放電回路DISに吸収
される。ところで、このメモリセルHSCは半選
択状態であるから、ビツト線対BL2，２はビ
ツトクランプ回路BCL2（第１図）の駆動により
ハイレベル（Ｈレベル）に持ち上げられている。
フリツプ・フロツプを構成するトランジスタ、例
えばT1について、そのマルチエミツタのうち、
ビツト線BL2に接続されたエミツタをＥSとし、
ワード線W-に接続されたエミツタをＥHとする
と、飽和形メモリセルを用いる半導体メモリにあ
つては、エミツタＥSの電位がエミツタＥHの電位
より高くなると、該エミツタＥSが逆トランジス
タのコレクタとして働くようになり、ビツト線
BL2からエミツタＥSを通つてエミツタＥHにいわ
ゆるシンク電流ＩSが流れ込む。従つて、半選択
メモリセルのすべてからのこのシンク電流はワー
ド線W-を介して流れる放電電流ＩH＋ＩDの一部
を占める。このことは、シンク電流ＩSの存在に
よつて、半選択状態から非選択状態に向うメモリ
セルHSC内の各ノードから引き出すべき電荷の
放電が阻害されてしまうことを意味する。ビツト
線BL2からトランジスタT1を通つてワード線W-
に流れるシンク電流ＩSの大きさは、第２図ｂに
示すグラフからわかるように、トランジスタT1
の逆電流増幅率（逆β）にほぼ比例する。従つ
て、逆βが大である程スイツチングスピードは低
下する。このようにビツト線BLへの分流が生ず
るのは、エミツタＥSの電位がエミツタＥHの電位
よりも高くなつているメモリセルMCにおいてで
ある。つまり、ビツトクランプ回路BCLがアク
テイブになつている半選択メモリセルが全てこれ
に該当する。そうすると、１つの選択ワード線に
ついて選択された１つのメモリセルを除いて他の
全ての大多数のメモリセルが上記分流を呈するこ
とになりその値は非常に大きくなる。従つて前記
逆βの特に大きい製造ロツトから生産された半導
体メモリは、前記シンク電流による問題が顕著と
なり、製造規格上廃棄せざるを得なくなる。それ
では逆に、その逆βを極端に小さくする方向で製
造ロツトを流したらどうかという考え方も成り立
つ。この場合は、半選択メモリセルの放電は良好
になりスイツチングスピードは高速されよう。然
し、逆βを小にするということは反面、ワード線
の負荷を過大にすることになり好ましくない。
かくの如く、逆βは大きくても小さくても不都
合である。といつても、全ての製造ロツトについ
て予定した最適の逆βを保証することは、製造上
のバラツキからして不可能である。そこで、前記
シンク電流の大小が逆βの大小に依存することに
着目し、逆βがどのように変動してもこれを事実
上不変にすることのできる手段を導入することを
考える。具体的には、製造ロツト毎の逆βに応じ
て、前記定放電回路DISを流れる放電電流ＩDの
値を変化させる。つまり逆βが大きい製造ロツト
についてはその放電電流ＩDの値が大になるよう
にし、半導体メモリセル内の各ノードからの電荷
の吸収を迅速にする。
合である。といつても、全ての製造ロツトについ
て予定した最適の逆βを保証することは、製造上
のバラツキからして不可能である。そこで、前記
シンク電流の大小が逆βの大小に依存することに
着目し、逆βがどのように変動してもこれを事実
上不変にすることのできる手段を導入することを
考える。具体的には、製造ロツト毎の逆βに応じ
て、前記定放電回路DISを流れる放電電流ＩDの
値を変化させる。つまり逆βが大きい製造ロツト
についてはその放電電流ＩDの値が大になるよう
にし、半導体メモリセル内の各ノードからの電荷
の吸収を迅速にする。
第３図は第１図に示したバイアス回路BSの、
本発明の一実施例による回路図である。第３図に
おいて、バイアス回路BS1は、トランジスタT6，
T7、およびT8と抵抗R1，R2，R3，R4とからなる
従来のバイアス回路に、トランジスタT1′とT3′か
らなるダミーセルDCと、これに直列に接続され
た抵抗R0とを付加して構成されている。トラン
ジスタT6のコレクタは第１図の放電回路DISに含
まれるスイツチングトランジスタT5のエミツタ
に接続される。ダミーセルDCが存在しない従来
形では、トランジスタT6のベース電圧であるバ
イアス電圧ＶBは、 ＶB＝Ｒ１＋Ｒ２／Ｒ１・ＶBE(T8) ……(1) となり、放電電流ＩDは、 ＩD＝ＶＢ−ＶＢＥ（Ｔ６）／Ｒ３ ……(2) となる。ここで、R1，R2，R3はそれぞれ抵抗
R1，R2，R3の抵抗値を表わし、ＶBE(T6)，ＶBE(
Ｔ８）はそれぞれ、トランジスタT6，T8のベース・
エミツタ電圧を表わしている。ICチツプではＶB
Ｅ（Ｔ６）とＶBE(T8)はほぼ等しいので、これらをＶB
Ｅで表わすと、ＩDは ＩD＝Ｒ２／Ｒ１・Ｒ３・ＶBE ……(3) となる。R1，R2，R3，ＶBEはそれぞれ一定なの
で、放電電流ＩDは一定であり、従つてＩD中にシ
ンク電流ＩSが含まれると、その分だけ、メモリ
セルからの放電電流は減少することになる。
本発明の一実施例による回路図である。第３図に
おいて、バイアス回路BS1は、トランジスタT6，
T7、およびT8と抵抗R1，R2，R3，R4とからなる
従来のバイアス回路に、トランジスタT1′とT3′か
らなるダミーセルDCと、これに直列に接続され
た抵抗R0とを付加して構成されている。トラン
ジスタT6のコレクタは第１図の放電回路DISに含
まれるスイツチングトランジスタT5のエミツタ
に接続される。ダミーセルDCが存在しない従来
形では、トランジスタT6のベース電圧であるバ
イアス電圧ＶBは、 ＶB＝Ｒ１＋Ｒ２／Ｒ１・ＶBE(T8) ……(1) となり、放電電流ＩDは、 ＩD＝ＶＢ−ＶＢＥ（Ｔ６）／Ｒ３ ……(2) となる。ここで、R1，R2，R3はそれぞれ抵抗
R1，R2，R3の抵抗値を表わし、ＶBE(T6)，ＶBE(
Ｔ８）はそれぞれ、トランジスタT6，T8のベース・
エミツタ電圧を表わしている。ICチツプではＶB
Ｅ（Ｔ６）とＶBE(T8)はほぼ等しいので、これらをＶB
Ｅで表わすと、ＩDは ＩD＝Ｒ２／Ｒ１・Ｒ３・ＶBE ……(3) となる。R1，R2，R3，ＶBEはそれぞれ一定なの
で、放電電流ＩDは一定であり、従つてＩD中にシ
ンク電流ＩSが含まれると、その分だけ、メモリ
セルからの放電電流は減少することになる。
本出願人による先の出願特願昭56−155100にお
いては、トランジスタT7のエミツタ拡散抵抗R2
の部分にピンチ抵抗を形成し、ICチツプのトラ
ンジスタのβの増減に応じて放電電流ＩDが増減
するようにしていたが、前述の如く、このピンチ
抵抗はトランジスタのエミツタ部分の特性しか反
映しておらず、また製造も困難であつた。
いては、トランジスタT7のエミツタ拡散抵抗R2
の部分にピンチ抵抗を形成し、ICチツプのトラ
ンジスタのβの増減に応じて放電電流ＩDが増減
するようにしていたが、前述の如く、このピンチ
抵抗はトランジスタのエミツタ部分の特性しか反
映しておらず、また製造も困難であつた。
本発明によつて付加されたダミーセルDCは、
第１図および第２図に示した各メモリセルMCの
片側と同一の構成を有しており、同一ICチツプ
内に同一製造ロツトで組み込まれるので、各メモ
リセルと実質的に同一の特性を有しており、従つ
てダミーセルを構成するトランジスタT1′，T3′の
電流増幅率βも各メモリセル内のトランジスタの
βと同一である。ダミーセルDCおよびこれに直
列接続された抵抗R0は、基準電圧源ＶRと電源電
圧ＶEEとの間に接続されており、ダミーセルの両
端の電圧は一定なので、抵抗R0の両端の電圧は
一定である。従つて、抵抗R0を流れる電流は一
定である。ダミーセルDC内のマルチエミツタト
ランジスタT1′のエミツタＥS′には、メモリセル
内の検出トランジスタT1におけると同様に、逆
βに応じたシンク電流ＩSが流れ込む。従つて、
トランジスタT6のベース電圧であるバイアス電
圧ＶBは、 ＶB＝R2（ＶＢＥ（Ｔ８）／Ｒ１＋ＩS）＋ＶBE(T8)…
…(4) となる。放電電流ＩDは、トランジスタのベー
ス・エミツタ電圧をＶBEで表わすと、式(2)から ＩD＝Ｒ２／Ｒ３（ＶＢＥ／Ｒ１＋ＩS） ……(5) となる。シンク電流ＩSは上記の如く、トランジ
スタの逆βに比例するので、逆βが大のときは放
電流ＩDが自動的に増大する。従つて、シンク電
流の増大によつてメモリセルからの放電電流が減
少することはない。
第１図および第２図に示した各メモリセルMCの
片側と同一の構成を有しており、同一ICチツプ
内に同一製造ロツトで組み込まれるので、各メモ
リセルと実質的に同一の特性を有しており、従つ
てダミーセルを構成するトランジスタT1′，T3′の
電流増幅率βも各メモリセル内のトランジスタの
βと同一である。ダミーセルDCおよびこれに直
列接続された抵抗R0は、基準電圧源ＶRと電源電
圧ＶEEとの間に接続されており、ダミーセルの両
端の電圧は一定なので、抵抗R0の両端の電圧は
一定である。従つて、抵抗R0を流れる電流は一
定である。ダミーセルDC内のマルチエミツタト
ランジスタT1′のエミツタＥS′には、メモリセル
内の検出トランジスタT1におけると同様に、逆
βに応じたシンク電流ＩSが流れ込む。従つて、
トランジスタT6のベース電圧であるバイアス電
圧ＶBは、 ＶB＝R2（ＶＢＥ（Ｔ８）／Ｒ１＋ＩS）＋ＶBE(T8)…
…(4) となる。放電電流ＩDは、トランジスタのベー
ス・エミツタ電圧をＶBEで表わすと、式(2)から ＩD＝Ｒ２／Ｒ３（ＶＢＥ／Ｒ１＋ＩS） ……(5) となる。シンク電流ＩSは上記の如く、トランジ
スタの逆βに比例するので、逆βが大のときは放
電流ＩDが自動的に増大する。従つて、シンク電
流の増大によつてメモリセルからの放電電流が減
少することはない。
第４図は本発明の他の実施例によるバイアス回
路BS2を示す回路図である。第４図において、第
３図と異なるところは、第３図の抵抗R0に替え
て、定電流源用のトランジスタT9をダミーセル
DCに直列に接続し、このトランジスタT9のベー
スと電源電圧ＶEEの間にダイオードＤを挿入し、
ダイオードのアノードを抵抗R5を介して基準電
圧源ＶRに接続したことであり、他の構成は第３
図と同様である。ダイオードＤとトランジスタ
T9はカレントミラー回路を構成しており、トラ
ンジスタT9のベース電圧はダイオードＤによつ
て一定にクランプされているので、トランジスタ
T9を流れる電流は第３図の抵抗R0を流れる電流
と同様に一定である。
路BS2を示す回路図である。第４図において、第
３図と異なるところは、第３図の抵抗R0に替え
て、定電流源用のトランジスタT9をダミーセル
DCに直列に接続し、このトランジスタT9のベー
スと電源電圧ＶEEの間にダイオードＤを挿入し、
ダイオードのアノードを抵抗R5を介して基準電
圧源ＶRに接続したことであり、他の構成は第３
図と同様である。ダイオードＤとトランジスタ
T9はカレントミラー回路を構成しており、トラ
ンジスタT9のベース電圧はダイオードＤによつ
て一定にクランプされているので、トランジスタ
T9を流れる電流は第３図の抵抗R0を流れる電流
と同様に一定である。
(6) 発明の効果
以上説明したように、本発明によれば、製造ロ
ツトによるメモリセルの特性のバラツキに依存し
ない高速スイツチングスピードで動作し、かつ設
計が比較的容易な半導体メモリが得られる。
ツトによるメモリセルの特性のバラツキに依存し
ない高速スイツチングスピードで動作し、かつ設
計が比較的容易な半導体メモリが得られる。
第１図は本発明に適用される半導体メモリの一
部を示す回路図、第２図ａは第１図に示した半選
択メモリセルHSCを示す回路図、第２図ｂはト
ランジスタの逆βとシンク電流ＩSの関係を示す
グラフ、第３図は本発明の一実施例によるバイア
ス回路を示す回路図、第４図は本発明の他の実施
例によるバイアス回路を示す回路図である。 W+，W-……ワード線、BL1，１，BL2，
２……ビツト線、MC（SC）……選択メモリセ
ル、MC（HSC）……半選択メモリセル、DIS…
…放電回路、BS……バイアス回路、DC……ダミ
ーセル、ＩD……放電電流、ＩH……保持電流、Ｉ
S……シンク電流、ＶB……バイアス電圧。
部を示す回路図、第２図ａは第１図に示した半選
択メモリセルHSCを示す回路図、第２図ｂはト
ランジスタの逆βとシンク電流ＩSの関係を示す
グラフ、第３図は本発明の一実施例によるバイア
ス回路を示す回路図、第４図は本発明の他の実施
例によるバイアス回路を示す回路図である。 W+，W-……ワード線、BL1，１，BL2，
２……ビツト線、MC（SC）……選択メモリセ
ル、MC（HSC）……半選択メモリセル、DIS…
…放電回路、BS……バイアス回路、DC……ダミ
ーセル、ＩD……放電電流、ＩH……保持電流、Ｉ
S……シンク電流、ＶB……バイアス電圧。
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線と、複数のビツト線と、該ワ
ード線および該ビツト線の各交差部に配設され一
対の負荷用トランジスタとフリツプフロツプを構
成する１対のマルチエミツタトランジスタとを有
するメモリセルと、該ワード線の電荷を該メモリ
セルを介して放電させるためのワード線放電電流
源とを備え、該ワード線放電電流源は、所定の放
電電流を吸収するためのバイアス電圧を発生する
バイアス回路を備えてなる半導体メモリにおい
て、 前記バイアス回路は前記メモリセルの負荷用ト
ランジスタとマルチエミツタトランジスタとそれ
ぞれ同一特性のトランジスタが接続されてなるダ
ミーセルを備えており、前記メモリセルのマルチ
エミツタトランジスタの逆電流増幅率が大のとき
前記放電電流が大となるように前記ダミーセルに
より前記バイアス電圧を制御するようにしたこと
を特徴とするワード線放電電流源用バイアス回路
を備えた半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050108A JPS58169392A (ja) | 1982-03-30 | 1982-03-30 | ワ−ド線放電電流源用バイアス回路を備えた半導体メモリ |
| DE8282305106T DE3268848D1 (en) | 1981-09-29 | 1982-09-28 | Multi-emitter transistor memory device with word-line discharge current source |
| EP82305106A EP0077144B1 (en) | 1981-09-29 | 1982-09-28 | Multi-emitter transistor memory device with word-line discharge current source |
| US06/425,649 US4488268A (en) | 1981-09-29 | 1982-09-28 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050108A JPS58169392A (ja) | 1982-03-30 | 1982-03-30 | ワ−ド線放電電流源用バイアス回路を備えた半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169392A JPS58169392A (ja) | 1983-10-05 |
| JPS6249677B2 true JPS6249677B2 (ja) | 1987-10-20 |
Family
ID=12849884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57050108A Granted JPS58169392A (ja) | 1981-09-29 | 1982-03-30 | ワ−ド線放電電流源用バイアス回路を備えた半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169392A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330584U (ja) * | 1989-07-31 | 1991-03-26 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56163583A (en) * | 1980-05-15 | 1981-12-16 | Nec Corp | Semiconductor circuit |
-
1982
- 1982-03-30 JP JP57050108A patent/JPS58169392A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56163583A (en) * | 1980-05-15 | 1981-12-16 | Nec Corp | Semiconductor circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330584U (ja) * | 1989-07-31 | 1991-03-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58169392A (ja) | 1983-10-05 |
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