KR910003595B1 - 세그먼트된 워드라인을 갖춘 반도체 메모리 장치 - Google Patents

세그먼트된 워드라인을 갖춘 반도체 메모리 장치 Download PDF

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후지쓰 가부시끼가이샤
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Description

세그먼트된 워드라인을 갖춘 반도체 메모리 장치
제 1 도는 반도체 메모리 장치의 일부를 나타내는 회로도.
제 2a 도는 제 1 도의 도면과 같으나 다소간 더 간단하게 그려진 메모리 장치의 부분도.
제 2b 도는 제 2a 도는 워드라인 WL에서 전류밀도의 분포를 나타내는 도표.
제 3 도는 본 발명에 따르는 그리고 예로서 임의 워드라인을 취한 반도체 메모리 장치의 개략도.
제 4a 도는 본 발명의 제1실시예에 따르는 반도체 메모리 장치의 일부에 대한 회로도.
제 4b 도는 제 4a 도의 워드라인 세그먼트(Segment)에서 전류밀도의 분포를 나타내는 도표.
제 5 도는 제 1 도에서의 메모리셀 MC의 상세한 예.
제 6 도는 제 4a 도에 표시된 장치를 기초로 한 반도체 메모리 장치의 더욱 상세한 회로도.
제 7 도는 본 발명의 제2실시예에 따르는 반도체 메모리 장치의 일부에 대한 회로도.
제 8 도는 제 7 도에서 표시된 제2실시예의 수정에 입각한 반도체 메모리 장치의 일부에 대한 회로도.
* 도면의 주요부분에 대한 부호의 설명
WL : 워드라인 BL : 비트라인
MC : 메모리셀 DEC : 워드 복호기
WDl내지 WDn: 워드드라이버 BDll BDmn : 비트드라이버
WLl내지 WLn: 워드라인 세그먼트
본 발명은 반도체 메모리 장치(하기 "메모리")에 관한 것이며, 특히 에미터 결합논리(emitter-coupled-logic : ECL)로 구성된 스태틱 랜덤 억세스 메모리(S, RAM)형 메모리에 관한 것이다.
다양한 형식의 메모리가 발전되어 왔고 실용적으로 사용되어 왔다. 최근의 연구개발은 집적회로(IC) 메모리를 패키지 하기 의한 고밀도 방식과 같이 메모리 패턴의 초소형화를 이룩하는데 집중되어 왔다. 그러나, 고밀도의 IC 메모리를 조립하기 위해 메모리셀(cells) 및 배선을 소형화하는 것만으로는 충분치 못하다. 소형화는 해결해야할 부가적인 문제들을 야기 시킨다.
종래 기술의 ECL형 S, RAM에서, 증가된 소형화와 고집적도는 전기이동( electromigration )의 문제를 야기 시킨다. 특히, 예를 들어 알루미늄 배선의 잔류밀도가 소정 드레시 호울드 레벨을 초과할 때, 알루미늄 배선은 소형화에 따라 폭이 더 좁게 만들어지므로, 고체상태의 알루미늄이 열에 의해 녹아 다른 곳으로 흐르게 된다.
전기이동이 발생할 때 원하는 메모리 기능이 보장될 수 없다. 그러므로, 전기이동을 억제하기 위해 알루미늄 배선뿐만 아니라, 다른 도전물질의 모든 다른 배선에서도 지나친 전류밀도는 방지되어야 한다.
반도체 메모리장치 특히 배선의 전류밀도 뿐만 아니라 소형화된 메모리에서 사용된 좁은 폭의 배선조차도 감소시킬 수 있는 ECL형 S, RAM을 제공하는 것이 본 발명의 목적이다.
워드(word)라인의 고유역할에 기인해서 각 워드라인에서 전기이동의 상당한 가능성이 있으므로 메모리의 모든 워드라인에 대한 전류밀도를 줄이는 것을 고려해야 한다. 각 워드라인은 다수의 분할된 워드라인들로 세분된다. 각 분할된 워드라인은 개별 워드 드라이버(driver)에 연결되며 메모리셀 등이 공급된다. 워드라인이 선택상태에 놓여있을 때 분할된 워드라인의 각각은 개별 워드 드라이버로부터 개별 워드 전류를 운반한다. 본 발명은 첨부 도면과 관련하여 다음 설명에서 더욱 명확해 질 것이다.
바람직한 실시예를 기술하기에 앞서 참고목적을 의한 종래 기술을 설명할 것이다.
제 1 도는 전형적인 반도체 메모리 장치의 일부를 나타내는 회로도이다. 특히 제1 도에 표시된 메모리는 ECL형 S, RAM이다. 제 1 도에서 참고문자 MC는 각 워드라인 쌍(WL)과 상호 동작하는 메모리셀을 표시한다. 각 쌍은 워드라인 W+와W-로 구성된다. 워드라인 쌍(WL)과 메모리셀(MC)의 많은 동일한 세트가 비트라인(BL,
Figure kpo00001
)이 확장되는 방향으로 배열되어 있다. 이와 같이, 많은 메모리셀(MC)은 워드라인과 비트라인 쌍의 교차점에 위치한다. 이러한 메모리셀(MC)은 MCA에 의해 표시된 메모리셀 배열을 구성한다.
일반적인 S, RAM에 있어서, 각 워드라인(W-)은 각 워드라인( W+)과 한 쌍으로 배열된다. 이러한 워드라인(W+ 및 W-)의 각 쌍은 각 개별 유지 전류원(HI)에 접속된다. 각 전류원(HI)의 유지전류는 각 메모리셀(MC)에 기억된 논리"1" 또는"0"을 유지시킨다. 각 워드라인(W+)은 어드레스 입력(AD)에 따라 워드 복호기(DEC)에 의해 주어진 워드 선택신호(WS)에 의해 선택된다. 선택은 끝 부분에서 워드라인(W+)에 접속된 개별 워드 드라이버(Qwd)를 구동시킴으로서 성취된다. 한편, 비트 드라이버와 같은 유사한 드라이버(후에 언급됨)가 메모리에서 각 비트라인 쌍(BL,
Figure kpo00002
)을 위해 장치된다.
제 1 도에서 워드라인(W+)에 중요한 전기이동이 있다. 첫째로, 각 워드라인(W+)의 모든 메모리셀(MC) 에 지속적으로 공급되는 유지전류와 둘째로 워드라인 쌍(WL)이 선택되는 모든 시간에 각 방전전류원(DI로 언급)으로 인한 방전전류 때문에, 상당히 큰 전류가 각 워드라인(W+)을 통해 흐를 수 있다. 즉, 워드라인(W-)에 따르는 앞서 말한 큰 전류는 유지전류(In)와 방전전류(Id)의 합이며 워드라인(W-)이 선택상태에 있는 모든 시간에 발생된다. 메모리의 여러 형태 중 바이폴라 ECL형 S, RAM이 가장 큰 Ih와 Id전류를 나타내고 있는 것을 유의해야 한다. 방전전류는 선택상태에서 비 선택상태로의 빠른 전환을 실시하는데 유용하다.
제 2a 도는 제 1 도의 도면과 같으나 다소간 더 간단하게 그려진 메모리 장치의 부분도 이다. 제 2b 도는 제 2a 도의 워드라인(WL)에서 전류밀도의 분포를 나타내는 도표이다. 제 1 도의 메모리셀 배열(MCA)은 제 2a 도에서 블록 "MCA"로서 간단히 표시되었다. 또한 유지 전류원(HI)과 방전전류원(DI) 양쪽은 제 2 도에서 블록 "IS"로서 간단히 표시되었다. 제 2b 도에서, 횡 좌표는 제 2a 도의 워드라인(WL)과 동일한 WL상에서의 위치를 나타내며 종 좌표는 그것을 통해 흐르는 전류 I를 나타낸다. 제 2a 및 제 2b 도에서 표시되어 있듯이 피이크 전류밀도는 Imax이고, 워드 드라이버(Qwd)가 연결된 한 끝 부분인 워드라인의 전류공급 측에서 공급된다.
제 3 도는 본 발명에 따르는 그리고 예로서 임의 워드라인을 취한 반도체 메모리 장치의 개략도이다. 제 3 도에서 알 수 있듯이 워드라인(WL)은 그것의 길이에 따라 다수의 워드라인을 형성하도록 나누어진다. 워드라인 세그먼트(WL1, WL2, WL3, ... WLn)의 각각에는 워드 드라이버(Qwd1)에 의해 직접 활성화되는 제 1 세그먼트(WL1)를 제외하고 각 개별 워드 드라이버(WD2, WD3, WD4, ... WDn)가 공급된다. 해당 워드 선택신호(WS)가 워드라인 세그먼트(WL1)에 대해 MCA1내의 메모리셀로 전류를 개별적으로 공급하도록 주어질 때, 제 2 개별 워드 드라이버(WD2)는 제 1 워드라인 세그먼트(WL1)에 존재하는 워드라인 신호에 응하여 동작된다. 동시에, 제 3 및 후속 개별 워드 드라이버(WS3, ... WSn)는 각각 선행 워드라인 세그먼트(WL2, WL3, ... WLn-1)(표시되어 있지 않음)에 존재하는 워드라인신호에 응하여 동작된다. 이러한 관점에서, 제 a 도에서 표시된 메모리셀 배열(MCA)과 구동전류원(IS)은 MCA1, IS1: MCA2, IS2: MCA3, IS3: 등으로서 분할된다.
제 4a 도는 본 발명의 제 1 실시 예에 따르는 반도체 메모리 장치의 일부에 대한 회로도이다. 제 4b 도는 제 4a 도의 워드라인 세그먼트에서 전류밀도의 분포를 나타내는 도표이다. 부수적으로, 이 규칙에 있어서, 한 그림에서 동일한 참조문자는 다른 그림에서 동일한 성분을 나타낸다. 제 4a 및 4b 도에 대한 설명은 메모리가 2개의 블록으로 분할된 경우의 예로서 간단히 주어진다. 즉, 워드라인(WL)은 제 1 및 제2워드라인 세그먼트(WL1및 WL2)를 구성하도록 나누어진다. 그러므로, 메모리셀 및 전류원은 또한 MCA1, IS1및 MCA2, IS2를 구성하도록 분할된다. 제1블록에서 워드 드라이버(Wwd1)는 제1 워드라인 세그먼트(WL1)에 접속된다. 제 3 도의 워드 드라이버(WD2)는 특히 워드 드라이버(Wwd2)로 구성된다. 제 3 도의 다른 워드 드라이버(WD3, ... WDn)는 단일 트랜지스터(Wwd2)와 같이 제 4a 도에서 표시된 워드 드라이버(WD2)와 동일한 구조를 가진다.
제 4a 도의 예에서 전류밀도의 분포는 제 4b 도에서 표시된 것과 같다. 워드라인 세그먼트(WL1및 WL2) 각각의 피이크 전류밀도가 제 2a 도 및 제 2b 도에서 표시된 이전 기술에서 얻어진 값 Imax의 반인
Figure kpo00003
로 대략적 표시된다는 점에 유의하는 것은 중요하다. 제 4a 도의 제1실시예에 따라 워드 드라이버 트랜지스터에 응하여 작동시키게 한다. 즉 신호(WS)가 워드 드라이버(Qwd1)에 주어질 때, 워드라인 신호는 세그먼트(WL1)에서 "H"(high) 레벨을 나타낸다. "H"레벨신호는 트랜지스터(Qwd2)를 거쳐 후속 워드라인 세그먼트 즉, WL2로 곧 전송된다. 이와 같이해서, 전 해당 워드라인(WL)이 선택된다.
상기 구조는 워드 드라이버 트랜지스터(Qwd2)를 작동시키기 위해 제어라인을 분리시킬 필요가 없는 이점을 갖고 있다.
제 4a 도에서, 워드라인(WL)은 워드 드라이버 트랜지스터(Qwd2)를 사용하여 WL1가 WL2로 분할된다. 그러므로, 이 경우에 워드라인 세그먼트(WL2)의 전압레벨은 워드라인 세그먼트(WL1)의 레벨로부터 VBE만큼 낮아진다. 문자(VBE)는 워드 드라이버 트랜지스터(Qwd2)의 베이스-에미터 전압을 나타낸다. 세그먼트(WL2)의 이와 같이 낮춰진 전압은 메모리셀 배열(MCA2)의 동작에 대한 악영향을 미친다. 이것은 제 5 도와 관련해서 좀 더 설명될 것이다.
제 5 도는 제 1 도에서의 메모리셀(MC)의 상세한 예를 예시한다. 제 5 도에서 알 수 있듯이, 각 메모리셀(MC)은 멀티에미터 트랜지스터(Q1및 Q2) 및 부항(L1및 L2)로 구성된다. 부항 각각은 병렬로 접속된 저항 쇼트키 배리어 다이오드로 구성된다. 여기에 트랜지스터(Q1)기 지금 도통한다고 가정하면(트랜지스터(Q2)가 도통할 때도 마찬가지임), 워드라인(W+)과 비트라인(BL)간의 전압(WWB)은 해당 워드라인의 선택상태동안 트랜지스터(Q1)를 전도상태로 유지시키기 위해 소정 레벨보다 높아야 한다.
위에서 언급된 소정 레벨(VWB)은 부하(L2)에 대한 전압 강하 및 트랜지스터(Q1)의 베이스-에미터 전압과의 합과 같다. 소정레벨(VWB)은 제1메모리셀 배열(MCA1)에서 선택된 메모리셀(MC)에 대해 보장되더라도, 두 번째 메모리셀 배열(MCA2)에 대해 보장되지 못한다. 그러므로, 레벨(VWB)은 V'WB로 낮춰진다. 여기에서 레벨(V'WB)은 V'WB= VWB- VBE로 표시되며 VBE는 워드 드라이버 트랜지스터(QWD2)의 잎서 언급한 베이스-에미터 전압을 나타낸다.
이 경우에, 각 비트 드라이버(후에 언급함)의 출력전압은 VWB가 낮춰지는 것에 비례하여 증가되며 출력전압은 비트라인(BL)의 전압을 결정하는데 사용된다. 출전전압의 상대적 증가에 기인해서, 비트 라인 드라이버 트랜지스터 (후에 언급함)는 포화된다. 포화상태에서 읽기 동작 속도는 감소한다. 이것에 대응하기 위해 레벨 시프팅 수단이 메모리셀 배열(MCA2)과 상호 동작하는 비트 드라이버의 각각에 장치되어 있다. 이것은 또한 후속 메모리셀 배열(MCA3, ... MCAn)과 상호 동작하는 다른 비트 드라이버에도 적용된다. 이와 같이 전압 V'WB(=VWB- VBE)는 레벨에 있어서 VBE에 의해 위쪽으로 시프트된다. 따라서, 메모리셀 배열(MCA1)에서 보장되어진 앞서 언급한 전압(VWB)은 또한 메모리셀(MCA2)에서도 보장될 수 있다.
제 6 도는 제 4a 도에 표시된 장치를 기초로한 반도체 메모리 장치의 더욱 상세한 회로도이다. 제 6 도에서 비트 드라이버는 특히 BD1l에서 BD2n까지의 참고문자로 예시되었다. 각 비트 드라이버에서 비트 드라이버 트랜지스터는 특히 참조문자(QBD)로 예시되었다. 레벨시프팅 수단은 제2MCA2를 포함하는 블록에서 참조문자(LS)로 나타낸다. 2개 블록(B1및 B2) 만이 간단하게 그리고 제 4a 도의 예제에 따르기 의해 예시되었다는 점을 알아야 한다. 제1블록(B1)에 있는 BD1l에서 BD1n까지의 제1비트 드라이버 각각은 저항(R), 트랜지스터(Q), 다이오드(D) 및 정전류원(I)에 의해 구성된다. 이것은 제2블록(B2)에서 각 비트 드라이버로 적용된다.
이미 언급된 제2블록(B2)에서 비트라인 전압은 워드라인 전압에 비례하는 V'WB(VWB- VBE)의 전압 차를 가진다. 이와 같이 낮춰진 전압(V'BE)은 제1블록(B1)에서와 같이 공칭전압(WWB)으로 복구되어야 한다. 이것을 위해 레벨 시프트 수단(LS)이 장치되어 있다. 레벨 시프트 수단(LS)은 비트 드라이버(BD21내지 BD2n)까지에 예시되어 있듯이 다이오드에 의해 실현될 수 있다. 잘 아는 바와 같이 다이오드는 원래 전압레벨을 VBE와 같은 레벨로 시프트하는 기능이 있다. 그러므로, 비트라인 레벨은 다이오드(LS)의 사용으로 VBE만큼 낮춰질 수 있으며, 전압(V'WB)은 VWB로 증가될 수 있다. 이 관점에서, 표시되지 않았으나 블록(B2)에 이어질 수 있는 제3블록(B3)에 있어서 비슷한 레벨 시프팅 수단(LS)이 약 2VBE의 시프트 레벨을 공급하기 위해 직렬로 연결된 2개 다이오드에 의해 구성되어야 한다.
제 7 도는 본 발명의 2실시 예에 따라 반도체 메모리 장치의 일부에 대한 회로도이다. 제 7 도는 제 4a 도에서와 같이 간단히 2개 블록만을 배열한다. 제2실시 예에서 워드 드라이버 트랜지스터(Qwd2)는 베이스 부분에서 제1 워드라인 세그먼트(WL1)에 직접 접속되지 않으나, 버퍼게이트 회로 BG1(T, T' 및 I)을 경유하여 접속된다. 이것은 또한 후속 워드 드라이버 트랜지스터에 적용된다. 버퍼 게이트 회로(BG1)의 각각은 차동 트랜지스터(T및 T')와 에미터에 공통 접속된 정전류원(I)으로 이루어지며 차동 트랜지스터 중 한 T의 베이스는 WL1과 같은 선행 워드라인 세그먼트에 접속되고 다른 T'의 베이스는 기준전압(Vref)을 수신하며 그것의 콜렉터는 워드 드라이버 트랜지스터(Qwd2)의 베이스에 접속된다. 버퍼 게이트 회로(BG1)가 있으므로 인해, 워드 드라이버 트랜지스터(Qwd2)의 에미터 전압과 같은 제2워드레인 세그먼트(WL2)에서의 전압은 VBE만큼 낮춰지지 않으나, 세그먼트(WL1)의 워드라인 전압레벨은 워드라인 세그먼트(WL2)로 그대로 전송된다. 즉, 선택상태동안 WL1의 "H"레벨은 또한 세그먼트(WL2)에서 그대로 나타난다. 동작은 다음과 같다.
워드라인(WL)이 선택되지 않을 때 워드 드라이버 트랜지스터(Qwdl)는 활성화되지 않는다. 따라서 세그먼트(WL1)의 레벨은 "L"(low)레벨로 유지된다. 그러므로, 차동 트렌지스터쌍의 트랜지스터(T)는 또한 활성화되지 않는다. 반대로, 다른 트랜지스터(T')는 활성화된다. 그래서, 워드드라이버 트랜지스터(Qwd2)는 활성화되지 않는다. 따라서 워드라인 세그먼트(WL2)는 또한 비선택 상태로 남게되며"L"의 레벨로 된다.
한편, 해당 워드라인(WL)이 선택될 때 워드 드라이버 트랜지스터(Qwd1)가 활성화되어 세그먼트(WL1)의 전압레벨을 "H"레벨로 증가시킨다. 세그먼트(WL1)의 "H"레벨에 기인해서 트랜지스터(T)가 활성화되는 반면 트랜지스터(T')는 활성화되지 않는다. 이 때 트랜지스터(Qwd2)의 베이스 전압은 대략적으로 전력원 레벨(Vcc)까지 증가한다. 그러므로, 세그먼트(WL2)의 전압레벨("H")은 선택상태를 유지하기 의한 세그먼트(WL1)의 전압레벨("H") 즉, Vcc-VBE만큼 높게 된다. 이와 같이, 워드라인 세그먼트(WL2, WL3,...)의 각각은 선택상태동안 "H"의 충분히 높은 레벨을 공급한다. 이것은 세그먼트의 수에 상관없이 해당된다.
제 8 도는 제 7 도에서 표시된 제2실시 예를 수정한 반도체 메모리 장치의 일부에 대한 회로도이다. 이 수정에서, 제 7 도의 회로(BG1) 대신에 버퍼 게이트 회로(BG2)가 사용된다. 회로(BG2)는 위에서 언급한 회로(BG1)와 동일한 역할을 수행한다. 즉, 워드라인 세그먼트(WL1)에서 "H"레벨은 세그먼트(WL2)로 그대로 전송될 수 있다. 제 8 도에서 알 수 있듯이 버퍼 게이트(BG2)의 각각은 PNP트랜지스터(T1)와 NPN트랜지스터(T2)로 구성된다. PNP트랜지스터(T1)는 베이스 부분에서 WL1과 같은 선행 워드라인 세그먼트로 접속된다. PNP트랜지스터(T1)의 출력은 NPN트랜지스터(T2)의 베이스에 접속된다. NPN트랜지스터(T2)의 출력은 워드 드라이버 트랜지스터(Qwd2)의 베이스로 공급한다.
워드라인(WL)이 선택되지 않을 때, 워드드라이버 트랜지스터(Qwd1)는 활성화되지 않는다. 따라서, 세그먼트(WL1)의 레벨은 "L"(low)레벨로 유지된다. 그러므로 PNP트랜지스터(T1)가 활성화된다. 따라서, NPN트랜지스터(T2)가 또한 활성화되며, 워드 드라이버 트랜지스터(Qwd2)는 활성화되지 않는다. 이와 같이, 워드라인 세그먼트(WL2)는 또한 비선택 상태로 남게되며"L"레벨로 된다.
한편, 해당 워드라인(WL)이 선택될 때, 워드 드라이버 트랜지스터(Qwd1)는 세그먼트(WL1)의 전압레벨을"H"레벨로 향해 증가하도록 활성화된다. 세그먼트(WL1)의 "H"레벨에 기인해서, PNP트랜지스터(T1)와 NPN트랜지스터(T2)는 활성화되지 않는다. 동시에, 트랜지스터(Qwd2)의 베이스전압은 대략 전력원 레벨(Vcc)까지 증가한다. 그러므로 세그먼트(WL2)의 전압레벨("H")은 선택상태를 유지하기 의해 세그먼트(WL1)의 전압레벨("H") 즉, Vcc-VBE만큼 높게 된다. 이와 같이, 워드라인 세그먼트(WL2,WL3...)의 각각은 선택상태동안 "H"의 충분히 높은 레벨을 공급한다. 이것이 세그먼트 수에 상관없이 해당된다.
본 발명에 따라 위에서 상세히 설명했듯이, 각 워드라인에서 전류밀도는 상당히 감소될 수 있다. 그러므로, 각 워드라인 폭은 좀더 좋아질 수 있다. 이것은 IC메모리의 좀더 진보된 소형화를 가능하게 한다. 개별 워드 드라이버와 버퍼 게이트 회로(BG1또는 BG2)를 IC메모리로 도입하는 것은 소형화를 방해하지 않는다는 것에 유의해야 한다. 왜냐하면. 워드라인은 항상 상당히 큰 길이로 IC메모리에서 확장되며 이러한 길이의 워드라인의 폭을 감소시킬 때 상당한 공간이 절약될 수 있기 때문이다. 이와 같이 절약된 공간은 워드 드라이버와 버퍼 게이트 회로를 수용하는데 충분하다.

Claims (9)

  1. 메모리 선택시간에 워드선택신호를 발생하는 워드 디코더에 동작적으로 접속되는 반도체 메모리 장치에 있어서, 플립플롭을 형성하기 위하여 교차 접속되는 한 쌍의 바이폴라 트랜지스터를 포함하는 다수의 메모리셀 ; 워드 디코더에 동작적으로 접속되며 워드 디코더로부터의 워드선택신호에 의하여 활성화되는 다수의 초기 워드 드라이버 : 상기 메모리셀에 동작 적으로 접속되는 다수의 비트라인 쌍 ; 워드선택신호와 결합하여 상기 메모리셀 중의 소정의 하나를 명시하기 위하여 각각이 동작적으로 상기 비트라인 쌍의 하나에 개별적으로 접속되는 다수의 비트 드라이버 ; 상기 초기 워드 드라이버와 교차점에 위치하는 상기 메모리셀에 동작적으로 그리고 개별적으로 접속되며, 상기 워드라인의 각각은 다수의 워드라인 세그먼트로 분할되고, 상기 워드라인 각각의 제1워드라인 세그먼트는 워드선택신호에 따라 상기 초기 워드 드라이버의 하나에 의해 워드라인 신호를 이동시키기 위하여 직접적으로 활성화되는 다수의 워드라인 ; 워드라인 세그먼트들 사이에 동작적으로 접속되며, 워드선택신호가 상기 세그먼트 워드 드라이버중의 하나에 대응 제1워드라인 세그먼트에 동작 적으로 된 대응 초기 워드 드라이버를 활성화시킬 때 활성 되며, 후속 제2워드라인 세그먼트에 동작 적으로 접속되는 단일 워드 드라이버 트랜지스터에 의하여 형성되며 대응 제1 워드라인 세그먼트를 경유하여 동작 적으로 접속되는 베이스를 가지는 세그먼트 워드 드라이버 : 및 상기 비트라인 쌍에 동작 적으로 접속되며, 워드라인 세그먼트의 각각과 거기 함께 교차점을 형성하는 각각의 비트라인 사이의 전압 차가 상기 세그먼트 워드 드라이버들 각각에서의 단일 워드 드라이버 트랜지스터 때문에 변화하지 않도록 하기 위하여 제2워드라인 세그먼트들에 해당하는 비트라인 전압레벨을 밑으로 시프팅하기 위한 레벨 시프팅 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 레벨 시프팅 수단이 제2워드라인 세그먼트들에 동작 적으로 접속되는 상기 비트 드라이버에 제공되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 레벨 시프팅 수단중 하나가 다이오드로 이루어지고 각 다른 레벨 시프팅 수단이 직렬 접속 다이오드로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 다이오드는 상기 제2워드라인 세그먼트에 속해 있는 상기 각각의 비트 드라이버내의 비트 드라이버 트랜지스터 베이스 부분에 접속되어지고, 상기 직렬 접속 다이오드가 후속 워드라인 세그먼트에 속해 있는 상기 다른 비트 드라이버의 각각에 있는 드라이버 트랜지스터의 베이스 부분에 접속되며, 직렬 접속 다이오드의 수가 워드라인 세그먼트의 증가에 따라 증가하게 되는 것을 특징으로 하는 반도체 메모리.
  5. 제 1 항에 있어서, 상기 제2 및 후속 개별 워드 드라이버의 각각이 단일 워드 드라이버 트랜지스터로 이루어지며, 이것의 베이스는 선행 워드라인 세그먼트의 "H"레벨이 후속 워드라인 세그먼트로 그대로 전송되도록 버퍼 게이트 회로를 경유하여 선행 워드라인 세그먼트에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 각각의 상기 버퍼 게이트 회로는 트랜지스터 쌍 및 에미터에 공통 접속된 정전류원으로 이루어지며, 트랜지스터 쌍중 일 트랜지스터의 베이스는 선행 워드라인 세그먼트에 접속되며 다른 트랜지스터의 베이스는 기준전압을 수신하고 그것의 콜렉터는 상기 워드 드라이버 트랜지스터의 베이스에 접속되어지는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서 각각의 상기 버퍼 게이트는 PNP 트랜지스터와 NPN 트랜지스터로 이루어지며, PNP 트랜지스터는 베이스가 선행 워드라인 세그먼트로 접속되고, PNP트랜지스터의 출력은 NPN 트랜지스터의 베이스에 접속되며, NPN 트랜지스터의 출력이 상기 워드 드라이버 트랜지스터의 베이스로 공급되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 2 항에 있어서, 제1워드라인 세그먼트에 따르는 제2워드라인 세그먼트를 교차하는 비트라인 쌍에 접속된 상기 레벨 시프팅 수단의 각각이 제1워드라인 세그먼트에 따르는 제2 워드라인 세그먼트를 교차하는 비트라인 쌍에 대응하며 동작 적으로 접속되는 단일 다이오드를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 레벨 시프팅 수단중의 하나를 포함하는 상기 비트 드라이버의 각각이 제2 워드라인 세그먼트를 교차하며 거기에 포함된 상기 레벨 시프팅 수단에서의 상기 단일 다이오드에 동작 적으로 접속된 베이스를 가지는 상기 비트라인 쌍들에서 하나의 비트라인 쌍에 동작 적으로 접속된 제1 비트 드라이버 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
KR1019840003688A 1983-06-29 1984-06-28 세그먼트된 워드라인을 갖춘 반도체 메모리 장치 KR910003595B1 (ko)

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