KR840002027B1 - 디 코 더 회 로 - Google Patents

Abstract

내용 없음.

Description

디코더회로

제1도는 종래의 디코더회로의 일예를 나타내는 회로도.

제2도는 그 동작 파형도.

제3도는 본 발명의 일실시예를 나타내는 2입력디코더회로도

제4도는 그 동작 파형도.

제5도는 제3도를 일반화한 회로도.

제6도는 제5도의 디코더회로를 반도체메모리의 디코더드라이버로한 사용예를 나타내는 회로도.

제7도는 본 방명의 기타의 실시예를 나타내는 회로도.

제8도는 2단 디코더에 적용한 본 발명의 응용예를 나타낸 회로도.

본 발명은 디코더회로, 특히 반도체 기억장치의 워드선 선택 등에 유효한 디코더 회로에 관한 것이다.

종래의 디코더 회로에 있어서는, 예를들어 소위 멀티 에미터형 디코더 회로는 워드 드라이버(트랜지스터)의 베이스에 연결된 저항을 포함한다.

따라서 워드 드라이버의 에미터에 연결된 선의 부하용량이 워드선의 부하용

상기 베이스 전압의 상승특성을 개선시키는 한가지 발법은 상기 저항의 저항치를 감소시키는 것이나, 이렇게 할 경우 전력소모가 증가된다.

상기 베이스 전압의 상승특성을 첨예화 하는 다른 한가지 발법은 워드선 용량을 감소시키는 것이나 워드선 용량은 임의로 감소시킬 수 없다.

따라서 본 발명의 일반적인 목적은 상기한 문제점들이 극복될 수 있는 신규하고 유용한 디코더회로를 제공하는 것이다. 본 발명의 또다른 목적은 논리회로의 그 인버터 출력을 출력게이트에 제공된 인버터와 인버터 위에 부하로서 작용하는 각각의 첫번째 저항과 함께 전류변환을 형성하는 정전류원, 정전압원과 인버터로서 작용하는 트랜지스터, 상기 인버터의 출력에 의하여 제어되는 상기 출력단 트랜지스터의 베이스에 전류를 공급하는 구동 트랜지스터, 각각이 상기 구동트랜지스터와 바이어스회로 사이에 연결된 두번째 저항을 갖는 병렬회로, 그리고 상기 두번째 저항의 단자들 사이의 전압을 제한하기 위한 다이오드로 구성되는 멀티에미터형의 디코더회로를 제공하는 것이며, 상기는 리회로가 저전위 출력을 발생할 때, 바이어스회로의 바이어스 전위는 저전위로 출력단 트랜지스터의 베이스에 공급되고, 논리회

본 발명의 디코더회로에 대하여 워드선의 동작속도 특성에서 상승은 더욱 날카로운 상승을 할 수 있다(더 (빠른 동작속도). 본 발명의 또 다른 목적과 특징은 도면을 통하여 상세히 설명하겠다.

반도체 기억장치의 워드신호 선택회로에 사용된 종래의 디코더회로는 제1도에 나타나 있다. 제1도의 디코더 회로는 소위 멀티 에터형으로써 설명을 간단히 하기 위하여 2입력의 경우가 예로서 도시되었다. 입력 게이트 10a와 10b는 트랜지스터 T₁∼T₃, 트랜지스터 T₄∼T₆, 두개의 부하저항 R₀, 정전류원 12와 13을 포함한다.

입력게이트 10a와 10b는 입력신호비트 A₀와 A₁에 의하여 입력신호 A₀, A₁과 그들의 반전신호

₀와

₁를 형성한다. 반면에 출력게이트 11a∼11d는 각기 AND회로 14를 형성하는 멀티에미터형트랜지스터 TW₁와 TW₂, 부하저항 Rx(Rx₁과 Rx₂로 분할된) 및 출력단트랜지스터(워드 드라이버) TW₃를 포함한다. 출력게이트 11a∼11d는 4개의 신호 A₀,A₁,

₀및

로부터 두개의 신호를 선택하여(예를 들어 A₀와 A₁, A₀와

₁,

₀와

₁, 또는

₀와

)상기한 두개의 선택신호가 모두 높은 레벨일 때 높은 레벨의 출력을 발생시킨다. 이러한 디코더 회로에서 입력 A₀와 A₁의 신호 레벨의 조합에 따라서 출력게이트 11a∼11d 중의 하나는 높은 레벨의 출력을 발생시킨다.

따라서 이러한 특정예의 경우 워드선 W₀∼W₃중의 하나가 높은 레벨로 선택된다. 그러므로 두 입력 A₀와 A₁이 모두 높은 레벨일 때 입력 게이트 10a와 10b의 트랜지스터 T₂와 T₅(사선으로 표시된)가 도통되고, 전류 Iwx가 출력게이트 11q와 11d의 트랜지스터 TW₁으로부터 뿐만 아니라 출력게이트 11c와 11d의 트랜지스터 TW₂로부터도 흐르게 된다.

상기한 전류 Iwx는 다음 발정식(1)에 의해 기술될 수 있다.

Iwx=2(Ix-I₁)/3 (1)

단, I₁은 부하저항 R₀를 통해흐르는 전류를 나타낸다. 따라서 AND회로 14의 출력 전압 Vx는 다음의 발정식(2)에 의해 기술될 수 있다.

Vx=Vcc-Iwx(Rx₁+Rx₂) (2)

단, Vcc는 전원 전압이다.

상기한 전압 Vx의 레벨은 출력 게이트 11b-11d의 트랜지스터 TW₃에 대해서 낮게 되므로 이러한 트랜지스터 TW₃를 선택되지 않은 상태로 하여 워드선 W₁∼W₃이 비선택되도록 한다. 반면에, 출력게이트 11a의 트랜지스터 TW₁과 TW₂는 그들의 에미터 접합에서 높은 레벨전압으로 인가되므로 전류 Iwx는 트랜지스터 TW₁으로부터 흐르지 않는다. 따라서 전압 Vx는 다음과 같다.

Vx

Vcc (3)

그리고 상기한 높은 레벨전압 Vx에 의해서 트랜지스터 TW₃가 선택 상태로 되기 때문에 워드선 W₀의 레벨은 높게 된다. 입력신호 A₀와 A₁의 레벨이 변하면 다른 출력게이트의 레벨이 높아지므로 특정 워드선이 선택된다.

그러나 저항 Rx(Rx₁+Rx₂)는 에미터플로우어의 트랜지스터 TW₃의 베이스에 연결되기 때문에 그의 에미터에 연결된 부하용량이 월드선의 부하용량과 같이 클 경우, 전압 Vx의 레벨이 높을 때 선택되면 월드선을 통해서 큰 충전전류가 공급되어야 한다.

따라서 저항 Rx를 통해서 트랜지스터 TW₃의 베이스에 큰 베이스 전류를 통과시키는 것이 필요하게 되나 저항 Rx의 저항치가 크기 때문에 부하용량과 함께 형성된 시정수는 길게 된다. 그러므로 베이스전압 Vx의 상승파형은 제2도의 곡선 I에 의해 도시된 바와 같이 느린 상승 특성을 갖게 된다.

제2도의 곡선 Ⅱ는 선택되지 않은 쪽의 트랜지스터 TW₃의 베이스 전압의 하강 시간특성을 나타낸다. 따라서 선택된 쪽의 트랜지스터 TW₃의 베이스 전압의 상승시간 특성과 선택되지 않는 쪽의 트랜지스터 TW₃의 베이스 전압의 하강시간 특성을 나타내는 이러한 곡선의 교차점으로부터 우측 지역은 정보의 독출이 수행될 수 있는 지역이다.

곡선의 상승 특성을 계산할 수 있는 한가지 발법, 즉 상승특성을 첨예화하기 위해서는 저항 Rx의 저항치를 적게 하면 된다. 그러나 이렇게 할 경우 전력소모가

또 다른 발법은 워드선의 용량을 감소시키는 것이 월드선의 용량은 임의대로 감소시킬 수 없다.

저항 Rx가 두 개의 저항 Rx₁과 Rx₂로 나누어져 있는 이유는 멀티 에미터형트랜지스터 TW₁과 TW₂의 베이스가 이러한 직렬 연결된 저항 Rx₁과 Rx₂로 나누어져 있는 이유는 멀티 에미터형트랜지스터 TW₁과 TW₂의 베이스가 이러한 직력 연결된 저항 Rx₁과 Rx₂의 접속점에 연결되어 있기 때문이다. 이와 같은 접속에 의해서 디코더선 d의 진폭(높은 상태와 낮은 상태의 전압차이)은 적게된다.

이러한 디코더선 는 자체로서 큰 용량을 가지고 있기 때문에 이 장치의 동작 속도를 증가시키는 데에 있어서 상기한 적은 진폭이 유효하다.

반면에 트랜지스터 TW₃의 베이스는 저항 Rx₁과 Rx₂를 통하여 전원 Vcc에 연결되어서 월드선은 디코더선 d의 진폭보다 큰 진폭을 갖게 된다.(디코더선의 진폭

).

메모리 셀의 정확한 동작을 위해서는 이렇게 진폭이 너무 작은 것이 바람직하지 않다. 따라서 저항 Rx는 기억장치의 정확하고 고속 동작을 보장하고 응용성을 높이기 위해서 필요한 큰 월드선 진폭 및 적은 디코더선 진폭을 얻기 위해서 두 개의 저항 Rx₁과 Rx₂로 분할된다.

제3도는 본 발명의 디코더 회로의 실시예로서 2-입력디코더회로를 적용한 경

AND회로 14의 출력 Vx'를 반전시키는 인버터로서 동작하는 NPN형 트랜지스터 TW₆는 출력게이트 11a에서 제공된다(출력 게이트 11b∼11d도 마찬가지이다). 각 출력 게이트 11a∼11d에서의 트랜지스터 TW₆와 정전류원 15는 전류스위치를 구성한다. 공급된 높은 레벨의 출력 Vx'를 가진 출력게이트의 트랜지스터 TW₆만이 ON되고, 따라서 트랜지스터 TW₆의 콜렉터 전압 Vx"의 레벨이 낮게 된다. 적항 Rx₃와 제1 PNP형 트랜지스터 TW₄는 병렬로 트랜지스터 TW₆와 전원전압 Vcc(접지전압) 사이에 연결되고 트랜지스터 TW₄의 베이스와 트랜지스터 TW₅의 베이스는 함께 트랜지스터 TW₆의 콜렉터에 연결된다.

상기한 바와 같은 접속에 의해서 트랜지스터 TW₅의 베이스전압 Vx"는 (트랜지스터 TW₄의 베이스 전압뿐 아니라 트랜지스터 TW₆의 콜렉터전압)도 일정 전압으로 유지된다. 트랜지스터 TW₅는 전원전압 Vcc와 표준 바이어스회로 16사이에 저항 Rx₄와 다이오드 Dw₁을 포함하는 병렬회로에 직렬로 연결되고 트랜지스터 TW₅와 저항 Rx₄사이의 접속점에서의 전압 Vx는 트랜지스터(월드드라이버) TW₃의 베이스에 인가된다.

표준 바이어스회로 16과 함께 저항 Rx₄와 다이오드 Dw₁을 포함하는 병렬회로는 트랜지스터 TW₃의 베이스에 인가되는 높은 레벨전압을 클램프시키는 전압을 클램피로 동작한다.

이러한 바이어스 회로 16은 트랜지스터 TB₁과 TB₂, 저항 RB₁∼RB₃를 포함하고 저항 Rx₄의 한쪽 끝에 바이어스 레벨로서 일정전압 V_RB(-1.6V)를 인가한다.

상기 트랜지스터 TW₄와 저항 Rx₃를 포함하는 정전압 회로를 사용하는 이유는 다음에 설명된다. 제3도에서 분명히 나타난 바와 같이 전압 Vx"는 "Vcc-Rx₃·Iwx"와 같은 것으로 간주되고 이러한 값이 일정할때에 별도의 정진압 형성장치를 제공할 필요가 없게 된다.

그러나 이러한 값들 중에서 저항 Rx₃를 통해 흐르는 전류는 정전류 15의 전류 Iwx가 일정하다면 PNP형 트랜지스터 TW₅(이 예에서는 트랜지스터 TW₄도 포함됨)의 벤이스 전류 때문에 변동이 생긴다.

더우기 PNP형 트랜지스터의 특성, 특히 이득 β는 일반적으로 매우 불안정하여 콜덱터전류에 관련되는 베이스 전류는 변동이 생긴다.

트랜지스터 TW₅의 베이스 전류가 예를 들어 클 경우, 전압 Vx"는 상승하게 된다. 왜냐하면 저항 Rx₃을 통해 흐르는 전류는 매우 작게 되기 때문이다. 그러므로 결과적으로 트랜지스터 TW₅의 베이스-예미터 전류는 매우 적게 되고 트랜지스터 TW₅

따라서 트랜지스터(워드 드라이버) TW₃의 베이스예는 충분한 전류가 공급되지 않아서 제1도에 도시된 회로와 유사한 문제점을 갖게 된다. 따라서 PNP형 트랜지스터 TW₄는 전압 Vx"의 값에 따른 콘덕턴스를 변화시켜서 이러한 문제를 예방하도록 사용되며 이러한 전압 Vx"를 일정치로 유지시킨다.

제3도의 디코더회로의 동작은 제1도의 회로에 대한 설명에서 주어진 입력조건(A=A₁=높은 레벨)과 동일한 조건하에서 설명된다. 입력게이트 11a와 11b의 트랜지스터 T₂와 T₅가 ON될 때 전류 Ix는 이러한 트랜지스터 T₂와 T₅를 통해 흐른다.

더우기 입력게이트 10a와 10b의 출력단에 제공된 전압원 V_G와 저항 R₁-R₃를 포함하는 회로는 트랜지스터 T₂및 T₃와 정전류원 Ix와 함께 전류스위치를 구성하며 AND회로 14의 트랜지스터 TW₁과 TW₂의 OFF동작속도를 증진시킨다. 즉, 트랜지스터 TW₁과 TW₂가 OFF될 때 베이스 전압 Vx'은 V_G와 같게 된다. 따라서 디코더선 d는 OFF된 트랜지스터 TW₁과 TW₂를 통해 충전되어 높은 레벨상태로 돌아간다.

저항 R₁∼R₃에 의해 형성되는 통로가 제공되지 않을 때에는 이 회로의 상승특성은 높은 저항치 때문에 느려진다. 그러나 저항 R₁∼R₃를 가진 시스템이 제공될 때에는 충전전류는 이러한 시스템을 통해서 흐르며, 상승특성을 개선시킨다. 더우기_{1 3 G 1 2 BE}

입력신호 A₀와 A₁의 레벨이 모두 높을 때 출력게이트 11a에서의 AND회로 14의 출력 Vx'의 레벨만이 높게 된다. 따라서 트랜지스터 TW₆는 ON되고 전원 Vcc, 저항 Rx₃, 트랜지스터 TW₆, 정전류원 15의 순서로 전류가 흐르게 된다. 그러므로 전압 Vx"의 레벨은 낮게 되고 트랜지스터 TW₄와 TW₅는 ON이 되며, 전류원 15로부터의 상기 전류 Iwx도 트랜지스터 TW₄와 TW₅에서 흐르게 된다.

따라서 트랜지스터 TW₄와 TW₅의 에미터영역이 같을 때는 트랜지스터 TW₄를 통해 흐른 전류와 같은 크기의 전류가 트랜지스터 TW₅를 통해 흐르게 된다. 이 전류는 저항 Rx₄와 다이오드 DW₁을 포함하는 병렬회로로 흐르게 된다.

저항 Rx₄을 통해 흐르는 전류는 약간 과구동된 상태(그러나 클램핑 다이오드 DW₁때문에 전압 Vx는 전압 V_RB와 다이오드 DW₁의 정방향 전압강하이 합에 해당하는 전압으로 유지된다)로 되어 전압 Vx의 상승 속도를 증가시켜 불안정한 트랜지스터 TW₄의 α차단파수에 의한 전류의 변동은 전압 Vx의 높은 레벨 상태에 영향을 미치지

전압 Vx의 레벨이 높을 트랜지스터(워드드라이버) TW₃는 선택된 상태로 되고 그의 에미터 전압은 높게 되어서 제1도에 도시한 회로의 경우와 마찬가지로 워드선 W₀가 선택된다.

더우기 바이어스 회로 16으로부터의 일정바이어스 레벨전압 V_RB(-1.6V)는 저항 Rx₄을 통해 비선택 상태로 되는 트랜지스터 TW₅를 가진 출력게이트 11b∼11d의 트랜지스터(워드드라이버) TW₃의 각각의 베이스에 인가되어서 이러한 트랜지스터 TW₃는 비선택 상태로 된다.

따라서 상기 출력게이트 11b∼11d에 접속된 워드선은 선택되지 않는다. 반면에 선택된 워드선의 충전은 물론 트랜지스터 TW₃를 통해서 이루어지며 TW₃의 베이스 전류는 트랜지스터 TW₅에 의해서 충분히 공급되어 워드선의 매우 급격한 상승 특성을 얻게 된다.

제4도는 AND회로 14의 출력 Vx'와 트랜지스터(워드드라이버) TW₃의 베이스 전압 Vx의 변화를 도시한 그래프이다. 베이스 전압 Vx의 상승특성은 제2도의 그래프에서 볼 수 있는 완만한 상승특성이 없는 바람직한 경우이다. 즉, 일반적으로 두 개의 출력레벨을 제공할 때 낮은 레벨은 전류를 줄이기 위하여 일정전압에 저항을 연결함에 의해서 얻어진다. 이 때 전류의 차단시 높은 레벨출력을 제공하는 회로의

상기한 바와 반대로 본 발명의 회로에 의해서 반대의 동작이 이루어진다. 따라서 저항 Rx₄는 일정 전압 V_RB에 연결되고 트랜지스터 TW₅는 저항 Rx₄의 다른 한쪽단에 연결된다. 그러므로 상기한 바와 같이 접속된 소자를 통해서 전류를 통과시킴으로써 높은 레벨이 얻어지고 이러한 전류를 차단시킴에 의해서 낮은 레벨이 얻어진다.

이와 같은 동작에 의해서 전류치는 커지게 되는데, 그 이유는 단지 1개의 게이트가 높은 레벨의 출력을 제공하기 때문이다(전체로서의 전류치는 커지지 않는다. 종래의 시스템에 있어서는, 전류는 선택되지 않는 쪽의 게이트를 통해서 흐르게 된다).

따라서, 게이트의 수가 "n"(n은 정수)이면, 소요전류는 1개의 게이트를 통해서 흐르는 전류의 (n-1) 배가 되므로, 전류의 값은 크게 결정되지 않는다. 게이트 저항(트랜지스터 TW₅의 저항치, 저항 Rx₄등)을 줄여서 큰 전류를 흐르게 함으로써, 워드선 W₀의 상승특성, 즉, 트랜지스터(워드드라이버) TW₃의 베이스전압 Vx의 상승특성은 개선될 수 있다.

더우기, 트랜지스터 TW₆등을 포함하는 전류 스위치가 동작한다면 전압 Vx'

제4도에 도시된 바와 같이, 전압 Vx'의 진폭은 전압의 진폭 (약, 0.4V이면 충분)보다 적을 수 있으며, 이에 따라 디코더선 A₀,A₆,A₁및 A₁의 진폭은 적다. 따라서 더욱 빠른 고속 동작이 기대될 수 있다.

제5도는 입력 신호비트 A₀,A₁,A₂……Ai가 있는 경우에서 제3도 회로의 일반화된 형태이다. 제6도는 특정 반도체 메모리를 선택하기 위하여 워드선 구동신호 발생 회로(디코더드라이버) 17로서 제5도의 디코더회로를 사용하는 실시예를 나타낸 것이다.

제6도에서는, 메모리셀 여레이를 구성하는 메모리 셀 20, 워드선 W₀∼W_j와 함께 쌍을 구성하는 유지선 H_n∼H_j읽기/쓰기를 위한 트랜지스터 TR₁과 TR₂등을 포함하는 실시예가 도시되었다.

이 회로에서는, 트랜지스터(워드드라이버) TW₃의 베이스의 레벨이 높게될 때, 유지전류에 중첩된 선택전류가 흐르게 되고, 비교적 큰 전류가 트랜지스터 TW₃의 베이스로 흐르게 된다. 상기 전류를 계속적으로 공급하면서 동시에 베이스 전압 Vx를 증가시키기 위하여 약간 과구동된 상태에서 저항 Rx₄를 통해 전류를 흘려 주는 것이 효과적이다. 즉, 제1도의 디코더회로 대신에 제6도의 디코더드라이버 17과 같은, 제5도에 도시된 바와 같이 본 발명의 디코더회로를 사용함에 의하여 상승특성은 개선된다.

(급속한 상승특성이 얻어진다) 특히 메모리 MEM의 용량이 증가될 때, 워드선 W₀∼W_j에 존재하는 용량이 증가되고, 트랜지스터(워드드라이버) TW₃쪽의 부하가 증가된다.

그러므로, 트랜지스터(워드드라이버) TW₃의 입력쪽으로부터 이러한 부하가 존재하지 않는다는 점에서 본 발명은 매우 유효하다.

제7도는 본 발명의 디코더회로의 또 다른 실시예를 나타낸다.

제7도에서는 제3도 및 제5도의 회로와 다른 점은 출력게이트 11a∼11j의 AND회로 18이 다이오드 DW₂와 DW₃(다이오드 매트릭스형)로 구성되어 있다는 점이다.

기타의 부분은 동일하며, 따라서 상세한 설명은 생략된다.

제8도는 본 발명의 디코더회로를 2단 디코더에 적용한 예이다.

제8도에서는 어드레스 신호비트가 2개의 그룹으로 나뉘어지며, 제1그룹은 어드레스 신호비트 A₀∼A_i를 포함하고, 제2그룹은 어드레스 신호비트 A_i+1∼A_j를 포함한다. 워드선(워드드라이버도 마찬가지임) W₁₁∼W_im, W₂₁∼W_2m, …은 각기 "m"(m=j-i-1)개의 선을 가진 WD_a, WD_b…, 의 "i+1"개 그룹으로 나뉘어 진다.

어드레스 A₀∼A_i를 받는 디코더 DECa그룹은 워드 드리이버그룹 WDa, WDb……,을 선택하며, 어드레스 A_i+1∼A_j를 받는 디코더 DEC_b그룹은 어드레스 신호를 공급하고, 워드드라이버의 각기에 반전신호를 공급하여, 워드드라이버의 각각을 선택한다.

따라서 본 발명의 디코더회로는 제8도의 워드 드라이버그룹 WD_a내에 도시된 바와 같이 2단(혹은 3단) 디코더에 인가될 수 있다.

더우기, 본 발명은 이러한 실시예에 한정되지 않으며, 본 발명의 범위를 넘지 않는 범위내에서 여러가지의 변경과 수정이 가능하다.

Claims (1)

1. 복수의 입력신호 A₀,A₁……A_i로부터 그들의 발전신호 A₀,A₁……A_i를 작성하는 입력 게이트와 신호 A₀∼A_i∼A₀∼A_i를 조합하여 입력되어서 입력의 모두가 H레벨로 될 때 레벨 출력을 발생하는 논리회로 및 그 출력으로 ON이 되는 출력단 트랜지스터를 각각 가지는 복수의 출력 게이트를 갖추는 디코더회로에 있어서 그 출력 게이트에 그 논리회로의 출력을 반전하는 인버터, 그 인버터의 부하가 되는 저항 및 정전압원용의 PNP트랜지스터 및 그 인버터와 아울러 커펜트 스위치를 구성하는 정전류원, 그 인버터의 출력으로 제어되어 진기한 출력단 트랜지스터에 베이스전류를 공급하는 구동용 PNP트랜지스터, 전기의 출력단 트랜지스터의 베이스에 접속된 바이어스회로를 설하여 그 논리회로가 L레벨출력을 발생할 때에는 그 바이어스회로의 바이어스 레벨을 그 출력단 트랜지스터의 베이스에 L레벨로서 인가하고, 또는 리회로가 H레벨 출력을 발생할 때는 그 구동용 트랜지스터를 ON으로서 출력단 트랜지스터에 전원으로부터 직접 베이스전류를 공급하도록 하여서 된 것을 특징으로 하는 디코더회로.

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