JP2821186B2 - 半導体装置及び半導体メモリ - Google Patents
半導体装置及び半導体メモリInfo
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Description
本発明は、半導体装置に係り、特に低電源電圧化に好
適な電流切り換え回路及びこれを適用した半導体メモリ
に関する。
適な電流切り換え回路及びこれを適用した半導体メモリ
に関する。
第２図（ａ）に従来のバイポーラメモリの回路図を示
す。 同図において、C1はメモリセル、Ｗはワード線、B10,
B11は、ビット線、ISTは情報保持電流源である。Q201,Q
202は参照トランジスタでメモリセルの情報を読み出す
役割をする。CSLはコモンセンス線で、参照トランジス
タで読み出した情報をセンス回路に伝達するための共通
配線であり、CWLは読み出し書き込み制御線で、参照ト
ランジスタのベースに接続され、メモリセルの情報の読
み出し、書き込みを制御する。SW1はビット線駆動電流
切り換え回路であり、ビット線駆動信号BS1に応じて選
択されたビット線にのみ駆動電流を供給するように働
く。 すなわち、ビット線駆動電流切り換え回路は、トラン
ジスタQ203,Q207と電流源トランジスタQ205からなるカ
レントスイッチと、トランジスタQ204,Q208と電流源ト
ランジスタQ206からなるカレントスイッチで構成されて
いるので、ビット線選択信号が高電位である回路だけに
駆動電流が流れる。 一方、半導体デバイスの微細化に伴い、半導体装置を
構成する素子の耐圧は低下の一途をたどっている。この
ため、半導体装置の電源電圧は、順次低減される傾向に
ある。しかし第２図（ａ）に示す従来回路では、ワード
線駆動回路にダーリントンドライバを使用した場合、電
源電圧に約5.2V、エミッタホロワドライバを使用した場
合、電源電圧に約4.5V必要であり、それ以上の低電源電
圧化ができない状況にあった。 この様な背景のもとで、半導体メモリの低電源電圧化
を図るのに好適なビット線駆動電流切り換え回路とし
て、第２図（ｂ）に示す回路が提案されている（例えば
「特公昭60−8554号」に記載）。 同図において、SW1はビット線駆動電流切り換え回路
であり、ビート線駆動信号BS1に応じて選択されたビッ
ト線にのみ駆動電流を供給するように働く。 いま、ビット線B10,B11が選択され、ビット線選択信
号BS1が低電位（本回路では、ビット線選択信号は低電
位が選択状態を、高電位が非選択状態を表す）になった
状態を考える。この時ビット線駆動動電流切り換え回路
SW1のpnpトランジスタQ209は導通し、ダイオードD201に
電流が供給される。ダイオードD201とトランジスタQ21
0,Q211はカレントミラー回路を構成しているので、これ
ら３つのエミッタ面積が等しいとすると、ダイオードD2
01に流れる電流と同じ電流がトランジスタQ210,Q211に
流れ、ビット線に駆動電流が供給される。 第２図（ａ）でトランジスタ２段縦積みで構成されて
いたビット駆動動電流切り換え回路を、本回路ではトラ
ンジスタ１段で実現しており、トランジスタ１段分だけ
低電源電圧化を図ることができる。
す。 同図において、C1はメモリセル、Ｗはワード線、B10,
B11は、ビット線、ISTは情報保持電流源である。Q201,Q
202は参照トランジスタでメモリセルの情報を読み出す
役割をする。CSLはコモンセンス線で、参照トランジス
タで読み出した情報をセンス回路に伝達するための共通
配線であり、CWLは読み出し書き込み制御線で、参照ト
ランジスタのベースに接続され、メモリセルの情報の読
み出し、書き込みを制御する。SW1はビット線駆動電流
切り換え回路であり、ビット線駆動信号BS1に応じて選
択されたビット線にのみ駆動電流を供給するように働
く。 すなわち、ビット線駆動電流切り換え回路は、トラン
ジスタQ203,Q207と電流源トランジスタQ205からなるカ
レントスイッチと、トランジスタQ204,Q208と電流源ト
ランジスタQ206からなるカレントスイッチで構成されて
いるので、ビット線選択信号が高電位である回路だけに
駆動電流が流れる。 一方、半導体デバイスの微細化に伴い、半導体装置を
構成する素子の耐圧は低下の一途をたどっている。この
ため、半導体装置の電源電圧は、順次低減される傾向に
ある。しかし第２図（ａ）に示す従来回路では、ワード
線駆動回路にダーリントンドライバを使用した場合、電
源電圧に約5.2V、エミッタホロワドライバを使用した場
合、電源電圧に約4.5V必要であり、それ以上の低電源電
圧化ができない状況にあった。 この様な背景のもとで、半導体メモリの低電源電圧化
を図るのに好適なビット線駆動電流切り換え回路とし
て、第２図（ｂ）に示す回路が提案されている（例えば
「特公昭60−8554号」に記載）。 同図において、SW1はビット線駆動電流切り換え回路
であり、ビート線駆動信号BS1に応じて選択されたビッ
ト線にのみ駆動電流を供給するように働く。 いま、ビット線B10,B11が選択され、ビット線選択信
号BS1が低電位（本回路では、ビット線選択信号は低電
位が選択状態を、高電位が非選択状態を表す）になった
状態を考える。この時ビット線駆動動電流切り換え回路
SW1のpnpトランジスタQ209は導通し、ダイオードD201に
電流が供給される。ダイオードD201とトランジスタQ21
0,Q211はカレントミラー回路を構成しているので、これ
ら３つのエミッタ面積が等しいとすると、ダイオードD2
01に流れる電流と同じ電流がトランジスタQ210,Q211に
流れ、ビット線に駆動電流が供給される。 第２図（ａ）でトランジスタ２段縦積みで構成されて
いたビット駆動動電流切り換え回路を、本回路ではトラ
ンジスタ１段で実現しており、トランジスタ１段分だけ
低電源電圧化を図ることができる。
しかし、第２図（ｂ）の従来技術では、pnpトランジ
スタを使用する必要があり、 プロセスが複雑になる、 高性能のpnpトランジスタを実現することが難しい、 といった問題があった。 本発明の目的は、pnpトランジスタを使用しない、す
なわち、既存のプロセス技術で容易に実現でき、高速か
つ低電源電圧化に好適な電流切り換え回路を提供するこ
とにある。
スタを使用する必要があり、 プロセスが複雑になる、 高性能のpnpトランジスタを実現することが難しい、 といった問題があった。 本発明の目的は、pnpトランジスタを使用しない、す
なわち、既存のプロセス技術で容易に実現でき、高速か
つ低電源電圧化に好適な電流切り換え回路を提供するこ
とにある。
上記目的を達成するためには、入力信号に応じて出力
電流を切り換える電流切り換え回路を、入力信号に応じ
て高電位と低電位を発生する論理回路と、ぜ切論理回路
の出力電位を受けるレベルシフト回路であって、その出
力電位Ｖが、 ∂V/∂VEE＝１（VEE:電源電圧） となるように構成されたレベルシフト回路と、前記レベ
ルシフト回路の出力電位により出力電流を切り換えるカ
レントミラー形電流源から構成すればよい。 また、上記カレントミラー形電流源は、例えばエミッ
タに負荷を接続した第１のトランジスタと、上記負荷の
他端にコレクタとベースを接続した第２のトランジスタ
と、上記第２のトランジスタのベースにベースを、上記
第２のトランジスタのエミッタにエミッタを接続した３
のトランジスタで構成してもよい。 また、上記第２のトランジスタのベースのショットキ
バリアダイオードのアノードを接続し、上記ショットキ
バリアダイオードのカソードに抵抗の一端を、上記第２
のトランジスタのエミッタに上記抵抗の他端を接続して
もよい。
電流を切り換える電流切り換え回路を、入力信号に応じ
て高電位と低電位を発生する論理回路と、ぜ切論理回路
の出力電位を受けるレベルシフト回路であって、その出
力電位Ｖが、 ∂V/∂VEE＝１（VEE:電源電圧） となるように構成されたレベルシフト回路と、前記レベ
ルシフト回路の出力電位により出力電流を切り換えるカ
レントミラー形電流源から構成すればよい。 また、上記カレントミラー形電流源は、例えばエミッ
タに負荷を接続した第１のトランジスタと、上記負荷の
他端にコレクタとベースを接続した第２のトランジスタ
と、上記第２のトランジスタのベースにベースを、上記
第２のトランジスタのエミッタにエミッタを接続した３
のトランジスタで構成してもよい。 また、上記第２のトランジスタのベースのショットキ
バリアダイオードのアノードを接続し、上記ショットキ
バリアダイオードのカソードに抵抗の一端を、上記第２
のトランジスタのエミッタに上記抵抗の他端を接続して
もよい。
上記レベルシフト回路により、カレントミラー形電流
源を駆動する信号電位を、電源電圧の変動に追従して変
化させることができる。これにより、カレントミラー形
電流源の出力電流を電源電圧の変動に対して一定値に保
つことができる。また、カレントミラー形電流源によ
り、トランジスタ１段分の電圧で、電流切り換え回路を
実現することができ、低電源電圧化が可能となる。 さらに、カレントミラーを構成するトランジスタのベ
ース・エミッタ間にショットキバリアダイオードと抵抗
を直列に接続したプルダウン回路を設けることにより、
カレントミラー電流源の駆動振幅を低減すると同時に、
駆動信号の立ち下がりを高速化することができ、電流切
り換え動作の高速化を図ることができる。 また、本発明ではpnpトランジスタを使用する必要が
ないため、既存のプロセス技術で容易に実現することが
できる。 以上の技術により、pnpトランジスタを使用しない、
すなわち、既存のプロセス技術で容易に実現でき、高速
かつ低電源電圧化に好適な電流切り換え回路を提供する
ことができる。
源を駆動する信号電位を、電源電圧の変動に追従して変
化させることができる。これにより、カレントミラー形
電流源の出力電流を電源電圧の変動に対して一定値に保
つことができる。また、カレントミラー形電流源によ
り、トランジスタ１段分の電圧で、電流切り換え回路を
実現することができ、低電源電圧化が可能となる。 さらに、カレントミラーを構成するトランジスタのベ
ース・エミッタ間にショットキバリアダイオードと抵抗
を直列に接続したプルダウン回路を設けることにより、
カレントミラー電流源の駆動振幅を低減すると同時に、
駆動信号の立ち下がりを高速化することができ、電流切
り換え動作の高速化を図ることができる。 また、本発明ではpnpトランジスタを使用する必要が
ないため、既存のプロセス技術で容易に実現することが
できる。 以上の技術により、pnpトランジスタを使用しない、
すなわち、既存のプロセス技術で容易に実現でき、高速
かつ低電源電圧化に好適な電流切り換え回路を提供する
ことができる。
以下本発明の実施例を図面により、詳細に説明する。 第１図は本発明の第１の実施例であり、最も基本的な
実施例を示している。 LCは論理回路、LSはレベルシフト回路、CSはカレント
ミラー形電流源である。論理回路LCは、入力信号IN1,IN
2に応じて出力電流を制御する回路である。この論理回
路LCはトランジスタQ101,Q102,Q103,Q104、抵抗R101,R1
02からなる。 本実施例では、入力信号IN1,IN2がともに低電位のと
きに出力端子OUTに電流が流れるように構成した例を示
している。 レベルシフト回路LSは、論理回路LCの出力電位をカレ
ントミラー形電流源を駆動するのに最適な電位までレベ
ルシフトするとともに、カレントミラー形電流源の駆動
電位VLSOの電源電圧依存性を無くすように（∂VLSO/∂V
EE＝１となるように）働く。カレントミラー形電流源CS
は、その駆動電位VLSOが高電位のとき出力端子OUTに電
流を流し、VLSOが低電位のとき電流を遮断するように働
く。 以下本回路の動作を定量的に説明する。 いま、入力信号IN1,IN2がともに低電位である場合を
考えると、レベルシフト回路の出力電位VLSOは、 ここで、VBE（Q104）,VBE（Q105）,VBE（Q106）：ト
ランジスタQ104,Q105,Q106のベース・エミッタ間電圧 となる。ここで、論理回路LC及びレベルシフト回路LSの
内部電源電位VCS及びVLSを VCS＝α・VBE＋VEE （２） VLS＝−β・VBE （３） ここで、α，β：正の実数 となるように設定し、R103/R104＝１と設計すれば、 とすることができる。本回路の出力電流IOは、 ここで、VBE（Q107）,VBE（Q108）：トランジスタQ10
7,Q108のベース・エミッタ間電圧 で表わせる。 従って、式（５）式（６）から となり、電源電圧VEEの変動によらず、出力電流IOを一
定にできることがわかる 次に入力信号が切り換わり、論理回路LCの出力が低電
位になった場合を考える。この時は、抵抗R105にかかる
電圧がほぼ0Vになるように論理回路LCの信号振幅を設計
することで、出力電流を遮断することができる。 以上述べたように、レベルシフト回路LSにより、カレ
ントミラー形電流源を駆動する信号電位を、電源電位の
変動に追従して変化させることができる。これにより、
カレントミラー形電流源の出力電流を電源電圧の変動に
対して一定値に保つことができる。また、カレントミラ
ー形電流源により、トランジスタ１段分の電圧で、電流
切り換え回路を実現することができ、低電源電圧化が可
能となる。従って、本実施例によれば、pnpトランジス
タを使用しない、すなわち、既存のプロセス技術で容易
に実現でき、低電源電圧化に好適な電流切り換え回路を
提供することができる。 なお、本実施例においてレベルシフト回路での遅延時
間が大きい場合は、抵抗R103と並列にスピードアップ容
量を接続してもよい。 また、本実施例では、論理回路LCをバイポーラトラン
ジスタによるエミッタカップルドロジックにより、実現
した例を示しているが、本発明は、これに限定されるも
のではなく、論理回路LCはMOS、あるいは、バイポーラ
・MOS混在の論理回路で実現することも可能である。 第３図は本発明の第２の実施例であり、カレントミラ
ー形電流源にプルダウン回路を設けた例である。同図で
はカレントミラー形電流源CSの部分だけを示している。
プルダウン回路は、ショットキバリアダイオード（以下
SBDと呼ぶ）D301と抵抗R301を直列に接続したもので構
成される。このプルダウン回路により、ノードＡの寄生
容量を高速に放電することができ、出力電流を高速に遮
断することがきる。 また、カレントミラー形電流源の駆動信号VLSOが低電
位のときにも、プルダウン回路にわずかに電流が流れる
ように設計しておくことで、ノードＡの電位は、 VLSOが高電位のとき、VEE＋VBE（Q108） VLSOが低電位のとき、VEE＋VF（D301） ここで、VF（D301）:SBD D301のアノード・カソード
間電圧 となるので、ノードＡの駆動振幅は、 VBE（Q108）−VF（D301）≒700mV−400mV＝300mV と小さくでき、高速な電流切り換えができるようにな
る。 第４図は本発明の第３の実施例であり、レベルシフト
回路の内部電源電位VLSの発生回路の一例である。上述
のように出力電流を電源電圧の変動に対して一定値に保
つためには、VLS＝−β・VBEとする必要がある。これ
は、第４図に示す回路で実現できる。 同図の回路ではVLSは、 で表わされるので、R401/R402を適当に選ぶことでVLSを
任意の電位に設計することができる。 第５図は本発明の第４の実施例であり、半導体メモリ
のビット線駆動電流切り換え回路に適用した例である。 論理回路LCの入力信号IN1,IN2には、アドレス入力信
号をプリデコード（例えばワイアードオア）した信号が
印加される。入力信号IN1,IN2がともに低電位になった
とき、トランジスタQ204,Q205からビット線駆動電流が
供給される。 本実施例では、第２図（ｂ）の従来技術と同様に、ビ
ット線駆動電流切り換え回路がトランジスタ１段で構成
でき、半導体メモリの低電源電圧化を図ることができ
る。しかも、従来技術のようにpnpトランジスタを使用
する必要がないので、既存のプロセス技術で容易に実現
できる。 第６図は本発明の第５の実施例であり、ビット線放電
回路付き半導体メモリの駆動電流切り換え回路に適用し
た例である。同図のトランジスタQ601、SBD D601,D602
で構成される回路がビット線放電回路である。 このビット線放電回路付き半導体メモリでは、トラン
ジスタQ602のコレクタ電位が、SBD D601,D602のアノー
ド・カソード間電圧の分だけ、トランジスタQ204,Q205
のコレクタ電位よりも低くなる。このため、従来技術で
は、ワード線駆動回路にダーリントンドライバを使用し
たとき、標準の電源電圧である−5.2Vで設計することが
難しかった。しかし、本発明を適用することで、電源電
圧−5.2Vで設計することが可能となり、半導体メモリの
高速化に大きく貢献することができるようになる。 第７図は本発明の第６のであり、第３図の実施例をビ
ット線放電回路付き半導体メモリに適用した例である。
同図のSBD D301及び抵抗R301からなるプルダウン回路
により、先に述べたように、カレントミラー電流源の駆
動振幅を低減すると同時に、駆動信号の立ち下がりを高
速化することができ、電流切り換え動作の高速化を図る
ことができる。従って、本回路により、第６図の実施例
よりもさらに高速な半導体メモリを提供することができ
る。
実施例を示している。 LCは論理回路、LSはレベルシフト回路、CSはカレント
ミラー形電流源である。論理回路LCは、入力信号IN1,IN
2に応じて出力電流を制御する回路である。この論理回
路LCはトランジスタQ101,Q102,Q103,Q104、抵抗R101,R1
02からなる。 本実施例では、入力信号IN1,IN2がともに低電位のと
きに出力端子OUTに電流が流れるように構成した例を示
している。 レベルシフト回路LSは、論理回路LCの出力電位をカレ
ントミラー形電流源を駆動するのに最適な電位までレベ
ルシフトするとともに、カレントミラー形電流源の駆動
電位VLSOの電源電圧依存性を無くすように（∂VLSO/∂V
EE＝１となるように）働く。カレントミラー形電流源CS
は、その駆動電位VLSOが高電位のとき出力端子OUTに電
流を流し、VLSOが低電位のとき電流を遮断するように働
く。 以下本回路の動作を定量的に説明する。 いま、入力信号IN1,IN2がともに低電位である場合を
考えると、レベルシフト回路の出力電位VLSOは、 ここで、VBE（Q104）,VBE（Q105）,VBE（Q106）：ト
ランジスタQ104,Q105,Q106のベース・エミッタ間電圧 となる。ここで、論理回路LC及びレベルシフト回路LSの
内部電源電位VCS及びVLSを VCS＝α・VBE＋VEE （２） VLS＝−β・VBE （３） ここで、α，β：正の実数 となるように設定し、R103/R104＝１と設計すれば、 とすることができる。本回路の出力電流IOは、 ここで、VBE（Q107）,VBE（Q108）：トランジスタQ10
7,Q108のベース・エミッタ間電圧 で表わせる。 従って、式（５）式（６）から となり、電源電圧VEEの変動によらず、出力電流IOを一
定にできることがわかる 次に入力信号が切り換わり、論理回路LCの出力が低電
位になった場合を考える。この時は、抵抗R105にかかる
電圧がほぼ0Vになるように論理回路LCの信号振幅を設計
することで、出力電流を遮断することができる。 以上述べたように、レベルシフト回路LSにより、カレ
ントミラー形電流源を駆動する信号電位を、電源電位の
変動に追従して変化させることができる。これにより、
カレントミラー形電流源の出力電流を電源電圧の変動に
対して一定値に保つことができる。また、カレントミラ
ー形電流源により、トランジスタ１段分の電圧で、電流
切り換え回路を実現することができ、低電源電圧化が可
能となる。従って、本実施例によれば、pnpトランジス
タを使用しない、すなわち、既存のプロセス技術で容易
に実現でき、低電源電圧化に好適な電流切り換え回路を
提供することができる。 なお、本実施例においてレベルシフト回路での遅延時
間が大きい場合は、抵抗R103と並列にスピードアップ容
量を接続してもよい。 また、本実施例では、論理回路LCをバイポーラトラン
ジスタによるエミッタカップルドロジックにより、実現
した例を示しているが、本発明は、これに限定されるも
のではなく、論理回路LCはMOS、あるいは、バイポーラ
・MOS混在の論理回路で実現することも可能である。 第３図は本発明の第２の実施例であり、カレントミラ
ー形電流源にプルダウン回路を設けた例である。同図で
はカレントミラー形電流源CSの部分だけを示している。
プルダウン回路は、ショットキバリアダイオード（以下
SBDと呼ぶ）D301と抵抗R301を直列に接続したもので構
成される。このプルダウン回路により、ノードＡの寄生
容量を高速に放電することができ、出力電流を高速に遮
断することがきる。 また、カレントミラー形電流源の駆動信号VLSOが低電
位のときにも、プルダウン回路にわずかに電流が流れる
ように設計しておくことで、ノードＡの電位は、 VLSOが高電位のとき、VEE＋VBE（Q108） VLSOが低電位のとき、VEE＋VF（D301） ここで、VF（D301）:SBD D301のアノード・カソード
間電圧 となるので、ノードＡの駆動振幅は、 VBE（Q108）−VF（D301）≒700mV−400mV＝300mV と小さくでき、高速な電流切り換えができるようにな
る。 第４図は本発明の第３の実施例であり、レベルシフト
回路の内部電源電位VLSの発生回路の一例である。上述
のように出力電流を電源電圧の変動に対して一定値に保
つためには、VLS＝−β・VBEとする必要がある。これ
は、第４図に示す回路で実現できる。 同図の回路ではVLSは、 で表わされるので、R401/R402を適当に選ぶことでVLSを
任意の電位に設計することができる。 第５図は本発明の第４の実施例であり、半導体メモリ
のビット線駆動電流切り換え回路に適用した例である。 論理回路LCの入力信号IN1,IN2には、アドレス入力信
号をプリデコード（例えばワイアードオア）した信号が
印加される。入力信号IN1,IN2がともに低電位になった
とき、トランジスタQ204,Q205からビット線駆動電流が
供給される。 本実施例では、第２図（ｂ）の従来技術と同様に、ビ
ット線駆動電流切り換え回路がトランジスタ１段で構成
でき、半導体メモリの低電源電圧化を図ることができ
る。しかも、従来技術のようにpnpトランジスタを使用
する必要がないので、既存のプロセス技術で容易に実現
できる。 第６図は本発明の第５の実施例であり、ビット線放電
回路付き半導体メモリの駆動電流切り換え回路に適用し
た例である。同図のトランジスタQ601、SBD D601,D602
で構成される回路がビット線放電回路である。 このビット線放電回路付き半導体メモリでは、トラン
ジスタQ602のコレクタ電位が、SBD D601,D602のアノー
ド・カソード間電圧の分だけ、トランジスタQ204,Q205
のコレクタ電位よりも低くなる。このため、従来技術で
は、ワード線駆動回路にダーリントンドライバを使用し
たとき、標準の電源電圧である−5.2Vで設計することが
難しかった。しかし、本発明を適用することで、電源電
圧−5.2Vで設計することが可能となり、半導体メモリの
高速化に大きく貢献することができるようになる。 第７図は本発明の第６のであり、第３図の実施例をビ
ット線放電回路付き半導体メモリに適用した例である。
同図のSBD D301及び抵抗R301からなるプルダウン回路
により、先に述べたように、カレントミラー電流源の駆
動振幅を低減すると同時に、駆動信号の立ち下がりを高
速化することができ、電流切り換え動作の高速化を図る
ことができる。従って、本回路により、第６図の実施例
よりもさらに高速な半導体メモリを提供することができ
る。
以上述べたように、本発明によれば、pnpトランジス
タを使用しない、すなわち、既存のプロセス技術で実現
可能な高速かつ低電源電圧化に好適な電流切り換え回路
を提供てきる。また、本発明をビット線放電回路付き半
導体メモリに適用することで、標準の電源電圧で設計で
きる高速半導体メモリセルを実現することができる。
タを使用しない、すなわち、既存のプロセス技術で実現
可能な高速かつ低電源電圧化に好適な電流切り換え回路
を提供てきる。また、本発明をビット線放電回路付き半
導体メモリに適用することで、標準の電源電圧で設計で
きる高速半導体メモリセルを実現することができる。
第１図は本発明の最も基本的な実施例を示した回路図、
第２図は従来技術を示した回路図、第３図はプルダウン
回路を設けた実施例を示した回路図、第４図はレベルシ
フト回路の内部電源回路の一例を示した回路図、第５図
は本発明を半導体メモリに適用した実施例を示した回路
図、第６図は本発明をビット線放電回路付き半導体メモ
リに適用した例を示した回路図、第７図は第３図の実施
例をビット線放電回路付き半導体メモリに適用した例を
示した回路図である。 符号の説明 LC……論理回路、LS……レベルシフト回路、CS……カレ
ントミラー形電流源、Ｗ……ワード線、B10,B11……ビ
ット線、SW1,SW2……ビット線駆動電流切り換え回路
第２図は従来技術を示した回路図、第３図はプルダウン
回路を設けた実施例を示した回路図、第４図はレベルシ
フト回路の内部電源回路の一例を示した回路図、第５図
は本発明を半導体メモリに適用した実施例を示した回路
図、第６図は本発明をビット線放電回路付き半導体メモ
リに適用した例を示した回路図、第７図は第３図の実施
例をビット線放電回路付き半導体メモリに適用した例を
示した回路図である。 符号の説明 LC……論理回路、LS……レベルシフト回路、CS……カレ
ントミラー形電流源、Ｗ……ワード線、B10,B11……ビ
ット線、SW1,SW2……ビット線駆動電流切り換え回路
フロントページの続き (72)発明者 山口 邦彦 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 金谷 一男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 南部 博昭 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 井出 陽治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 櫻井 義彰 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/414
Claims (5)
- 【請求項１】入力信号に応じて出力電流を切り換える半
導体装置において、入力信号に応じて高電位と低電位を
発生する論理回路と、前記論理回路の出力電位を受ける
レベルシフト回路であって、その出力電位Ｖが、 ∂V/∂VEE＝１（VEE:電源電圧） となるように構成されたレベルシフト回路と、前記レベ
ルシフト回路の出力電位により出力電流を切り換えるカ
レントミラー形電流源を具備することを特徴とする半導
体装置。 - 【請求項２】上記カレントミラー形電流源をエミッタに
負荷を接続した第１のトランジスタと、上記負荷と他端
にコレクタとベースを接続した第２のトランジスタと、
上記第２のトランジスタのベースにベースを、上記第２
のトランジスタのエミッタにエミッタを接続した第３の
トランジスタで構成したことを特徴とする第１請求項記
載の半導体装置。 - 【請求項３】上記第２のトランジスタのベースにショッ
トキバリアダイオードのアノードを接続し、上記ショッ
トキバリアダイオードのカソードに抵抗の一端を、上記
第２のトランジスタのエミッタに上記抵抗の他端を接続
したことを特徴とする第２請求項記載の半導体装置。 - 【請求項４】複数のワード線と、複数のビット線対と、
その交点に配置されたメモリセルと、上記ビット線対選
択時にビット線対に駆動電流を供給する電流切り換え回
路からなる半導体メモリにおいて、上記電流切り換え回
路を第１請求項あるいは、第２請求項あるいは、第３請
求項記載の半導体装置で構成したことを特徴とする半導
体メモリ。 - 【請求項５】複数のワード線と、複数のビット線対と、
その交点に配置されたメモリセルと、上記ビット線対選
択時にビット線対に駆動電流を供給する第１の電流切り
換え回路と、第１、第２のダイオードのカソードとトラ
ンジスタのエミッタを共通に接続し、上記トランジスタ
のベースにバイアス電源を接続し、上記第１、第２のダ
イオードのアノードを上記ビット線対の各々に接続し、
上記トランジスタのエミッタに上記ビット線対選択時に
上記トランジスタに駆動電流を供給する第２の電流切り
換え回路を接続した半導体メモリにおいて、上記第１、
第２の電流切り換え回路を第１請求項あるいは、第２請
求項あるいは、第３請求項記載の半導体装置で構成した
ことを特徴とする半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184691A JP2821186B2 (ja) | 1989-07-19 | 1989-07-19 | 半導体装置及び半導体メモリ |
| KR1019900004612A KR0167550B1 (ko) | 1989-04-05 | 1990-04-04 | 반도체메모리 |
| US07/845,557 US5255225A (en) | 1989-04-05 | 1992-03-04 | Semiconductor integrated circuit device and memory consisting of semiconductor integrated circuit |
| US08/053,330 US5398201A (en) | 1989-04-05 | 1993-04-28 | Bit-line drive circuit for a semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184691A JP2821186B2 (ja) | 1989-07-19 | 1989-07-19 | 半導体装置及び半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0352193A JPH0352193A (ja) | 1991-03-06 |
| JP2821186B2 true JP2821186B2 (ja) | 1998-11-05 |
Family
ID=16157685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1184691A Expired - Fee Related JP2821186B2 (ja) | 1989-04-05 | 1989-07-19 | 半導体装置及び半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2821186B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009044081A (ja) * | 2007-08-10 | 2009-02-26 | Rohm Co Ltd | 駆動装置 |
| US10938303B2 (en) | 2007-08-10 | 2021-03-02 | Rohm Co., Ltd. | Driving device |
-
1989
- 1989-07-19 JP JP1184691A patent/JP2821186B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0352193A (ja) | 1991-03-06 |
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