JPH0777075B2

JPH0777075B2 - デコーダ−ドライバ回路

Info

Publication number: JPH0777075B2
Application number: JP3308355A
Authority: JP
Inventors: フランク・アルフレッド・モンテガリ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-12-18
Filing date: 1991-10-29
Publication date: 1995-08-16
Anticipated expiration: 2010-08-16
Also published as: US5109167A; JPH0684345A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般的なデコーダに
関するもので、特に、バイフェット（バイポーラＦＥ
Ｔ）技術を使ったデコーダに関する。

【０００２】

【従来の技術】デコーダは、入力及び出力線を有する装
置である。デコーダは、その入力線に現れる値の組み合
わせに従って、その出力線のひとつを選択する。出力線
を選択するとき、デコーダによって選択されないとき
に、出力線が夫々ハイかローかによって、デコーダは、
出力線をロー電圧値又はハイ電圧値に設定する。ここ
で、「選択」と「イネーブル」という用語は、同じ意味
を表すのに用いられる。

【０００３】デコーダは、良く、メモリ装置のためのア
クセスコントローラとして用いられる。これは、図１に
示されており、ここでは、デコーダ１０４は、メモリ装
置１０８へのアクセスをコントロールする。

【０００４】デコーダ１０４は、Ｎ本の入力線１０２
と、２^N本の出力線１０６（出力線１０６はまた、デコ
ーダ１０４が図１で示すようなアクセスコントローラと
して使用されるときには、ワード／ビット線１０６とも
呼ばれる）を有する。メモリ装置１０８は、２^N行有し
ており、行当たりＷ個のメモリセルを有する。２^Nワー
ド／ビット線１０６と、メモリ装置１０８の２^N行の間
には、一対一の対応が存在している。

【０００５】通常、デコーダ１０４は、ワード／ビット
線１０６を非イネーブル状態に維持する。メモリ装置１
０８の行１１４から読み出し又は行１１４に書き込み要
求があるときには、行１１４のアドレスが入力線１０２
上に置かれる。アドレスに呼応して、デコーダ１０４
は、行１１４に対応するワード／ビット線１１６をイネ
ーブルにする。デコーダ１０４は、他のワード／ビット
線１１６を非イネーブル状態に維持する。一度ワード／
ビット線１１６がイネーブルにされると、データ線１１
０により、行１１４に関連するメモリセルからの読み出
し又はメモリセルへの書き込みが可能になる。読み出し
及び書き込みのために、行１１４での特別なメモリセル
を選択するたの選択線１１２を設けるようにしても良
い。

【０００６】従来のデコーダ１０４´が図２に示され
る。従来のデコーダ１０４´は、第１のデコーダ２１
２、２１４及び第２のデコーダ２０２を含む。

【０００７】第１のデコーダ２１２、２１４は、各々、
４本の入力線２１６、２１８（それは、図１での入力線
１０２に対応する）と、１６本の出力線２２６、２２８
を含む。

【０００８】図２にはただ１つの第２のデコーダ２０２
が示されているが、実際には、従来のデコーダ１０４´
は２５６個の第２のデコーダ２０２を含む。第２のデコ
ーダ２０２はワード／ビット線２２４を含んでおり、そ
れは、図１でのワード／ビット線１０６に対応する。

【０００９】第２のデコーダ２０２は、金属酸化半導体
電界効果トランジスタ（ＭＯＳＦＥＴ）、特に、負電界
効果トランジスタ（ＮＦＥＴ）２０８、２１０及び正電
界効果トランジスタ（ＰＦＥＴ）２０４、２０６のみを
含む。ＮＦＥＴとＰＦＥＴの金属酸化半導体を使う回路
は、一般にコンプリメンタリ金属酸化半導体（ＣＭＯ
Ｓ）と呼ばれている。

【００１０】第２のデコーダ２０２は、２つの入力ノー
ド２３０、２３２を有する。出力線２２６、２２８は入
力ノード２３０、２３２に接続され、そして、それはＮ
ＦＥＴ２０８、２１０及びＰＦＥＴ２０４、２０６のゲ
ートに交互に接続される。第２のデコーダ２０２の各々
は、出力線２２６、２２８の異なる組み合わせに接続さ
れ、入力を受け取る。

【００１１】動作上、８ビットアドレスが２個の４ビッ
トアドレスに分割される。２個の４ビットアドレスは、
入力線２１６、２１８上の第１のデコーダ２１２、２１
４に適用される。通常、第１のデコーダ２１２、２１４
は、出力線２２６、２２８をハイ電圧状態に維持し、そ
のため、出力線２２６、２２８がイネーブルでないよう
にする。４ビットアドレスに呼応して、第１のデコーダ
２１２、２１４は、各々、それらの夫々の出力線２２
６、２２８がロー電圧状態に行くようにし、そのため、
ロー電圧状態での出力線２２６、２２８がイネーブルさ
れる。

【００１２】任意の第２のデコーダ２０２について、も
し、どちらか又は双方の入力ノード２３０、２３２（そ
れは出力線２２６、２２８に接続される）がハイ電圧値
状態なら、どちらか又は双方のＮＦＥＴ２０８、２１０
が導通になり、そして、少なくともＰＦＥＴ２０４、２
０６の１つが非導通状態になる。結果として、ワード／
ビット線２２４は、ロー電圧状態に引き下げられ、その
ため、ワード／ビット線２２４がイネーブルされなくな
る。

【００１３】もし、入力ノード２３０、２３２が双方と
もロー電圧状態なら、ＮＦＥＴ２０８、２１０は非導通
になり、そして、ＰＦＥＴ２０４、２０６が導通にな
る。結果として、ワード／ビット線２２４はハイ電圧状
態に引き上げられ、そのため、ワード／ビット線２２４
がイネーブルされる。

【００１４】デコーダ１０４の機能を示しているが、従
来のデコーダ１０４´は、性能及び密度についての欠点
がある。特に、従来のデコーダ１０４´は、相対的に動
作上の速度が遅い。なぜなら、電界効果トランジスタ
（ＦＥＴ）２０４、２０６、２０８、２１０のみを使用
しているからである。概して、ＦＥＴは、相対的に他の
のトランジスタ（バイポーラのような）に比べて遅い。
従来のデコーダ１０４´の密度についてもまた、相対的
に低い。なぜなら、与えられたドライブ電力に対して、
ＦＥＴは、他の型のトランジスタ（バイポーラのよう
な）に比べて、物理的に大きくなる。

【００１５】もうひとつの従来のデコーダ１０４´´が
図３に示される。従来のデコーダ１０４´´は、第１の
デコーダ２１２、２１４を含む。第１のデコーダ２１
２、２１４の構造及び動作は、上述の図２で示した通り
である。

【００１６】従来のデコーダ１０４´´はまた、第２の
デコーダ３２２を含む。第２のデコーダ３２２がひとつ
だけ図３で示されているが、実際には、従来のデコーダ
１０４´´は、２５６個の第２のデコーダ３２２を含
む。第２のデコーダ３２２は、ワード／ビット線３１４
を含み、そして、それは、図１でのワード／ビット線１
０６に対応する。

【００１７】第２のデコーダ３２２は、バイポーラトラ
ンジスタ３０４、３０６、３０８だけを含む。第２のデ
コーダ３２２は、２つの入力ノード３２４、３２６を有
する。出力線２２６、２２８は入力ノード３２４、３２
６に接続され、そして、それは、バイポーラトランジス
タ３０６、３０８のベースに交互に接続される。第２の
デコーダ３２２の各々は、出力線２２６、２２８の異な
る組み合わせに接続され、入力を受け取る。

【００１８】動作上、８ビットアドレスは、２つの４ビ
ットのアドレスに分割される。２つの４ビットのアドレ
スは、入力線２１６、２１８上の第１のデコーダ２１
２、２１４に適用される。通常、第１のデコーダ２１
２、２１４は、出力線２２６、２２８をハイ電圧状態に
維持し、そのため、出力線２２６、２２８がイネーブル
されないようにする。４ビットアドレスに呼応して、第
１のデコーダ２１２、２１４の各々は、夫々の出力線２
２６、２２８のひとつをロー電圧状態に行くようにし、
そのため、ロー電圧状態での出力線２２６、２２８がイ
ネーブルされる。

【００１９】バイポーラトランジスタ３０６、３０８
は、ＮＯＲゲートを表している。バイポーラトランジス
３０４は、エミッタフォロワを表わしている。

【００２０】任意の第２のデコーダ３２２について、も
し、どちらか又は双方の入力ノード３２４、３２６がハ
イ電圧状態であれば、少なくともバイポーラトランジス
タ３０６、３０８のひとつは導通とされる。このため、
バイポーラトランジスタ３０４のベースは、ロー電圧状
態に保持される。結果として、ワード／ビット線３１４
は、ロー電圧状態に引き下げられ、そのため、ワード／
ビット線３１４がイネーブルされない。

【００２１】もし、入力ノード３０６、３０８が双方と
もロー電圧状態なら、バイポーラトランジスタ３０６、
３０８は非導通とされる。このため、バイポーラトラン
ジスタ３０４のベースは、ハイ電圧状態に引き上げられ
る。結果として、ワード／ビット線３１４はハイ電圧状
態に引き上げられ、そのため、ワード／ビット線３１４
がイネーブルされる。

【００２２】従来のデコーダ１０４´´は、デコーダ１
０４の機能を示す。従来のデコーダ１０４´´は、バイ
ポーラトランジスタ３０４、３０６、３０８のみを使用
しており、バイポーラトランジスタは、通常、ＦＥＴよ
りも速く、物理的に小さいので、従来のデコーダ１０４
´´は、従来のデコーダ１０４´の動作と密度の問題を
解決している。

【００２３】しかしながら、従来のデコーダ１０４´´
は、電力消費についての欠点がある。図３に示すよう
に、第２のデコーダ３２２は、常に、実質的な量の電流
を引き込んでいる。例えば、非イネーブル状態では、第
２のデコーダ３２２は、バイポーラトランジスタ３０
６、３０８を介して、電流（及び消費電力）を引き込
む。イネーブル状態では、第２のデコーダ３２２は、バ
イポーラトランジスタ３０４を介して、電流（及び消費
電力）を引き込む。

【００２４】図１０は、従来のデコーダのドランビング
回路を示している。デコーダドライビング回路に対する
入力は、デコーダのデコーディング回路の出力になろ
う。例えば、入力線１００２は、図３のバイポーラトラ
ンジスタ３０６及び３０８のコレクタに接続されること
ができる。ドライビング回路は、エミッタフォロワ構成
でのＮＰＮトランジスタ１００４を使用する。

【００２５】この回路は、以下のように接続される。Ｎ
ＰＮトランジスタ１００４のエミッタ−コレクタ経路
は、出力線１００６とＶ_CC１００８との間に接続され
る。ＮＰＮトランジスタ１００４のベース１００９は、
入力線１００２に接続される。抵抗１０１０は、エミッ
タ１０１１とＶ_EE１０１２との間に接続される。出力線
１００６はまた、エミッタ１０１１に接続される。

【００２６】この回路は、以下のように動作する。入力
線１００２上のロー電圧は、ＮＰＮトランジスタ１００
４を非導通にする。出力線１００６のレベルは、それか
ら、Ｖ_EE１０１２のレベルになろう。入力線１００２上
のハイ電圧は、トランジスタを導通させる。エミッタ１
０１１での電圧は、ベース電圧より１Ｖ_BE分低くなろ
う。このため、Ｖ_CCの上限の入力をもってさえ、この回
路の上限の出力は、Ｖ_CCより１Ｖ_BE分低いところ以上に
はなれない。

【００２７】エミッタフォロワ構成は、大きな負荷をド
ライブするための能力を備えた、高速で、密度の低いデ
コーダを構成するのに用いることができる。しかしなが
ら、メモリアレイでのワード線をドライブするのに使う
ときには、そのような回路の相対的に低い最大上限出力
は、セルが読み出される際の速度と、セルが書き込まれ
る際の信頼性の程度の双方に、限界をもたらす。

【００２８】図１１は、デコーダの第２の従来のドライ
ビング回路である。回路は、コレクタフォロワ構成での
ＰＮＰトランジスタ１１０２と、トランジスタを飽和さ
せることなく高い上限出力が許容されるように、ショッ
トキーダイオード１１０４が使用される。

【００２９】回路は、以下のように接続される。ＰＮＰ
トランジスタ１１０２のエミッタ−コレクタ経路は、ハ
イ電圧供給源Ｖ_CC１１０６と出力線１１０８との間に接
続される。ショットキーダイオード１１０４のアノード
−カソード経路は、ＰＮＰトランジスタ１１０２のコレ
クタ１１０９とベース１１１１との間に接続される。抵
抗１１１０は、コレクタ１１０９とロー電圧供給源Ｖ_EE
１１１２との間に接続される。入力線１１１４は、ベー
ス１１１１に接続される。出力線１１０８は、コレクタ
１１０９に接続される。

【００３０】回路の動作は、以下の通りである。入力線
１１１４上のハイ電圧は、ＰＮＰトランジスタ１１０２
を非導通させる。出力線１１０８上の電圧レベルは、そ
れから、Ｖ_EE１１１２と等しくなろう。

【００３１】入力線１１１４上のロー電圧は、ＰＮＰト
ランジスタ１１０２を導通させる。これは、Ｖ_CC１１０
６を、コレクタ１１０９及びショットキーダイオード１
１０４での電圧レベルに引き上げることを可能にする。
ショットキーダイオード１１０４は、それから、ベース
１１１１の電圧レベルに引き上げる。ベース１１１１で
の電圧が上昇するので、ＰＮＰトランジスタ１１０２は
あまり導通しなくなり、このため、コレクタ１１０９及
びベース１１１１の電圧が低くなっていく。

【００３２】最大の上限出力を得るために、ショットキ
ーダイオード１１０４のサイズは、ベース電圧をＶ_CC１
１０６より丁度１Ｖ_BE分低い所で安定させるようなサイ
ズとされる。この電圧は、ＰＮＰトランジスタ１１０２
が導通することになる最も高いレベルである。ショット
キーダイオード１１０４のサイズはまた、コレクタ１１
０９をベース１１１１より高いレベルで安定させるよう
なサイズとされる。ショットキーダイオード１１０４
は、これをＰＮＰトランジスタ１１０２を飽和させる
（それゆえ、そのスイッチング時間を増加させる）こと
なく実現させることができる。

【００３３】ショットキーダイオードを有するコレクタ
−フォロワ構成でのＰＮＰトランジスタは、高い上限電
圧と低消費電力を達成する高性能デコーダを構成するの
に使われる。しかしながら、ショットキーダイオード
は、拡散よりむしろ表面−接合なので、この回路は、チ
ップ製造での歩留りの問題が生じる。この回路は、ま
た、孤立のショットキーダイオードを使うことが要求さ
れ、このため、実質的にデコーダのサイズが増大する。

【００３４】

【発明が解決しようとする課題】したがって、ショット
キーダイオードを使用しない、高い上限電圧と低消費電
力を達成する、高性能、高密度のデコーダが必要とされ
る。

【００３５】

【課題を解決するための手段】この発明は、金属酸化半
導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）と、コ
レクタフォロワ構成のバイポーラトランジスタで実現さ
れるデコーダである。このデコーダは、ＦＥＴの低消費
電力の特徴が与えられる。この発明は、更に、バイポー
ラトランジスタの高密度、高性能の特徴が与えられる。
更に、この発明は、コレクタフォロワ構成の高い上限電
圧の特徴が与えられる。

【００３６】

【実施例】この発明は、バイフェット技術を使って実現
されるデコーダについて示されている。

【００３７】以下に述べるこの発明の実施例では、この
発明を図１に示すようなメモリ装置のためのアクセスコ
ントローラとして利用する例を示している。このような
例を取り上げたのは、この発明の概念及びこの発明の適
用の理解を容易とするためである。しかしながら、適用
可能な分野での通常の技術により、デコーダは他の応用
にも適用できることが認められよう。したがって、これ
から説明するメモリ装置のためのアクセスコントローラ
の例は、この発明の範囲や応用を規制しようとするもの
ではない。

【００３８】この発明の実施例の上位構造図が図４に示
されている。図４に示す実施例は、８〜２５６デコーダ
４４０で表される。この応用例の技術は、８〜２５６以
外のデコーダを作り、利用するための技術を開示するこ
とになろう。

【００３９】この発明のデコーダ４４０は、第１のデコ
ーダ４０４と、第２のデコーダ４２６を含む。第１のデ
コーダ４０４は、上位の４〜１６デコーダ４０６と、下
位の４〜１６デコーダ４０８とを含む。上位及び下位の
デコーダ４０６、４０８は、各々、４つの入力又はアド
レス線４０２、４３８、及び１６の出力線４１０、４１
２を有する。

【００４０】図４では、３つの第２のデコーダ４２６
Ａ、４２６Ｂ、４２６Ｎだけが明示されているが、実際
には、デコーダ４４０は２５６個の第２のデコーダ４２
６を含んでおり、全ては同じ構造及び動作を有する。第
２のデコーダ４２６は、各々、２つの入力線を有する。
例えば、第２のデコーダ４２６Ａの入力線４１４Ａ、４
１６Ａを見よ。一方の入力線４１４Ａは、下位デコーダ
４０８の出力線４１２Ａのひとつに接続される。他方の
入力線４１６Ａは、上位デコーダ４０６の出力線４１０
のひとつに接続される。実際には、第２のデコーダ４２
６に対する入力線の各ペアは、４〜１６デコーダ４０
６、４０８からの出力線４１０、４１２の異なる組み合
わせに接続される。第２のデコーダ４２６はまた、出力
又はワード線を有する。例えば、デコーダ４２６Ａの出
力線４２８Ａを見よ。

【００４１】動作上、８ビットの２進アドレスは、第１
のデコーダ４０４の入力線４０２、４３８上に置かれ
る。入力線４０２、４３８での電圧は、ＥＣＬレベル
（すなわち、略々＋０．５Ｖ〜−０．５Ｖ）である。入
力線４０２、４３８上の８ビットの２進アドレスに呼応
して、デコーダ４４０は、第２のデコーダ４２６の出力
又はワード線のひとつをイネーブルにする。他の２５５
本のワード線は、非イネーブルである。したがって、デ
コーダ４４０は、入力線４０２、４３８上の８ビットの
２進の値を、本質的に、ワード線４１０、４１２上の１
０進の値に変換する。

【００４２】この実施例では、イネーブルとされたワー
ド線は、ハイ電圧レベルに引き上げられる。非イネーブ
ルとされたワード線は、ロー電圧レベルに引き下げられ
る。ワード線４２８での電圧は、ＣＭＯＳ互換のレベル
である。

【００４３】デコーダ４４０の動作について、更に詳し
く説明する。８ビットの２進アドレスは、下位の４ビッ
トの２進アドレスと、上位の４ビットの２進アドレスに
分割される。上位の４ビットのアドレスは上位デコーダ
４０６の入力４０２に適用され、下位４ビットアドレス
は下位デコーダ４０８の入力４０２に適用される。

【００４４】上位４ビットアドレスに呼応して、上位デ
コーダ４０６は、その１６本の出力線のひとつをイネー
ブルにする。他の１５本の出力線４１０は、非イネーブ
ルとされる。

【００４５】同様に、下位の４ビットアドレスに呼応し
て、下位デコーダ４０８は、その１６本の出力線４１２
のひとつをイネーブにする。他の１５本の出力線４１２
は、非イネーブルとされる。したがって、８ビットのア
ドレスに呼応して、第１のデコーダ４０４は、その１６
本の出力線４１０、４１２のうちの２つをイネーブルに
する。

【００４６】このように、第１のデコーダ４０４は、本
質的に、入力線４０２、４３８上の８ビットの２進の値
を、出力線４１０、４１２上の１６進の値に変換する。

【００４７】この発明の実施例では、非イネーブル状態
の間、第１のデコーダ４０４からの出力線４１０、４１
２はハイ電圧レベルに引き上げられる。イネーブル状態
の間では、出力線４１０、４１２はロー電圧レベルに引
き下げられる。出力線４１０、４１２での電圧は、ＥＣ
Ｌ互換レベル（すなわち、略々＋０．５Ｖ〜−１．３
Ｖ）である。第１のデコーダ４０４に接続される出力線
４１０、４１２でのイネーブル及び非イネーブルに対応
する電圧値は、第２のデコーダ４２６に接続されるワー
ド線４２８のものとは異なる、ということを注意する必
要がある。

【００４８】第２のデコーダ４２６のハイレベル動作
は、第２のデコーダ４２６Ａの例で説明されよう。

【００４９】図４に示すように、第２のデコーダ４２６
Ａの入力線４１４Ａ、４１６Ａは、第１のデコーダ４０
４の出力線４１０、４１２に接続される。もし、入力線
４１４Ａ、４１６Ａの少なくともひとつの電圧レベルが
ハイ（すなわち、少なくとも入力線４１４Ａ、４１６Ａ
に接続される出力線４１０、４１２のひとつが非イネー
ブルとされる）ならば、第２のデコーダ４２６Ａは、そ
のワード線４２８を非イネーブル状態のまま維持する。
もし、入力線４１４Ａ、４１６Ａの双方の電圧値レベル
がロー（すなわち、入力線４１４Ａ、４１６Ａに接続さ
れる出力線４１０、４１２がイネーブルとされる）な
ら、第２のデコーダ４２６Ａは、そのワード線４２８Ａ
をイネーブルにする。

【００５０】出力線４１０、４１２の２つのみ同時にイ
ネーブルとされるので、そして、第２のデコーダ４２６
は出力線４１０、４１２の異なる組み合わせに接続され
るので、ワード線４２８のひとつだけが、入力線４０
２、４３８上に置かれた８ビットの２進アドレスに対し
てイネーブルとされることが明らかである。したがっ
て、図４に示すこの発明の実施例では、８から２５６の
デコーダを実現する。

【００５１】第１のデコーダ４０４は、図５、６及び７
を参照をしてより詳細に説明されよう。

【００５２】図５は、第１のデコーダ４０４の下位デコ
ーダ４０８の詳細な構造図を提供するものである。図５
はまた、下位のデコーダ４０８が出力線４１２に接続さ
れる所の態様を説明するものである。

【００５３】図５に示すように、下位デコーダ４０８
は、４つの真／補発生器５０２Ａ、５０２Ｂ、５０２
Ｃ、５０２Ｄを含む。真／補発生器５０２は、各々、異
なる入力線４３８に接続される。真／補発生器５０２は
また、クロック入力４５０に接続される。真／補発生器
５０２は、各々、その数だけ真数の出力線５１０Ａ、５
１０Ｂ、５１０Ｃ、５１０Ｄ及び補数の出力線５１２
Ａ、５１２Ｂ、５１２Ｃ、５１２Ｄを有する。

【００５４】動作上、真／補発生器５０２は、夫々の出
力線５１０上に、夫々の入力４３８の真数の値を発生す
る。真／補発生器５０２はまた、夫々の補数の出力線５
１２上に、夫々の入力４３８の補数の値を発生する。例
えば、もし、真／補発生器５０２Ａに対する入力Ａ０が
ハイなら、真数の出力線５１０Ａはハイになり、補数の
出力線５１２Ａはローになろう。

【００５５】真数の出力線５１０及び補数の出力５１２
は、入力線４３８に現れる異なる組み合わせの入力の各
々に対して異なる出力線４１２がイネーブルされるのが
確実になるような態様で、出力線４１２に接続される。
例えば、もし、入力Ａ０＝Ａ１＝Ａ２＝Ａ３＝ローな
ら、出力線０がイネーブルとされる。もし、入力Ａ０＝
ハイ、及びＡ１＝Ａ２＝Ａ３＝ローなら、出力線１がイ
ネーブルとされる。入力線４３８上の他の全ての値の組
み合わせに対しては、出力線０及び１は非イネーブルと
される。

【００５６】図６は、第１のデコーダ４０４の上位デコ
ーダ４０６の詳細な構造図を提供するものである。図６
はまた、上位デコーダ４０６が出力線４１０に接続され
る所の態様を示している。上位デコーダ４０６の構造や
動作は、下位デコーダ４０８と同様である。したがっ
て、上位デコーダ４０６の構造や動作についての説明
は、上述の下位デコーダ４０８の説明により参照され
る。

【００５７】図７は真／補発生器５０２／６０２の詳細
な構造図を提供するものである。

【００５８】真／補発生器５０２／６０２は、バイポー
ラＮＰＮトランジスタ７０６、７０８、７１０、７１
２、７１６、７１８、７２２、７２４、７２６、７３０
を含む。真／補発生器５０２／６０２は更に、マルチエ
ミッタ７０４、７２０を有するバイポーラＮＰＮエミッ
タフォロワを含む。真／補発生器５０２／６０２は、更
にまた、ＮＦＥＴトランジスタ７１４、７２８を含め
て、多数のＮＦＥＴを含む。

【００５９】真／補発生器５０２／６０２は入力４０２
／４３８を有しており、そして、それは、入力線４０
２、４３８のひとつに対応している。真／補発生器５０
２／６０２はまた、多数の真数の出力線Ｔ１〜Ｔ８を有
しており、それは真数の出力線５１０／６１０の１セッ
トに対応し、補数の出力線Ｃ１〜Ｃ８の数は補数の出力
線５１２／６１２の１セットに対応する。真／補発生器
５０２／６０２は更にクロック入力４５０を有する。

【００６０】動作上、真／補発生器５０２／６０２は、
真数出力線Ｔ１〜Ｔ８上に入力４０２／４３８の真数の
値を発生し、補数の出力線Ｃ１〜Ｃ８上に入力４０２／
４３８の補数の値を発生する。

【００６１】真／補発生器５０２／６０２の動作は、更
に、詳細に説明される。

【００６２】トランジスタ７１６、７１８、７３０は、
本質的に電流源として動作する。特に、トランジスタ７
１６、７１８、７３０の集合的な動作では、電流が常に
少なくともトランジスタ７１０、７１２、７２６のひと
つを介して（すなわち、少なくともトランジスタ７１
０、７１２、７２６のひとつが常にアクティブである）
確実に流れる。

【００６３】トランジスタ７２４、７２６がアクティブ
になるとき、これらのエミッタは、夫々、略々−０．８
Ｖ及び−１．６Ｖに保持される。これは、（１）トラン
ジスタ７２４のベースは接地に繋がれ、（２）トランジ
スタ７２４、７２６はエミッタフォロワで、（３）バイ
ポーラＮＰＮトランジスタのベースとエミッタ間の電圧
降下（Ｖ_BE）が略々０．８Ｖの場合である。

【００６４】入力４０２／４３８はハイ（すなわち、入
力４０２／４３８は＋０．５Ｖの電圧値）であるとしよ
う。入力４０２／４３８がハイのときには、トランジス
タ７０８、７１０はアクティブとなる。これらのエミッ
タは、夫々、略々−０．３Ｖ及び−１．１Ｖに保持され
る。

【００６５】トランジスタ７１０、７２６のエミッタ
は、ノード７３４で互いに繋がれる。このノードは入力
４０２／４３８がハイのとき−１．１Ｖなので、トラン
ジスタ７２４、７２６は完全にアクティブとならない。

【００６６】トランジスタ７０８、７１０はアクティブ
であり、電流をＶ_CCからＶ_EEに引くので、トラッジスタ
７０４のベースは引き下げられる。トランジスタ７０４
はマルチエミッタを有するエミッタフォロワなので、補
数の出力線Ｃ１〜Ｃ８もまた引き下げられる。このた
め、入力４０２／４３８がハイのとき、補数の線Ｃ１〜
Ｃ８はローとなる。

【００６７】トランジスタ７２４、７２６は完全にアク
ティブにならず、十分な量の電流がＶ_CCからＶ_EEに引か
れないので、トランジスタ７２０のベースは引き上げら
れる。トランジスタ７２０はマルチエミッタを有するエ
ミッタフォロワなので、真数の出力線Ｔ１〜Ｔ８もまた
引き上げられる。このため、入力４０２／４３８がハイ
のとき、真数の出力線Ｔ１〜Ｔ８はハイとなる。

【００６８】入力４０２／４３８がローのとき（すなわ
ち、入力４０２／４３８は略々−０．５Ｖの電圧値と
き）の真／補発生器５０２／６０２の動作は、入力４０
２／４８がハイのときと類似している。

【００６９】上述のように、出力線４１０、４１２での
電圧は、ＥＣＬ互換レベルである。真数の出力線Ｔ１〜
Ｔ８及び補数の出力線Ｃ１〜Ｃ８もまた、ＥＣＬ互換レ
ベルである。

【００７０】この発明の実施例では、第１のデコーダ４
０４は、クロック入力４５０がローのとき（すなわち、
クロック入力４５０が略々−１．３Ｖのとき）にのみ、
入力線４０２、４３８上にアドレスを生成する。再び図
７を参照すると、トランジスタ７１２のエミッタは、ク
ロック入力４５０がローのとき、−２．１Ｖに下がろう
とする。このため、クロック入力４５０がローのとき、
トランジスタ７１２は、トランジスタ７１０、７２６の
動作に影響を与えない。

【００７１】しかしながら、クロック入力４５０がハイ
のとき（すなわち、クロック入力４５０が略々＋０．５
Ｖのとき）には、トランジスタ７１２はアクティブとな
る。この間には、トランジスタ７１２のエミッタは略々
−０．３Ｖとなる。結果として、トランジスタ７１０、
７２６は、双方とも実質的に非アクティブとなる。この
ため、真／補発生器５０２／６０２は、クロック入力４
５０がハイの間、非アクティブとなる。真／補発生器５
０２／６０２は、クロック入力４５０がローの間、アク
ティブとなる。

【００７２】第２のデコーダ４２６の構造及び動作は、
第２のデコーダ４２６を参照してより説明される。

【００７３】図８は、この発明による第２のデコーダ４
２６の第１の実施例である。第２のデコーダは、ドライ
ビング回路８０４を導くデコーディング回路８０２を含
んでいる。

【００７４】デコーディング回路８０２は、論理的に
は、ＯＲゲートとして動作する。少なくとも入力線４１
４及び４１６上のひとつの電圧レベルがハイのとき、デ
コーディング回路８０２は、デコーディング出力線８０
６の電圧レベルをハイに引く。さもなければ、デコーデ
ィング回路８０２は、線８０６をローに引く。

【００７５】ドライビング回路８０４は、論理的には、
インバータとして動作する。このため、それは、線８０
６の電圧レベルがローのときにワード線４２８をイネー
ブルにし、線８０６の電圧レベルがハイのときにワード
線４２８を非イネーブルに維持する。

【００７６】線８０６はデコーディング回路８０２の出
力であるから、デコーディング及びドライビング回路
は、入力線４１４及び４１６がローのときにのみ、ワー
ド線４２８をイネーブルにする。

【００７７】デコーディング回路８０２は、以下のよう
に接続される。２つのＮＰＮトランジスタ８２４及び８
２６は、線８０６とハイ電圧供給源８２０との間に並列
に接続されるエミッタ−コレクタ経路を有する。ＮＰＮ
トランジスタ８２４及び８２６のベースは、入力線４１
４及び４１６に夫々接続される。ＮＦＥＴ８２８は、そ
のゲートがクロック信号８３０に接続されて、線８０６
とロー電圧源８１４との間に接続される。代わりに、抵
抗を線８０６とロー電圧源８１４との間に接続できる。

【００７８】ＮＦＥＴ８２８を使用すると、この発明の
第１の実施例の電力消費を削減できることに注目すべき
である。ローのクロック信号では、デコーディング出力
とロー電圧供給源８１４との間に電流は流れない。この
ため、この回路は、ごく僅かな電力しか消費しない。

【００７９】ディジタルレベルでは、デコーディング回
路８０２は、以下のように動作する。入力線４１４又は
４１６上のハイ電圧は、ＮＰＮトランジスタ８２４又は
８２６を導通させる。ハイ電圧供給源８２０は、それか
ら、線８０６をハイに引く。入力線４１４及び４１６上
のロー電圧は、ＮＰＮトランジスタ８２４及び８２６を
非導通にさせる。ロー電圧供給源８１４は、それから、
デコーディング出力線８０６をローに引く。

【００８０】この回路のための典型的なパラメータは、
＋１．４Ｖのハイ電圧供給源、−２．２Ｖのロー電圧供
給源、０．８ＶのＶ_BE、＋０．５Ｖのハイ入力、及び−
１．３Ｖのロー入力である。

【００８１】デコーディング回路８０２を介される電圧
レベルの伝搬は、以下の通りである。以下に明白になる
ように、線８０６（そして、それゆえ、ＮＰＮトランジ
スタ８２４及び８２６のエミッタ）は、−０．３Ｖのハ
イレベル、及び−２．０Ｖのローレベルで安定される。
トランジスタのＶ_BEは＋０．８Ｖである。このため、入
力線４１４又は４１６（そして、それ故ＮＰＮトランジ
スタ８２４や８２６ベース）上の＋０．５Ｖのレベル
は、ＮＰＮトランジスタ８２４や８２６を導通させるの
に十分な高さである。どちらかのトランジスタ８２４、
８２６が導通すると、線８０６の電圧は、＋０．５Ｖの
ベースから＋０．８ＶのＶ_BEを引いた電圧である−０．
３Ｖで安定するまで、引き上げられる。

【００８２】入力線４１４及び４１６上の双方の−１．
３Ｖのレベル（そして、それゆえ、ＮＰＮトランジスタ
８２４及び８２６ベース）は、ＮＰＮトランジスタ８２
４又は８２６のどちらかを導通させるのには不十分な低
さである。このため、ハイのクロック信号及び入力線８
２４及び８２６の双方上のロー電圧レベルでは、ロー電
圧供給源８１４は、線８０６を−２．０Ｖで安定するま
で引き下げる（ロー電圧供給源８１４のレベルより僅か
に上）。

【００８３】ドライビング回路８０４は、以下のように
接続される。ロー電圧供給源８１４とワード線４２８と
の間に、２つの抵抗８１０及び８１２が直列接続され
る。説明を簡単とするために、抵抗８１０及び８１２の
間のノードを、ノードＪと呼ぶことにする。２つのＰＦ
ＥＴ８１６及び８１８は、ノードＪとハイ電圧供給源８
２０との間にソース−ドレイン経路が直列接続される。
ＰＦＥＴ８１６のゲートはワード線４２８に接続され、
ＰＦＥＴ８１８のゲートはデコーダの出力線８０６に接
続される。ＰＮＰトランジスタ８２２は、ハイ電圧供給
源８２０とワード線４２８との間に接続されるエミッタ
−コレクタ経路を有する。ＰＮＰトランジスタ８２２の
ベースは、ＰＦＥＴ８１６及びＰＦＥＴ８１８間のノー
ドＫに接続される。

【００８４】ドライビング回路８０４のディジタルレベ
ルの解析は、以下の通りである。デコーダ出力線８０６
でのハイの信号は、ＰＦＥＴ８１８及びＰＮＰトランジ
スタ８２２を非導通させる。結果として、ロー電圧供給
源８１４は、ワード線４２８をローに引く。これは、Ｐ
ＦＥＴ８１６のゲートでロー電圧値を生成し、ＰＦＥＴ
８１６を導通させる。ハイ電圧供給源８２０は、それか
ら、ＰＮＰトランジスタ８２２のベースをハイに引き、
更に、ＰＮＰトランジスタ８２２を非導通にさせる。し
たがって、ドライビング回路８０４に対するハイ入力
は、結果として、ノードＬでのワード線４２８上にロー
出力を生じさせる。

【００８５】デコーダ出力線８０６上のロー電圧は、Ｐ
ＦＥＴ８１８及びＰＮＰトランジスタ８２２を導通させ
る。ハイ電圧供給源８２０は、それから、ノードＬでの
ワード線４２８の電圧、及びＰＮＰトランジスタ８２２
のベースの電圧を引き上げる。抵抗８１０及び８１２の
値は、ＰＮＰトランジスタ８２２のベースでの電圧をＰ
ＮＰトランジスタ８２２を導通状態に保持しておくのに
十分に低いレベルで安定させ、そして、ノードＬでのワ
ード線４２８での電圧を、ワード線４２８をイネーブル
するのに十分に高いレベルで安定させるような値とされ
る。

【００８６】ドライビング回路を介される電圧レベルの
伝播は、以下の通りである。上述したように、デコーデ
ィング回路は、デコーダの出力線８０６上の電圧を、−
０．３Ｖの高さのハイレベル、及び−２．０Ｖのローレ
ベルにする。

【００８７】デコーダの出力線８０６の−０．３Ｖのレ
ベルは、ＰＦＥＴ８１８及びＰＮＰトランジスタ８２２
を導通させるのには、不十分な低さである。ＰＮＰトラ
ンジスタ８２２を導通するためには、＋０．６Ｖ以下の
ベース電圧、すなわちハイ電圧供給源及びエミッタでの
＋１．４Ｖから＋０．８ＶのＶ_BEを引いた電圧が必要と
される。ＰＦＥＴ８１８を導通させるには、ゲートでの
レベルを、ドレインでのレベルからスレショルドレベル
を引いたレベル以下にする必要がある。ＰＦＥＴ８１８
は、０．９５Ｖのスレショルドレベルを有する。＋０．
６Ｖのドレインのレベルにより（ＰＮＰ８２２のベース
でのレベル）、ＰＦＥＴ８１８は、ゲートレベルが−
０．３５Ｖ、すなわちドレインでの＋０．６Ｖから０．
９５Ｖのスレショルドを引いた値以下でのみ導通とな
る。

【００８８】したがって、デコーダ出力線８０６がハイ
になることにより、ＰＮＰトランジスタ８２２が非導通
になる。ＰＮＰトランジスタ８２２が非導通になるとに
より、ワード線４２８上の電圧はロー電圧供給源８１４
と等しくなる。すなわち、−２．２Ｖになる。

【００８９】他方、ノードＬでのワード線４２８上の−
２．０Ｖのレベルは、−０．３５Ｖ以下であり、このた
め、ＰＦＥＴ８１８及びＰＮＰトランジスタ８２２の双
方を導通させる。ハイ電圧源８２０は、それから、ノー
ドＬ及びＰＮＰトランジスタ８２２でのワード線４２８
の電圧を引き上げる。ＰＮＰトランジスタ８２２のベー
スでの電圧が上昇するので、ＰＮＰトランジスタ８２２
は殆ど導通せず、ノードＬ及びＰＮＰトランジスタ８２
２のベースでのワード線４２８の電圧は低くなる。

【００９０】抵抗８１０及び８１２の値は、ＰＮＰトラ
ンジスタ８２２のベースでの電圧をＰＮＰトランジスタ
８２２が導通するであろう最も高いレベルで安定させる
ような値とされる。この電圧は＋０．６Ｖ、すなわちエ
ミッタでの電圧より１Ｖ_BE分低くなり、エミッタでの＋
１．４Ｖから＋０．８ＶのＶ_BEを引いた値である。

【００９１】抵抗８１０及び抵抗８１２の値はまた、ノ
ードＬでのワード線４２８のレベルを、ＰＮＰトランジ
スタ８２２を飽和させることなくできるだけ高いレベル
で安定させるような値とされる。（飽和は、ＰＮＰトラ
ンジスタ８２２のスイッチング時間を増加させるので、
好ましくない。）このレベルは、＋１．２Ｖである。す
なわち、ベースでの＋０．６Ｖに、飽和を生じることな
くベースでの電圧を越えるコレクタでの＋０．６Ｖとを
足した値である。

【００９２】図９は、この発明による第２のデコーダの
第２の実施例を説明するものである。第２の実施例は、
第１の実施例と比べて、密度が低く、消費電力が少ない
反面、第２の実施例のスイッチング速度は、第１の実施
例に比べて遅い。

【００９３】第２の実施例は、以下のように接続され
る。抵抗９０２及び９０４は、ロー電圧供給源９０１と
ノードＬ´でのワード線４２８との間に、直列接続され
る。説明を容易化するために、２つの抵抗の間のノード
をノードＪ´名付ける。３つのＰＦＥＴ９０６、９０８
及び９１０は、ノードＪ´とハイ電圧供給源９１１との
間に接続されたソース−ドレイン経路を有して、直列に
接続される。ＰＦＥＴ９０６のゲートは、ノードＬ´で
のワード線４２８に接続される。ＰＦＥＴ９０８及び９
１０のゲートは、入力線４１４及び４１６に夫々接続さ
れる。ＰＮＰトランジスタ９１２は、ノードＬ´でのワ
ード線４２８とハイ電圧供給源９１１との間に接続され
る、エミッタ−コレクタ経路を有している。ＰＮＰトラ
ンジスタ９１２のベースは、ＰＦＥＴ９０６及びＰＦＥ
Ｔ９０８との間のノードＫ´に接続される。

【００９４】第２の実施例のディジタルレベルの解析は
以下の通りである。入力線４１４及び／又は４１６上の
ハイ電圧は、ＰＦＥＴ９０８及び／又は９１０を非導通
にする。ＰＦＥＴ９０８又は９１０のどちらかが非導通
のときには、ＰＮＰトランジスタ９１２に電流が流れな
い。ＰＮＰトランジスタ９１２は、そのため、非導通に
なる。結果として、ロー電圧供給源９０１は、ノードＬ
´でのワード線４２８をローに引く。これは、ＰＦＥＴ
９０６のゲートでのロー電圧を生成し、ＰＦＥＴ９０６
を導通させる。ハイ電圧供給源９１１は、それから、Ｐ
ＮＰトランジスタ９１２のベースをハイに引き、更に、
ＰＮＰトランジスタ９１２を非導通にする。したがっ
て、任意のいくつかの入力信号がハイであっても、回路
の出力はローになる。

【００９５】入力線４１４及び４１６上のロー電圧は、
ＰＦＥＴ９０８及び９１０、及びＰＮＰトランジスタ９
１２を導通させる。ハイ電圧供給源９１１は、それか
ら、ノードＬ´及びＰＮＰトランジスタ９１２のベース
でのワード線４２８上の電圧を引き上げる。抵抗９０２
及び９０４の値は、ＰＮＰトランジスタ９１２のベース
での電圧をＰＮＰトランジスタ９１２を導通に保持する
のに十分に低いレベルで安定させるような値とされる。
抵抗の値はまた、ノードＬ´でのワード線４２８上の電
圧がハイの信号として判断されるのに十分に高いレベル
で安定させるような値とされる。

【００９６】回路を介される電圧レベルの伝搬は、以下
の通りである。回路のための典型的なパラメータは、＋
１．４Ｖのハイ電圧供給源、−２．２Ｖのロー電圧供給
源、−０．２Ｖのハイ入力レベル、及び−２．０Ｖのロ
ー入力レベルである。

【００９７】入力線４１４又は４１６のどちらかの−
０．２Ｖのレベルは、ＰＦＥＴ９０８及び９１０、及び
ＰＮＰトランジスタ９１２を導通させるのには不十分な
低さである。ＰＮＰトランジスタ９１２を導通させるた
めには、ベース電圧レベルを＋０．６Ｖ以下、すなわ
ち、ハイ電圧供給源及びエミッタでの＋１．４Ｖから
０．８ＶのＶ_BEを引いた値にする必要がある。ＰＦＥＴ
９０８及び９１０を導通させるためには、ゲートレベル
を、ドレインレベルからスレショルドを引いた値以下に
する必要がある。ＰＦＥＴ９０８及び９１０の各々は、
０．９５Ｖのスレショルドを有する。＋０．６Ｖのドレ
インレベル（ＰＮＰ８２２のベースでのレベル）によ
り、ＰＦＥＴ９０８だけが、ゲートレベルが−０．３５
Ｖ（すなわち、ドレインでの＋０．６Ｖから０．９５Ｖ
のスレショルドを引いた値）以下になり、導通すること
になる。もし、ＰＦＥＴ９０８が導通すれば、ＰＦＥＴ
９１０のドレインのレベルは、＋０．６Ｖになろう。し
たがって、−０．３５Ｖ以下のゲートレベルが、ＰＦＥ
Ｔ９１０を十分に導通させるために必要とされる。

【００９８】したがって、入力線４１４又は４１６のど
ちらかがハイになることにより、ＰＮＰトランジスタ９
１２は非導通になろう。ＰＮＰトランジスタ９１２が非
導通になることにより、ノードＬ´でのワード線４２８
上の電圧はロー電圧供給源９０１に等しくなり、−２．
２Ｖになる。

【００９９】他方、入力線４１４及び４１６の双方上の
−２．０Ｖのレベルは、−０．３５Ｖ以下であり、この
ため、ＰＦＥＴ９０８及び９１０、及びＰＮＰトランジ
スタ９１２を導通させる。ハイ電圧供給源９１１は、そ
れから、ノードＬ´及びＰＮＰトランジスタ８２２のベ
ースでのワード線４２８上の電圧を引き上げる。

【０１００】ＰＮＰトランジスタ９１２のベースでの電
圧が上昇するので、ＰＮＰトランジスタ９１２は殆ど導
通せず、ノードＬ´でのワード線４２８の電圧及びＰＮ
Ｐトランジスタ９１２のベースが低くなる。抵抗９０２
及び抵抗９０４の値は、ＰＮＰトランジスタ９１２のベ
ースをＰＮＰトランジスタ９１２が導通することになる
最高のレベルで安定化させるような値とされる。

【０１０１】第１の実施例のように、抵抗の値は、ベー
スでの電圧を＋０．６Ｖで安定させ、ノードＬ´でのワ
ード線４２８上の電圧を＋１．２Ｖで安定させるような
値とされる。

【発明の効果】この発明によれば、ショットキーダイオ
ードを使用しない、高い上限電圧と低消費電力の、高性
能、高密度のデコーダが実現できる。

【図面の簡単な説明】

【図１】この発明が適用されるハードウェア環境の説明
図である。

【図２】従来のＦＥＴデコーダの説明図である。

【図３】従来のバイポーラデコーダの説明図である。

【図４】この発明の実施例のハイ−レベル構造の説明図
である。

【図５】この発明の下位デコーダの詳細な構造図であ
る。

【図６】この発明の上位デコーダの詳細な構造図であ
る。

【図７】この発明の真／補発生器の詳細な構造図であ
る。

【図８】この発明の第２のデコーダの第１の実施例の説
明図である。

【図９】この発明の第２のデコーダの第２の実施例の説
明図である。

【図１０】エミッタフォロワ構成でＮＰＮトランジスタ
を使用する従来のデコーダドライビング回路の説明図で
ある。

【図１１】コレクタフォロワ構成でショットキーダイオ
ード及びＰＮＰトランジスタを使用する従来のデコーダ
ドライビング回路の説明図である。

Claims

【特許請求の範囲】

【請求項１】ＥＣＬ電圧レベルを有する信号を受け取る
複数の入力線と、ＣＭＯＳ電圧レベルを有する信号を発
生する出力線とを有し、上記入力線上のＥＣＬ電圧レベ
ルの入力信号の所定の組み合わせに呼応して上記出力線
をイネーブルにするデコーダ−ドライバ回路にして、上記デコーダ−ドライバ回路は、第１及び第２の電圧供給端子と、上記入力線信号に従ってＥＣＬ電圧レベルでＯＲ出力を
生成するために上記第１及び第２の電圧供給端子に接続
されたＯＲゲート手段を有するデコーダ回路部分と、上記電圧供給端子間に直列に接続された第１及び第２の
電界効果トランジスタからなるインバータと、上記イン
バータの出力に従って上記出力線を分離しドライブする
ために上記インバータの出力に接続されたワード線ドラ
イバとを有するドライバ回路部分とを含み、上記第１の電界効果トランジスタのゲート電極は、上記
ＯＲ出力を反転及び増幅してＣＭＯＳ電圧レベルの反転
出力を生成するために上記ＯＲゲート手段と接続され、上記第２の電界効果トランジスタのゲート電極は、上記
ワード線ドライバと上記出力線とを接続しているノード
に接続されているデコーダ−ドライバ回路。
【請求項２】更に、上記デコーダをアクティブ及び非ア
クティブにするためのクロック信号を含む請求項１記載
のデコーダ−ドライバ回路。
【請求項３】上記ゲート手段は、上記ＯＲ出力を供給す
るために、上記入力線とゲート出力ノードとが接続され
る複数のバイポーラトランジスタから成るようにした請
求項１記載のデコーダ−ドライバ回路。
【請求項４】上記複数のバイポーラトランジスタは、そ
のベースは上記入力線に接続され、そのエミッタは上記
ゲート出力ノードに共に接続されるＮＰＮトランジスタ
である請求項３記載のデコーダ−ドライバ回路。
【請求項５】上記第１及び第２の電界効果トランジスタ
は、上記インバータ出力を形作るようにソース−ドレイ
ン構成で接続されるＰＦＥＴからなる請求項１記載のデ
コーダ−ドライバ回路。
【請求項６】上記ワード線ドライバは、そのベースはイ
ンバータ出力に接続され、そのコレクタは上記出力線に
接続されるＰＮＰバイポーラトランジスタである請求項
１記載のデコーダ−ドライバ回路。
【請求項７】更に、上記デコーダでの電力消費を減少さ
せるために、上記デコーダ回路部分に接続される電力節
約手段から成る請求項１記載のデコーダ−ドライバ回
路。
【請求項８】上記電力節約トランジスタは、そのゲート
はクロック信号に接続され、そのドレインはＯＲ出力に
接続されるＮＦＥＴトランジスタであり、そのため、上
記クロック信号がローのとき上記デコーダでの電流の流
量が最小になる請求項７記載のデコーダ−ドライバ回
路。
【請求項９】更に、上記ワード線ドライバと上記電圧供
給端子との間に接続される電圧ドライバから成り、上記
第１の電界効果トランジスタは上記電圧ドライバに接続
されるドレイン電極を有する請求項１記載のデコーダ−
ドライバ回路。
【請求項１０】上記ワード線ドライバは、そのベースは
上記インバータの出力に接続され、そのコレクタは上記
出力線に接続されるＰＮＰトランジスタから成り、上記
電圧ドライバは、上記電圧供給端子間に上記ＰＮＰトラ
ンジスタと直列に接続される第１及び第２の抵抗から成
り、上記第１の電界効果トランジスタは、上記電圧分割
抵抗の接続点に接続されるドレイン電極を有する請求項
９記載のデコーダ−ドライバ回路。
【請求項１１】ＥＣＬ電圧レベルを有する信号を受け取
る複数の入力線と、ＣＭＯＳ電圧レベルを有する信号を
発生する出力線とを有し、上記入力線上のＥＣＬ電圧レ
ベルの入力信号の所定の組み合わせに呼応して上記出力
線をイネーブルにするデコーダ−ドライバ回路にして、上記デコーダ−ドライバ回路は、第１及び第２の電圧供給端子と、上記入力信号に従ってＥＣＬ電圧レベルでＯＲ出力を生
成するために上記第１及び第２の電圧供給端子間に直列
に接続された第１及び第２の電界効果トランジスタから
成るゲート手段と、ＣＭＯＳ電圧レベルで出力を生成するように上記ＯＲ出
力に従って上記出力線を分離しドライブするために上記
ＯＲ出力手段に接続されたワード線ドライバと、上記第
１及び第２の電界効果トランジスタと直列に接続され、
上記ワード線ドライバと上記出力線との接続点に接続さ
れるゲート電極を有する第３の電界効果トランジスタと
から成るデコーダ−ドライバ回路。