JPS59140725A - 論理回路 - Google Patents
論理回路Info
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- JPS59140725A JPS59140725A JP58014197A JP1419783A JPS59140725A JP S59140725 A JPS59140725 A JP S59140725A JP 58014197 A JP58014197 A JP 58014197A JP 1419783 A JP1419783 A JP 1419783A JP S59140725 A JPS59140725 A JP S59140725A
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- Japan
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- circuit
- transistor
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- circuits
- channel type
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明は論理回路に関し％特にインバータ回路を含むと
ころの論理回路で集積回路化に適するようその構成の簡
単化を図った論理回路に関する。
ころの論理回路で集積回路化に適するようその構成の簡
単化を図った論理回路に関する。
（従来技術）
近年、半等体集積回路は、素子特性すなわち消費電力の
低減、高速化等を図るために多くの回路が付加されてい
る。しかし、このような回路の複雑化の傾向は、牛導体
集積回路のもう一つの大きな景望であるところの高集積
度化の障害となっている。
低減、高速化等を図るために多くの回路が付加されてい
る。しかし、このような回路の複雑化の傾向は、牛導体
集積回路のもう一つの大きな景望であるところの高集積
度化の障害となっている。
第１図にか＼る従来例として、メモリ素子におけるアド
レス線選択の論理回路のブロック回路図を示す。なお図
は２人力の場合であるが、これ以上の多入力の場合につ
いても全く同じであることは言うまでもない。
レス線選択の論理回路のブロック回路図を示す。なお図
は２人力の場合であるが、これ以上の多入力の場合につ
いても全く同じであることは言うまでもない。
第１図の論理回路の真理値を第２図に示す。第２図中出
力Ｘ１〜Ｘ４でｍＶが、選択状態に対応する。通常、第
１図の論理回路を実現する譬１合は、図中破線で囲った
Ｉと■の部分に分けＩはアドレスインバータ回路、■は
デコーダ回路として形成する。アドレスインバータ回路
Ｉは２個ずつのインバータ回路とバッファ回路とからな
ｐ、デコーダ回路■は４個のＮＡＮＤ回路からなってい
る。前記インバータ回路は、第３図に示した様な回路槁
成となっている。すなわち、図で１は負荷トランジスタ
％ ２はドライバトランジスタでトランジスタ２のゲー
ト（制御電極）を入力端、ドレイン（出力電極）を出力
端となしている。トランジスタ１．２は、例えば、Ｎチ
ャンネル型のトランジスタで形成されているが、 Ｅ−
Ｄ型のインバータ回路テハ％ １はデプレッション型、
２はエンハンスメント型により形成される。
力Ｘ１〜Ｘ４でｍＶが、選択状態に対応する。通常、第
１図の論理回路を実現する譬１合は、図中破線で囲った
Ｉと■の部分に分けＩはアドレスインバータ回路、■は
デコーダ回路として形成する。アドレスインバータ回路
Ｉは２個ずつのインバータ回路とバッファ回路とからな
ｐ、デコーダ回路■は４個のＮＡＮＤ回路からなってい
る。前記インバータ回路は、第３図に示した様な回路槁
成となっている。すなわち、図で１は負荷トランジスタ
％ ２はドライバトランジスタでトランジスタ２のゲー
ト（制御電極）を入力端、ドレイン（出力電極）を出力
端となしている。トランジスタ１．２は、例えば、Ｎチ
ャンネル型のトランジスタで形成されているが、 Ｅ−
Ｄ型のインバータ回路テハ％ １はデプレッション型、
２はエンハンスメント型により形成される。
又、デコーダ回路■は、第４図に示した様な回路（ＸＩ
の部分のみ示す。他の部分も構成は全く同じ）によりｍ
成される。第４図の回路動作としては、アドレス信号Ａ
ｏ 、 Ａｔが入力される前にクロック信号偽によりト
ランジスタ７のゲート電極はハイレベルに充電されトラ
ンジスタ７はオン状態となり、トランジスタ９のゲート
電位をローレベルに引き下げる。これによフトランジス
タ９はカットオフされＸｌの電位をハイレベルにする。
の部分のみ示す。他の部分も構成は全く同じ）によりｍ
成される。第４図の回路動作としては、アドレス信号Ａ
ｏ 、 Ａｔが入力される前にクロック信号偽によりト
ランジスタ７のゲート電極はハイレベルに充電されトラ
ンジスタ７はオン状態となり、トランジスタ９のゲート
電位をローレベルに引き下げる。これによフトランジス
タ９はカットオフされＸｌの電位をハイレベルにする。
この状態で第４図のデコーダ回路はアドレス信号待ちと
なる。そして氏、 ＡＩのいずれかあるいは両方がハイ
レベル（論理信号としては’ｌ”０）のとき、トランジ
スタ４．５の内いずれかあるいは両方がオンして、トラ
ンジスタ７のゲート電位をローレベルに引き下げるため
、トランジスタ７はカットハイレベルとなり、トランジ
スタ９がオンし、出力Ｘ１はローレベル（論理併合とし
ては”０“。）合に限り、Ｘｌが（”１” ）となる事
が分る。１なわち、第４図の回路が第１図のＮＡＮＤ回
路を構成している。
なる。そして氏、 ＡＩのいずれかあるいは両方がハイ
レベル（論理信号としては’ｌ”０）のとき、トランジ
スタ４．５の内いずれかあるいは両方がオンして、トラ
ンジスタ７のゲート電位をローレベルに引き下げるため
、トランジスタ７はカットハイレベルとなり、トランジ
スタ９がオンし、出力Ｘ１はローレベル（論理併合とし
ては”０“。）合に限り、Ｘｌが（”１” ）となる事
が分る。１なわち、第４図の回路が第１図のＮＡＮＤ回
路を構成している。
以上説明したように、この従来例の回路では、デコーダ
回路■とアドレスインバータ回路１とを分離することに
より回路構成の一応の合理化が図られているけれども、
その結果デコーダ回路■へのアドレス線の配線が炊くな
シメモリ素子の高速化を阻害するとともに、その複雑な
配線はパターン配置を困難にし高集積化の障害となるな
どの欠点を有している。
回路■とアドレスインバータ回路１とを分離することに
より回路構成の一応の合理化が図られているけれども、
その結果デコーダ回路■へのアドレス線の配線が炊くな
シメモリ素子の高速化を阻害するとともに、その複雑な
配線はパターン配置を困難にし高集積化の障害となるな
どの欠点を有している。
（発明の目的）
本発明の目的は、前述のか＼る従来技術の欠点が除去さ
れた。簡単な回路構成で、特性向上と、高集積化の図れ
るところの集積回路化に適した論理回路を提供すること
にある。
れた。簡単な回路構成で、特性向上と、高集積化の図れ
るところの集積回路化に適した論理回路を提供すること
にある。
（発明の構成）
本発明の回路は一導電型の１個の負荷トランジスタと少
くとも１個の反対導電型のトランジスタを含むｎ（ｎは
自然数。）個のドライバトランジスタとからなシ該ドラ
イバトランジスタの各制御電極を各入力端各出力電極を
出力端となすインバータ回路を含むことからなっている
。
くとも１個の反対導電型のトランジスタを含むｎ（ｎは
自然数。）個のドライバトランジスタとからなシ該ドラ
イバトランジスタの各制御電極を各入力端各出力電極を
出力端となすインバータ回路を含むことからなっている
。
（実施例）
以下１本発明について図面を参照し詳細に説明する。
本発明の一実施例のメモリ素子におけるアドレス線選択
の論理回路を第５図及び第６図（ａ） 、 （ｂ）に示
す。なお、第６図（ａｌ 、 （ｂ）は部分詳細回路図
である。
の論理回路を第５図及び第６図（ａ） 、 （ｂ）に示
す。なお、第６図（ａｌ 、 （ｂ）は部分詳細回路図
である。
本実施例の論理回路は第５図に示すように、従来のアド
レスインバータ回路（第１図中のＩの部分）を廃止し、
破線ａ、ｂ、ｃ、ｄで囲った様にデコーダ回路のみで構
成しておタ、４個ずつのインバータ回路とバッファ回易
及び４個のＮＡＮＤ回路からなっている。これは１本発
明がトランジスタに二つの導電型、すなわち、Ｎチャン
ネル型とＰチャンネル型トランジスタを採用する事によ
り可能となったものである。本来Ｎチャンネル型トラン
ジスタ（以下Ｎ−Ｔｒという。）とＰチャンネル型トラ
ンジスタ（以下Ｐ−Ｔｒという。）はゲートしきい値が
逆であｔ）、Ｎ−Ｔｒがハイレベルのゲート電位でオン
しローレベルでオフするのに対し、Ｐ−Ｔｒでは、ロー
レベルでオン、ハイレベルでオフとなる。上記現象は、
論理回路上Ｎ−Ｔｒに対する１１１（あるいは１０１）
は、Ｐ−Ｔｒにとってはｆｆｏｌ（あるいは１１１）に
対応すると考えられ、従来へ−Ｔｒのみ（あるいはＰ−
Ｔｒのみ）で構成されている回路にＰ−Ｔｒ（あるいは
Ｎ−Ｔｒ）を混用した場合に論理回路の自由度が１ビツ
ト上がる事になる。
レスインバータ回路（第１図中のＩの部分）を廃止し、
破線ａ、ｂ、ｃ、ｄで囲った様にデコーダ回路のみで構
成しておタ、４個ずつのインバータ回路とバッファ回易
及び４個のＮＡＮＤ回路からなっている。これは１本発
明がトランジスタに二つの導電型、すなわち、Ｎチャン
ネル型とＰチャンネル型トランジスタを採用する事によ
り可能となったものである。本来Ｎチャンネル型トラン
ジスタ（以下Ｎ−Ｔｒという。）とＰチャンネル型トラ
ンジスタ（以下Ｐ−Ｔｒという。）はゲートしきい値が
逆であｔ）、Ｎ−Ｔｒがハイレベルのゲート電位でオン
しローレベルでオフするのに対し、Ｐ−Ｔｒでは、ロー
レベルでオン、ハイレベルでオフとなる。上記現象は、
論理回路上Ｎ−Ｔｒに対する１１１（あるいは１０１）
は、Ｐ−Ｔｒにとってはｆｆｏｌ（あるいは１１１）に
対応すると考えられ、従来へ−Ｔｒのみ（あるいはＰ−
Ｔｒのみ）で構成されている回路にＰ−Ｔｒ（あるいは
Ｎ−Ｔｒ）を混用した場合に論理回路の自由度が１ビツ
ト上がる事になる。
以下１回路図に従って本実施例の説明を行なう。
第６図（ａＪ 、 （ｂ）は各々第５図の破線で囲った
領域ａ。
領域ａ。
ｂの論理回路に対応する。ここで（ａ）はすべてのトラ
ンジスタがＮ−Ｔｒで構成されて居り従来回路で説明し
た動作と全く同様にして、出力Ｘ１は、′入力信号＾と
Ａ１の両方がｌ□ｌのときのみ１１１になり。
ンジスタがＮ−Ｔｒで構成されて居り従来回路で説明し
た動作と全く同様にして、出力Ｘ１は、′入力信号＾と
Ａ１の両方がｌ□ｌのときのみ１１１になり。
それ以外の組み合わせ（搗：Ａ、＝１：１，１：０，０
：１されており、アドレス信号Ａ、がｌＯＩでトランジ
スタ１９はオンし、トランジスタ１８のオン、オフにか
＼わらずトランジスタ２１のグーＩＮ位を１０１′に引
き下げる働きをする。今Ｎ−Ｔｒのゲートしきい値を＋
１．５Ｖ、Ｐ−Ｔｒを−０，５Ｖとした場合、Ａｌが０
■の電位で入力されたとき、トランジスタ１８はオフし
ているが、トランジスタ１９はオンし、トランジスタ２
１のゲート電位を＋〇、５Ｖに引き下げる迄働く。（ｂ
）において、トランジスタ１９以外はすべてＮ−Ｔｒで
あるので、動作は第４図に示した従来回路と同様である
。そのため、（ｂ）に於て出力端Ｘ２がＩＩ″となるの
は、トランジスタ２１がオンしている場合であるので１
氏が１０１で、ＡＩが１１１のときのみである。
：１されており、アドレス信号Ａ、がｌＯＩでトランジ
スタ１９はオンし、トランジスタ１８のオン、オフにか
＼わらずトランジスタ２１のグーＩＮ位を１０１′に引
き下げる働きをする。今Ｎ−Ｔｒのゲートしきい値を＋
１．５Ｖ、Ｐ−Ｔｒを−０，５Ｖとした場合、Ａｌが０
■の電位で入力されたとき、トランジスタ１８はオフし
ているが、トランジスタ１９はオンし、トランジスタ２
１のゲート電位を＋〇、５Ｖに引き下げる迄働く。（ｂ
）において、トランジスタ１９以外はすべてＮ−Ｔｒで
あるので、動作は第４図に示した従来回路と同様である
。そのため、（ｂ）に於て出力端Ｘ２がＩＩ″となるの
は、トランジスタ２１がオンしている場合であるので１
氏が１０１で、ＡＩが１１１のときのみである。
同様に第６図（ｂ）において、１８のトランジスタをＰ
−Ｔｒ、１９をＮ−Ｔｒで構成すれば第５図のＣに、１
８．１９の両方をＰ−Ｔｒで構成すればｄに対応する事
になり、そのときの真理値は第２図と全く同一である。
−Ｔｒ、１９をＮ−Ｔｒで構成すれば第５図のＣに、１
８．１９の両方をＰ−Ｔｒで構成すればｄに対応する事
になり、そのときの真理値は第２図と全く同一である。
以上説明した様に１本実施例によれば、少なくとも１段
のインバータよりなるアドレスインバータ回路を省く事
が出来、又、デコーダ回路へのアドレス線の配線をはｙ
半分に減らす事が出来た。
のインバータよりなるアドレスインバータ回路を省く事
が出来、又、デコーダ回路へのアドレス線の配線をはｙ
半分に減らす事が出来た。
従来アドレスインバータ回路でのアドレス信号の遅れは
メモリ素子等の高速化の大きな障害であり又、デコーダ
回路へのアドレス線の複雑な配線は集積化に大きな障害
であったが、本実施例によるとこれらの欠点を解消する
ことができ、集積回路化に〜好適な回路が得られる。
メモリ素子等の高速化の大きな障害であり又、デコーダ
回路へのアドレス線の複雑な配線は集積化に大きな障害
であったが、本実施例によるとこれらの欠点を解消する
ことができ、集積回路化に〜好適な回路が得られる。
なお、これまでの説明においては、トランジスタとして
Ｍｏ５ｔ）ランジスタを取り上げたけれども、これはバ
イポーラトランジスタを用いた場合にも、制御電極をベ
ース、出力電極をコレクタにとることにより、同様に適
用できる。
Ｍｏ５ｔ）ランジスタを取り上げたけれども、これはバ
イポーラトランジスタを用いた場合にも、制御電極をベ
ース、出力電極をコレクタにとることにより、同様に適
用できる。
又、論理回路としては、メモリ素子のアドレス選択回路
について説明したが５本発明はこれに限定されること無
くドライバトランジスタの制御電極を入力端とするイン
バータ回路を含む論理回路全般に適用されるものである
。
について説明したが５本発明はこれに限定されること無
くドライバトランジスタの制御電極を入力端とするイン
バータ回路を含む論理回路全般に適用されるものである
。
更に、トランジスタの導電型としては、負荷トランジス
タがＮ型の場合について説明したが、これがＰ型の場合
にも少くとも１個のＮ型ドライバトランジスタを用いる
ことによフ本発明の回路は実現できる。
タがＮ型の場合について説明したが、これがＰ型の場合
にも少くとも１個のＮ型ドライバトランジスタを用いる
ことによフ本発明の回路は実現できる。
（発明の効果）
以上、詳細に説明したとおり、本発明の回路は、相異な
る導電型を有する負荷トランジスタとドライバトランジ
スタとを適切に組合せたインバータ回路を含んでいるた
め、簡単な回路でｔｔ＃成することができるので、従来
のように長くて複雑な配線による速度低下や集積回路化
の困難性も無くなり、特性の向上と高集積度化が実現で
きるところの集積回路化に好適な論理回路を提供するこ
とができその効果は大である。
る導電型を有する負荷トランジスタとドライバトランジ
スタとを適切に組合せたインバータ回路を含んでいるた
め、簡単な回路でｔｔ＃成することができるので、従来
のように長くて複雑な配線による速度低下や集積回路化
の困難性も無くなり、特性の向上と高集積度化が実現で
きるところの集積回路化に好適な論理回路を提供するこ
とができその効果は大である。
第１図は一従来例のアドレス選択回路のブロック回路図
、第２図は第１図の回路動作の真理値を示す図、第３図
及び第４図は第１図の回路の部分詳細回路図、第５図は
本発明の一実施圀としてのアドレス選択回路のブロック
回路図、第６図（ａ）。 （ｂ）は第５図の回路の部分詳細回路図である。 図において、■・・・・・・アドレスインバータ回路、
■・・・・・・デコーダ回路、１，６，８，１３，１５
，２０．２２・・・・・・デプレッション型Ｎ−ＭＯ８
）ランジスタ、２〜５，７，９．１０〜１２，１４，１
６，１７，１８，２１．２３・・・・・・エンハンスメ
ント型ＭＯ８）ランジスタ、 １９・・・・・・エンハ
ンスメント型Ｐ−ＭＯ８）ランジスタ、Ａｏ 、 Ａｔ
、 Ａｏ 、 ４ ・・・・・・入力信号、Ｘｌ−
Ｘ４・・・・・・出力。 為・・・・・・クロック信号。 第１図 や２図 ＣＣ 第３図 ＼ｌ、。 Ａｏ ＡＩ 第４図 第５図 第６図
、第２図は第１図の回路動作の真理値を示す図、第３図
及び第４図は第１図の回路の部分詳細回路図、第５図は
本発明の一実施圀としてのアドレス選択回路のブロック
回路図、第６図（ａ）。 （ｂ）は第５図の回路の部分詳細回路図である。 図において、■・・・・・・アドレスインバータ回路、
■・・・・・・デコーダ回路、１，６，８，１３，１５
，２０．２２・・・・・・デプレッション型Ｎ−ＭＯ８
）ランジスタ、２〜５，７，９．１０〜１２，１４，１
６，１７，１８，２１．２３・・・・・・エンハンスメ
ント型ＭＯ８）ランジスタ、 １９・・・・・・エンハ
ンスメント型Ｐ−ＭＯ８）ランジスタ、Ａｏ 、 Ａｔ
、 Ａｏ 、 ４ ・・・・・・入力信号、Ｘｌ−
Ｘ４・・・・・・出力。 為・・・・・・クロック信号。 第１図 や２図 ＣＣ 第３図 ＼ｌ、。 Ａｏ ＡＩ 第４図 第５図 第６図
Claims (1)
- （１）−導電型の１個の負荷トランジスタと少くとも１
個の反対導電型のトランジスタを含むｎ（ｎは自然数。 ）個のドライバトランジスタとからなり該ドライバトラ
ンジスタの各制御電極を各入力端各出力電極を出力端と
なすインバータ回路を含むことを特徴とする論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58014197A JPS59140725A (ja) | 1983-01-31 | 1983-01-31 | 論理回路 |
| US06/575,596 US4631425A (en) | 1983-01-31 | 1984-01-31 | Logic gate circuit having P- and N- channel transistors coupled in parallel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58014197A JPS59140725A (ja) | 1983-01-31 | 1983-01-31 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59140725A true JPS59140725A (ja) | 1984-08-13 |
Family
ID=11854389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58014197A Pending JPS59140725A (ja) | 1983-01-31 | 1983-01-31 | 論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4631425A (ja) |
| JP (1) | JPS59140725A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4758744A (en) * | 1986-11-26 | 1988-07-19 | Rca Corporation | Decoder circuitry with reduced number of inverters and bus lines |
| US5109167A (en) * | 1990-12-28 | 1992-04-28 | International Business Machines Corp. | PNP word line driver |
| JP2761136B2 (ja) * | 1991-10-14 | 1998-06-04 | シャープ株式会社 | 出力回路 |
| US6353903B1 (en) * | 1994-10-28 | 2002-03-05 | International Business Machines Corporation | Method and apparatus for testing differential signals |
| JP3178799B2 (ja) | 1997-04-18 | 2001-06-25 | シャープ株式会社 | Ｍｏｓ論理回路及びこのｍｏｓ論理回路を備えた半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5252557A (en) * | 1975-10-27 | 1977-04-27 | Toko Inc | Inverter circuit |
| JPS57199334A (en) * | 1981-06-02 | 1982-12-07 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor integrated circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3651342A (en) * | 1971-03-15 | 1972-03-21 | Rca Corp | Apparatus for increasing the speed of series connected transistors |
| US3986041A (en) * | 1974-12-20 | 1976-10-12 | International Business Machines Corporation | CMOS digital circuits with resistive shunt feedback amplifier |
| IT1063025B (it) * | 1975-04-29 | 1985-02-11 | Siemens Ag | Disposizione circuitale logica integrata e programmabile |
| US4042915A (en) * | 1976-04-15 | 1977-08-16 | National Semiconductor Corporation | MOS dynamic random access memory having an improved address decoder circuit |
| JPS5597734A (en) * | 1979-01-19 | 1980-07-25 | Toshiba Corp | Logic circuit |
| JPS5641579A (en) * | 1979-09-10 | 1981-04-18 | Toshiba Corp | Address selector |
| US4518875A (en) * | 1982-06-04 | 1985-05-21 | Aytac Haluk M | Three-level MOS logic circuit |
-
1983
- 1983-01-31 JP JP58014197A patent/JPS59140725A/ja active Pending
-
1984
- 1984-01-31 US US06/575,596 patent/US4631425A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5252557A (en) * | 1975-10-27 | 1977-04-27 | Toko Inc | Inverter circuit |
| JPS57199334A (en) * | 1981-06-02 | 1982-12-07 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US4631425A (en) | 1986-12-23 |
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