JPS6120895B2 - - Google Patents
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- Publication number
- JPS6120895B2 JPS6120895B2 JP53152543A JP15254378A JPS6120895B2 JP S6120895 B2 JPS6120895 B2 JP S6120895B2 JP 53152543 A JP53152543 A JP 53152543A JP 15254378 A JP15254378 A JP 15254378A JP S6120895 B2 JPS6120895 B2 JP S6120895B2
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- JP
- Japan
- Prior art keywords
- circuit
- reference potential
- test mode
- terminal
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- CWGYZWDPEJIZAU-KXIWCOCFSA-N (e,2z)-2-hydroxyimino-n-methyl-5-nitrohex-3-enamide Chemical compound CNC(=O)\C(=N/O)\C=C\C(C)[N+]([O-])=O CWGYZWDPEJIZAU-KXIWCOCFSA-N 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 1
- 238000012905 input function Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、半導体集積回路に関し、特に絶縁
ゲート電界効果トランジスタ（以下MOS FETと
略記する。）により構成され、入力信号レベルの
大小のみによつて１つの入力端子で通常の入力論
理演算と、テスト論理の２つのモードを発生でき
る半導体集積回路に関する。
ゲート電界効果トランジスタ（以下MOS FETと
略記する。）により構成され、入力信号レベルの
大小のみによつて１つの入力端子で通常の入力論
理演算と、テスト論理の２つのモードを発生でき
る半導体集積回路に関する。
集積回路の１チツプに集積する回路機能数の増
加に伴つて、回路設計者は例えば、発振器、レジ
スター等の情報内容、クロツク・タイミング等を
リセツトし、所望の初期条件でテスト・パターン
をスタートさせて設計した回路の良否を評価する
ことが重要となる。
加に伴つて、回路設計者は例えば、発振器、レジ
スター等の情報内容、クロツク・タイミング等を
リセツトし、所望の初期条件でテスト・パターン
をスタートさせて設計した回路の良否を評価する
ことが重要となる。
従来は、この種のテスト・モードの発生には例
えば第１図に示す如き専用のテスト端子を設けて
いた。第１図の例をＮチヤネル正論理で２値のう
ち高電位を“１”レベル、低電位を“０”レベル
として簡単に説明すると、I1，I2は通常の入力信
号端子、T0はテスト信号端子である。インバー
タ回路１〜４および２入力否定論理和回路（以下
NOR―２回路と略記する。）５，６はMOS FET
から成る。
えば第１図に示す如き専用のテスト端子を設けて
いた。第１図の例をＮチヤネル正論理で２値のう
ち高電位を“１”レベル、低電位を“０”レベル
として簡単に説明すると、I1，I2は通常の入力信
号端子、T0はテスト信号端子である。インバー
タ回路１〜４および２入力否定論理和回路（以下
NOR―２回路と略記する。）５，６はMOS FET
から成る。
まず、テスト信号T0が“０”レベルのとき
は、NOR―２回路の出力T1およびT2は入力信号
I1およびI2が優先して出力される通常の入力機能
モードを出力する。次いでT0が“１”レベルに
なれば、I1およびI2のレベルのいかんにかかわら
ずT1およびT2は“０”にリセツトされる。リセ
ツトする事により、各所の情報の初期レベルの設
定や各クロツクタイミングの周期的発生は始ま
り、回路評価パターンを流す事により回路内容の
良否を確認する事ができる。
は、NOR―２回路の出力T1およびT2は入力信号
I1およびI2が優先して出力される通常の入力機能
モードを出力する。次いでT0が“１”レベルに
なれば、I1およびI2のレベルのいかんにかかわら
ずT1およびT2は“０”にリセツトされる。リセ
ツトする事により、各所の情報の初期レベルの設
定や各クロツクタイミングの周期的発生は始ま
り、回路評価パターンを流す事により回路内容の
良否を確認する事ができる。
回路内容を確認後は、T0端子はアクテイブにな
らぬ様端子外部で接地電位に接続される。即ち、
T0端子はテスト・モードの発生の専用端子であ
り通常の論理演算には全く用をなさない端子であ
る。各種機器に広く塔載されるようになつたLSI
は縮少化の一途を要求され、端子数は必要最小限
に減じなければならない。
らぬ様端子外部で接地電位に接続される。即ち、
T0端子はテスト・モードの発生の専用端子であ
り通常の論理演算には全く用をなさない端子であ
る。各種機器に広く塔載されるようになつたLSI
は縮少化の一途を要求され、端子数は必要最小限
に減じなければならない。
この発明の目的は、通常の入力論理演算回路と
共用でき、テスト・モード時以外は入力漏洩電流
も電源貫通電流もないテスト・モード発生回路を
備えた半導体集積回路を提供することにある。
共用でき、テスト・モード時以外は入力漏洩電流
も電源貫通電流もないテスト・モード発生回路を
備えた半導体集積回路を提供することにある。
本発明によれば、少なくとも１つの入力信号お
よびテスト信号兼用端子を備え、第１の基準電位
と第２の基準電位間の電位差を電源電圧として回
路を動作させる手段を含み、ゲート電極を前記兼
用端子に、ドレイン電極を前記第２の基準電位に
それぞれ接続し、絶対値において前記電源電圧よ
り大きな閾値を有する第１の絶縁ゲート電界効果
トランジスタと直列に、ソース電極を前記第１の
基準電位に接続した第２の絶縁ゲート電界効果ト
ランジスタを負荷として接続してなるテストモー
ド発生回路を含むことを特徴とする半導体集積回
路が得られる。
よびテスト信号兼用端子を備え、第１の基準電位
と第２の基準電位間の電位差を電源電圧として回
路を動作させる手段を含み、ゲート電極を前記兼
用端子に、ドレイン電極を前記第２の基準電位に
それぞれ接続し、絶対値において前記電源電圧よ
り大きな閾値を有する第１の絶縁ゲート電界効果
トランジスタと直列に、ソース電極を前記第１の
基準電位に接続した第２の絶縁ゲート電界効果ト
ランジスタを負荷として接続してなるテストモー
ド発生回路を含むことを特徴とする半導体集積回
路が得られる。
次に本発明の実施例を図面を用いて説明する。
第２図は本発明の一実施例を示す回路接続図
で、ＮチヤネルMOS FETを用い正論理で高電位
を“１”レベル、低電位を“０”レベルとして動
作を説明する。第２図において、Commonは通常
の入力論理およびテスト・モード発生の兼用端
子、I2は通常の入力論理端子で、それぞれ通常の
入力論理用ゲート１１，１２が接続され、
Commonには更にテスト・モード発生用回路１３
が接続されている。１１と１３の出力はNORゲ
ート１５の入力となり、また、１２と１３の出力
はNORゲート１６の入力に接続されている。テ
スト・モード発生回路１３はエンハンスメント型
FET ＭTと負荷用のデブレツシヨン型FET ＭL
を直列接続して成り、その接続点を介して出力さ
れる。ＭTのドレインは＋Vccの高電位（第２の
基準電位）に接続し、そのゲートはCommon端子
に接続される。ＭLのソースおよびゲートは接地
電位（第１の基準電位）に接続される。ＭTは、
例えば他のFETのゲート絶縁膜よりも厚い、い
わゆる配線層間絶縁用の絶縁膜を利用したもので
あり、その閾値電圧は電源電圧（＋Vcc）よりは
絶対値で必ず大きくなる様に製造プロセス上設定
してある。
で、ＮチヤネルMOS FETを用い正論理で高電位
を“１”レベル、低電位を“０”レベルとして動
作を説明する。第２図において、Commonは通常
の入力論理およびテスト・モード発生の兼用端
子、I2は通常の入力論理端子で、それぞれ通常の
入力論理用ゲート１１，１２が接続され、
Commonには更にテスト・モード発生用回路１３
が接続されている。１１と１３の出力はNORゲ
ート１５の入力となり、また、１２と１３の出力
はNORゲート１６の入力に接続されている。テ
スト・モード発生回路１３はエンハンスメント型
FET ＭTと負荷用のデブレツシヨン型FET ＭL
を直列接続して成り、その接続点を介して出力さ
れる。ＭTのドレインは＋Vccの高電位（第２の
基準電位）に接続し、そのゲートはCommon端子
に接続される。ＭLのソースおよびゲートは接地
電位（第１の基準電位）に接続される。ＭTは、
例えば他のFETのゲート絶縁膜よりも厚い、い
わゆる配線層間絶縁用の絶縁膜を利用したもので
あり、その閾値電圧は電源電圧（＋Vcc）よりは
絶対値で必ず大きくなる様に製造プロセス上設定
してある。
まず、Common信号が０〜＋Vccの論理振幅範
囲内ではＭTが非導通の為、テスト・モード発生
回路１３の出力は“０”レベルでありT1および
T2は通常の入力論理を伝達する。次いで、
Common信号レベルをＭTの閾値を越えて印加す
ると、ＭTは導通し高抵抗負荷ＭLとの導通抵抗比
で定まるレベルをテスト・モード発生回路１３は
出力する。Common信号と同相の、この出力が
NORゲート１５，１６の駆動トランジスタの閾
値を越えれば、T1およびT2は“０”レベルとな
り通常入力論理回路のレベルのいかんにかかわら
ずテスト・モードとなる。即ち、Common信号を
３値レベルにするだけで通常の入力論理の
“１”，“０”とテスト・モード発生とを切り換え
る事ができる。具体的な値で例を示せば＋Vcc＝
＋5V，ＭTの閾値＝＋8V、NORゲート１５，１
６の駆動トランジスタの閾値＝＋1V，ＭTとＭL
と相互コンダクタンス（Gm）の比を30以上、す
なわちGmMT／GmML≧30程度とすればテスト・
モード発生回路１３の出力およびT1，T2の各出
力は第３図に示す如き入出力応答特性を示す。１
７はテスト・モード発生回路１７の出力曲線、１
８はNORゲート１５，１６の出力曲線で、点線
は信号入力I1，I2のレベルによる事実を表わそう
とする意味である。
囲内ではＭTが非導通の為、テスト・モード発生
回路１３の出力は“０”レベルでありT1および
T2は通常の入力論理を伝達する。次いで、
Common信号レベルをＭTの閾値を越えて印加す
ると、ＭTは導通し高抵抗負荷ＭLとの導通抵抗比
で定まるレベルをテスト・モード発生回路１３は
出力する。Common信号と同相の、この出力が
NORゲート１５，１６の駆動トランジスタの閾
値を越えれば、T1およびT2は“０”レベルとな
り通常入力論理回路のレベルのいかんにかかわら
ずテスト・モードとなる。即ち、Common信号を
３値レベルにするだけで通常の入力論理の
“１”，“０”とテスト・モード発生とを切り換え
る事ができる。具体的な値で例を示せば＋Vcc＝
＋5V，ＭTの閾値＝＋8V、NORゲート１５，１
６の駆動トランジスタの閾値＝＋1V，ＭTとＭL
と相互コンダクタンス（Gm）の比を30以上、す
なわちGmMT／GmML≧30程度とすればテスト・
モード発生回路１３の出力およびT1，T2の各出
力は第３図に示す如き入出力応答特性を示す。１
７はテスト・モード発生回路１７の出力曲線、１
８はNORゲート１５，１６の出力曲線で、点線
は信号入力I1，I2のレベルによる事実を表わそう
とする意味である。
この様に、この発明によればテスト・モード発
生回路は、専用の端子を設けることなく、通常の
入力端子と共用することができ、且つ製造工程を
何ら追加する必要もない。
生回路は、専用の端子を設けることなく、通常の
入力端子と共用することができ、且つ製造工程を
何ら追加する必要もない。
さらに、通常の入力論理演算中はＭTが非導通
の為、電源貫通電流はない。
の為、電源貫通電流はない。
さらに、共用端子に漏洩電流は生じない。
尚、ＭTは厚い層間絶縁膜（例えば0.5μ〜1.0
μ）を利用したFETを例に述べたが、他のFET
同様に本来の薄い（例えば0.1μ程度）のゲート
絶縁膜を利用して、イオン打ち込み技術等により
その閾値を大きく（絶対値で）してもよい。ま
た、ＭLはエンハンスメント型を用いてもよい。
その際、ＭLのゲート電極は＋Vcc電位に接続す
ればよい。
μ）を利用したFETを例に述べたが、他のFET
同様に本来の薄い（例えば0.1μ程度）のゲート
絶縁膜を利用して、イオン打ち込み技術等により
その閾値を大きく（絶対値で）してもよい。ま
た、ＭLはエンハンスメント型を用いてもよい。
その際、ＭLのゲート電極は＋Vcc電位に接続す
ればよい。
上記の説明は、Ｎチヤネル型について述べたが
電圧の極性を逆にすればＰチヤネル型についても
適用できることは明らかである。
電圧の極性を逆にすればＰチヤネル型についても
適用できることは明らかである。
第１図は、従来のテスト・モード発生回路を含
む半導体集積回路の例を示す回路接続図、第２図
は、この発明のテスト・モード発生回路を含む半
導体集積回路の一実施例を示す回路接続図、第３
図は、この発明のテスト・モード発生回路の入出
力応答特性の１例を示す図である。 I1，I2…入力信号、T0…テスト信号、Common
…兼用端子、１，２，３，４，１１，１２…イン
バータ、５，６，１５，１６…NORゲート、１
３…テスト・モード発生回路、ＭT…エンハンス
メント型FET、ＭL…負荷用デブレツシヨン型
FET、Vcc…電源電圧（第２の基準電位）、１７
…テスト・モード発生回路１３の入出力曲線、１
８…T1およびT2の出力曲線。
む半導体集積回路の例を示す回路接続図、第２図
は、この発明のテスト・モード発生回路を含む半
導体集積回路の一実施例を示す回路接続図、第３
図は、この発明のテスト・モード発生回路の入出
力応答特性の１例を示す図である。 I1，I2…入力信号、T0…テスト信号、Common
…兼用端子、１，２，３，４，１１，１２…イン
バータ、５，６，１５，１６…NORゲート、１
３…テスト・モード発生回路、ＭT…エンハンス
メント型FET、ＭL…負荷用デブレツシヨン型
FET、Vcc…電源電圧（第２の基準電位）、１７
…テスト・モード発生回路１３の入出力曲線、１
８…T1およびT2の出力曲線。
Claims (1)
- １ 少なくとも１つの入力信号およびテスト信号
兼用端子を備え第１の基準電位と第２の基準電位
間の電位差を電源電圧として回路を動作させる手
段を含み、ゲート電極を前記兼用端子に、ドレイ
ン電極を前記第２の基準電位にそれぞれ接続し、
絶対値において前記電源電圧より大きな閾値を有
する第１の絶縁ゲート電界効果トランジスタと直
列に、ソース電極を前記第１の基準電位に接続し
た第２の絶縁ゲート電界効果トランジスタを負荷
として接続してなるテストモード発生回路を含む
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15254378A JPS5578355A (en) | 1978-12-08 | 1978-12-08 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15254378A JPS5578355A (en) | 1978-12-08 | 1978-12-08 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5578355A JPS5578355A (en) | 1980-06-12 |
| JPS6120895B2 true JPS6120895B2 (ja) | 1986-05-24 |
Family
ID=15542747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15254378A Granted JPS5578355A (en) | 1978-12-08 | 1978-12-08 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5578355A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3030852A1 (de) * | 1980-08-14 | 1982-03-11 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung fuer die pruefung von speicherzellen programmierbarer mos-integrierter halbleiterspeicher |
| JPS59119597A (ja) * | 1982-12-27 | 1984-07-10 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61292755A (ja) * | 1985-06-20 | 1986-12-23 | Fujitsu Ltd | 半導体集積回路 |
| JPS6361495A (ja) * | 1986-08-29 | 1988-03-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2827062B2 (ja) * | 1991-09-04 | 1998-11-18 | シャープ株式会社 | 集積回路 |
-
1978
- 1978-12-08 JP JP15254378A patent/JPS5578355A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5578355A (en) | 1980-06-12 |
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