JPH0331013B2 - - Google Patents
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- JPH0331013B2 JPH0331013B2 JP60086089A JP8608985A JPH0331013B2 JP H0331013 B2 JPH0331013 B2 JP H0331013B2 JP 60086089 A JP60086089 A JP 60086089A JP 8608985 A JP8608985 A JP 8608985A JP H0331013 B2 JPH0331013 B2 JP H0331013B2
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- JP
- Japan
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- signal
- input
- transistor
- terminal
- circuit
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- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 1
- 238000012905 input function Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、半導体集積回路に関し、特に入力
信号レベルの大小のみによつて１つの入力端子で
第１のモードと第２のモードの２つのモードを発
生できる半導体集積回路に関する。
信号レベルの大小のみによつて１つの入力端子で
第１のモードと第２のモードの２つのモードを発
生できる半導体集積回路に関する。
集積回路の１チツプに集積する回路機能数の増
加に伴つて回路設計者は、例えば発振器、レジス
ター等の情報内容、クロツク・タイミング等をリ
セツトし、所望の初期条件でテスト・パターンを
スタートさせて設計した回路の動作内容の良否を
評価することが重要となる。
加に伴つて回路設計者は、例えば発振器、レジス
ター等の情報内容、クロツク・タイミング等をリ
セツトし、所望の初期条件でテスト・パターンを
スタートさせて設計した回路の動作内容の良否を
評価することが重要となる。
従来は、この種のテストモードの発生方法とし
ては第１図に示す如き専用のテスト端子を設けて
いた。第１図の従来例を正論理で２値のうち高電
位を“１”レベル、低電位を“０”レベルとして
簡単に説明すると、1および2は通常機能の入
力信号端子、TOはテスト信号端子である。イン
バータ回路１〜４および２入力のNOR回路５，
６はMOS FETから成る。まずテスト信号TOが
“０”レベルのときは、NOR回路の出力T1およ
びT1は入力信号1および2が優先して出力され
る通常の入力機能モードを出力する。次いでT0
が“１”レベルになれば、1および2のレベル
のいかんにかかわらずT1およびT2は“０”にリ
セツトされる。リセツトする事により、各所の情
報の初期レベルの設定や各クロツク・タイミング
の周期的発生は始まり回路評価パターンを流す事
により回路内容の良否を確認する事ができる。
ては第１図に示す如き専用のテスト端子を設けて
いた。第１図の従来例を正論理で２値のうち高電
位を“１”レベル、低電位を“０”レベルとして
簡単に説明すると、1および2は通常機能の入
力信号端子、TOはテスト信号端子である。イン
バータ回路１〜４および２入力のNOR回路５，
６はMOS FETから成る。まずテスト信号TOが
“０”レベルのときは、NOR回路の出力T1およ
びT1は入力信号1および2が優先して出力され
る通常の入力機能モードを出力する。次いでT0
が“１”レベルになれば、1および2のレベル
のいかんにかかわらずT1およびT2は“０”にリ
セツトされる。リセツトする事により、各所の情
報の初期レベルの設定や各クロツク・タイミング
の周期的発生は始まり回路評価パターンを流す事
により回路内容の良否を確認する事ができる。
回路内容を確認後は、T0端子がアクテイブに
ならぬ様端子外部で接地電位に接続される。即
ち、T0端子はテスト・モードの発生に用いる専
用端子であり通常の論理演算には全く用を成さな
い端子である。各種機器に広く搭載されるに到つ
たLSIのチツプサイズは縮小化の一途を要求さ
れ、端子数は必要最小限に減じなければならな
い。
ならぬ様端子外部で接地電位に接続される。即
ち、T0端子はテスト・モードの発生に用いる専
用端子であり通常の論理演算には全く用を成さな
い端子である。各種機器に広く搭載されるに到つ
たLSIのチツプサイズは縮小化の一途を要求さ
れ、端子数は必要最小限に減じなければならな
い。
この発明の目的は、共通入力端子を使つて第１
および第２のモードを発生し、且つ、第２のモー
ド時以外には入力漏洩電流も電源貫通電流も無い
判別回路を備えた半導体集積回路を提供すること
にある。
および第２のモードを発生し、且つ、第２のモー
ド時以外には入力漏洩電流も電源貫通電流も無い
判別回路を備えた半導体集積回路を提供すること
にある。
本発明によれば第１または第２の電圧値のいず
れかを有する第１の信号と、前記第１および第２
の電圧値をこえる第３の電圧値を有する第２の信
号とを選択的に入力する共通入力端子と、この共
通入力端子に接続され前記第１の信号が入力され
た時には電力を消費せず、前記第２の信号が入力
された時のみ動作して該第２の信号の入力を知ら
せる信号を出力する判別回路とを有し、この判別
回路は第１のMIS FETのゲート電極を入力端子
に接続し、ドレイン電極を第１の基準電位に接続
し、第２のMISFETのソース電極を第２の基準
電位に接続しゲート電極を第２のMISFETが恒
常的に導通する電位に接続し、第１のMISFET
のソース電極と第２のMISFETを接続して成る
か、もしくは少なくとも１個のMISFETから成
る電圧降下手段を前記第１と第２のMISFET間
に直列に接続具備して成り、上記第２の
MISFETのドレイン電極を出力点として信号を
次段に供給する様に成した半導体集積回路が得ら
れる。
れかを有する第１の信号と、前記第１および第２
の電圧値をこえる第３の電圧値を有する第２の信
号とを選択的に入力する共通入力端子と、この共
通入力端子に接続され前記第１の信号が入力され
た時には電力を消費せず、前記第２の信号が入力
された時のみ動作して該第２の信号の入力を知ら
せる信号を出力する判別回路とを有し、この判別
回路は第１のMIS FETのゲート電極を入力端子
に接続し、ドレイン電極を第１の基準電位に接続
し、第２のMISFETのソース電極を第２の基準
電位に接続しゲート電極を第２のMISFETが恒
常的に導通する電位に接続し、第１のMISFET
のソース電極と第２のMISFETを接続して成る
か、もしくは少なくとも１個のMISFETから成
る電圧降下手段を前記第１と第２のMISFET間
に直列に接続具備して成り、上記第２の
MISFETのドレイン電極を出力点として信号を
次段に供給する様に成した半導体集積回路が得ら
れる。
この発明の実施例を図面を用いて説明する。第
２図はこの発明の第１の実施例を示す回路接続図
で、ＮチヤンネルMOSFETを用い正論理で高電
位を“１”レベル、低電位を“０”レベルとして
動作を説明する。第２図において端子Common
は通常の入力論理とテストモード発生の兼用端
子、2は通常の入力論理端子で、それぞれ通常
の入力論理用ゲート１１，１２が接続され、端子
Commonには更にテスト・モード発生用回路１
３が接続さている。１１と１３の出力はNORゲ
ート１５の入力となり、また、１２と１３の出力
はNORゲート１６の入力に接続されている。テ
スト・モード発生回路１３はエンハンスメント型
MISFET MTと負荷用のデプレツシヨン型
MISFET MLを直列接続して成り、その接続点
を介して出力される。MTのドレインは＋VCCの高
電位に接続し、そのゲートは端子Commonに接
続される。MLのソースおよびゲートは接地電位
に接続される。MTは簡単には例えば他のFETの
ゲート絶縁膜よりも厚い、いわゆる配線層間絶縁
用の絶縁膜を利用したものであり、その閾値電圧
は電源電圧（＋VCC）よりは絶対値で必ず大きく
なる様に製造上設定される。
２図はこの発明の第１の実施例を示す回路接続図
で、ＮチヤンネルMOSFETを用い正論理で高電
位を“１”レベル、低電位を“０”レベルとして
動作を説明する。第２図において端子Common
は通常の入力論理とテストモード発生の兼用端
子、2は通常の入力論理端子で、それぞれ通常
の入力論理用ゲート１１，１２が接続され、端子
Commonには更にテスト・モード発生用回路１
３が接続さている。１１と１３の出力はNORゲ
ート１５の入力となり、また、１２と１３の出力
はNORゲート１６の入力に接続されている。テ
スト・モード発生回路１３はエンハンスメント型
MISFET MTと負荷用のデプレツシヨン型
MISFET MLを直列接続して成り、その接続点
を介して出力される。MTのドレインは＋VCCの高
電位に接続し、そのゲートは端子Commonに接
続される。MLのソースおよびゲートは接地電位
に接続される。MTは簡単には例えば他のFETの
ゲート絶縁膜よりも厚い、いわゆる配線層間絶縁
用の絶縁膜を利用したものであり、その閾値電圧
は電源電圧（＋VCC）よりは絶対値で必ず大きく
なる様に製造上設定される。
まず、端子Commonへの信号が０〜＋VCCの論
理振幅範囲内では、MTが非導通の為テスト・モ
ード発生回路１３の出力は“０”レベルであり
T1およびT2は通常の入力論理を伝達する。次い
で、Common端子信号レベルをMTの閾値を越え
て印加すると、MTは導通し負荷MLとの導通抵抗
比で定まるレベルをテスト・モード発生回路１３
は出力する。Common端子信号と同相のこの出
力がNORゲート１５，１６の入力論理閾値を越
えればT1およびT2は“０”レベルとなり通常入
力論理回路のレベルのいかんにかかわらずテス
ト・モードとなる。即ち、Common端子信号を
３値にする事により、１つの入力端子で通常の入
力論理演算とテスト・モード発生とを切り換える
事ができる。具体的な数値を代入して第３図にテ
スト・モードの入出力応答特性を示す。第３図は
＋VCC＝＋5V、ＭＴの閾値＝＋6V、NORゲート
の入力論理閾値＝＋1.5V、MTとMLの相互コンダ
クタンス（Gm）比を高レシオに、即ちGm（MT）
≫Gm（ML）以下の時は13の出力はOVであり、＋
6Vを越えるとMTは導通し13の出力にはMTとML
の導通抵抗比レベルが発生し、これが15および16
のNORゲートの入力論理閾値（第３図では＋
1.5V）に達すると１５および１６の出力T1およ
びT2は強制的に“０”レベルになり、テスト・
モードがアクテイブになつた事を意味する。
VTESTはテスト・モードがアクテイブになるに要
するCommon端子電圧を示す。VTESTが電源電圧
（＋VCC）にあまり接近した値であると、
Common端子にノイズが乗つた様な場合に通常
の入力論理演算中に突然テスト・モードになつた
りする。ノイズ・マージンを増加させるには第４
図に示すように、MTとMLとの間に電圧降下手段
を挿入すればよい。第４図は電圧降下手段を１ケ
のエンハンスメント型MISFETで行なわせる例
であり、この場合の応答特性は第５図に示す如く
第３図の応答特性のVTESTをMDの閾値分だけ簡単
に増加させる事ができる。
理振幅範囲内では、MTが非導通の為テスト・モ
ード発生回路１３の出力は“０”レベルであり
T1およびT2は通常の入力論理を伝達する。次い
で、Common端子信号レベルをMTの閾値を越え
て印加すると、MTは導通し負荷MLとの導通抵抗
比で定まるレベルをテスト・モード発生回路１３
は出力する。Common端子信号と同相のこの出
力がNORゲート１５，１６の入力論理閾値を越
えればT1およびT2は“０”レベルとなり通常入
力論理回路のレベルのいかんにかかわらずテス
ト・モードとなる。即ち、Common端子信号を
３値にする事により、１つの入力端子で通常の入
力論理演算とテスト・モード発生とを切り換える
事ができる。具体的な数値を代入して第３図にテ
スト・モードの入出力応答特性を示す。第３図は
＋VCC＝＋5V、ＭＴの閾値＝＋6V、NORゲート
の入力論理閾値＝＋1.5V、MTとMLの相互コンダ
クタンス（Gm）比を高レシオに、即ちGm（MT）
≫Gm（ML）以下の時は13の出力はOVであり、＋
6Vを越えるとMTは導通し13の出力にはMTとML
の導通抵抗比レベルが発生し、これが15および16
のNORゲートの入力論理閾値（第３図では＋
1.5V）に達すると１５および１６の出力T1およ
びT2は強制的に“０”レベルになり、テスト・
モードがアクテイブになつた事を意味する。
VTESTはテスト・モードがアクテイブになるに要
するCommon端子電圧を示す。VTESTが電源電圧
（＋VCC）にあまり接近した値であると、
Common端子にノイズが乗つた様な場合に通常
の入力論理演算中に突然テスト・モードになつた
りする。ノイズ・マージンを増加させるには第４
図に示すように、MTとMLとの間に電圧降下手段
を挿入すればよい。第４図は電圧降下手段を１ケ
のエンハンスメント型MISFETで行なわせる例
であり、この場合の応答特性は第５図に示す如く
第３図の応答特性のVTESTをMDの閾値分だけ簡単
に増加させる事ができる。
第６図は２段の電圧降下手段を挿入した例であ
る。電圧降下手段はVTESTが所望の値になる様に
任意の段数を第６図の様な接続方法で設ければよ
い。この様に、この発明によればテスト・モード
発生回路は専用の端子を設けることなく通常の入
力端子と共用することができ、且つ製造工程を何
ら追加する必要もない。
る。電圧降下手段はVTESTが所望の値になる様に
任意の段数を第６図の様な接続方法で設ければよ
い。この様に、この発明によればテスト・モード
発生回路は専用の端子を設けることなく通常の入
力端子と共用することができ、且つ製造工程を何
ら追加する必要もない。
さらに、共用の端子には漏洩電流は生じない。
尚、MTは厚い層間絶縁膜（例えば0.5μ〜1μ）
を利用したFETを例に述べたが、他のFET同様
に本来の薄い（例えば0.1μ程度）ゲート絶縁膜を
利用して、イオン注入技術等で、その閾値を大き
くしてもよい。また、他のFET同様に低い閾値
があつても構わない。その場合は電圧降下手段と
して挿入するMISFETの数を増やせば良く、テ
スト・モード発生電圧は任意に設定できる。
を利用したFETを例に述べたが、他のFET同様
に本来の薄い（例えば0.1μ程度）ゲート絶縁膜を
利用して、イオン注入技術等で、その閾値を大き
くしてもよい。また、他のFET同様に低い閾値
があつても構わない。その場合は電圧降下手段と
して挿入するMISFETの数を増やせば良く、テ
スト・モード発生電圧は任意に設定できる。
また、MLはエンハンスメント型であつてもよ
く、その際はMLのゲート電極は＋VCCの電位に接
続すればよい。
く、その際はMLのゲート電極は＋VCCの電位に接
続すればよい。
上記の説明はＮチヤンネル型について述べたが
電圧の極性を逆にすればＰチヤネル型についても
適用できることは明らかである。
電圧の極性を逆にすればＰチヤネル型についても
適用できることは明らかである。
さらに、テスト・モード発生回路は単一チヤネ
ルである必要は無い。いわゆる相捕型MISFET
においても同様に適用できる。その例を第７図に
示す。MTは閾値の大きなチヤネルMISFET ML
は恒常的に導通したＰチヤネルMISFETである。
さらに第８図は第７図の回路に電圧降下手段とし
てＮチヤネルMISFET MDを挿入してテスト・
モード発生電圧を高くした例である。電圧極性を
逆にすれば第７図および第８図のMT，MD，ML
も上記説明とは逆チヤネル型で考えれば良い。こ
のように、本発明によれば共通の入力端子から電
圧値の異なる２つの信号を入力することによつ
て、２つのモードを設定することができ、かつそ
の際消費電力を極力抑制することが可能である。
ルである必要は無い。いわゆる相捕型MISFET
においても同様に適用できる。その例を第７図に
示す。MTは閾値の大きなチヤネルMISFET ML
は恒常的に導通したＰチヤネルMISFETである。
さらに第８図は第７図の回路に電圧降下手段とし
てＮチヤネルMISFET MDを挿入してテスト・
モード発生電圧を高くした例である。電圧極性を
逆にすれば第７図および第８図のMT，MD，ML
も上記説明とは逆チヤネル型で考えれば良い。こ
のように、本発明によれば共通の入力端子から電
圧値の異なる２つの信号を入力することによつ
て、２つのモードを設定することができ、かつそ
の際消費電力を極力抑制することが可能である。
第１図は、従来のテスト・モード発生回路を含
む半導体集積回路の例を示す回路接続図、第２図
は、この発明のテスト・モード発生回路を含む半
導体集積回路の一実施例を示す回路接続図、第３
図は、この発明のテスト・モード発生回路の入出
力応答特性の一例を示す図、第４図は、この発明
のテスト・モード発生回路の実施例、第５図は第
４図の回路を含む入出力応答特性の例、第６図は
この発明のテスト・モード発生回路の他の実施
例、第７図および第８図はＣ／MOSに適用した、
この発明の二つの実施例を示す図である。 １〜４……インバータ、５，６，１５，１６…
…NORゲート。
む半導体集積回路の例を示す回路接続図、第２図
は、この発明のテスト・モード発生回路を含む半
導体集積回路の一実施例を示す回路接続図、第３
図は、この発明のテスト・モード発生回路の入出
力応答特性の一例を示す図、第４図は、この発明
のテスト・モード発生回路の実施例、第５図は第
４図の回路を含む入出力応答特性の例、第６図は
この発明のテスト・モード発生回路の他の実施
例、第７図および第８図はＣ／MOSに適用した、
この発明の二つの実施例を示す図である。 １〜４……インバータ、５，６，１５，１６…
…NORゲート。
Claims (1)
- １ 論理“０”となる第１の電位と論理“１”と
なる第２の電位との電位差を振幅とする第１の信
号と、前記電位差よりも大きな電圧レベルを有す
る第２の信号とが選択的に入力される共通端子
と、論理ゲート回路と、前記共通端子に入力され
た信号を前記論理ゲート回路の一方の入力端に供
給する第１の手段と、前記共通端子に入力された
信号のうち前記第２の信号にのみ応答して導通す
るトランジスタと前記入力された信号をうけるこ
となく常時導通状態に固定されているその負荷ト
ランジスタとを電源間に直列に有する第２の手段
と、該第２の手段の出力を前記論理ゲート回路の
他の入力端に供給する第３の手段とを有し、前記
第２の信号にのみ応答して導通するトランジスタ
として前記論理ゲート回路を構成するトランジス
タより高しきい値のトランジスタを用い、前記第
１の信号が入力されても高しきい値のトランジス
タは遮断状態を保持し、前記論理ゲート回路が前
記第１の信号の電位に基いてその出力論理レベル
を定めるようになし、一方前記第２の信号が入力
された時のみ前記高しきい値のトランジスタが導
通して前記論理ゲート回路の出力を固定レベルに
設定することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60086089A JPS60253886A (ja) | 1985-04-22 | 1985-04-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60086089A JPS60253886A (ja) | 1985-04-22 | 1985-04-22 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55016374A Division JPS5928986B2 (ja) | 1980-02-13 | 1980-02-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60253886A JPS60253886A (ja) | 1985-12-14 |
| JPH0331013B2 true JPH0331013B2 (ja) | 1991-05-02 |
Family
ID=13876981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60086089A Granted JPS60253886A (ja) | 1985-04-22 | 1985-04-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60253886A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5396740A (en) * | 1977-02-04 | 1978-08-24 | Hitachi Ltd | Test system |
| JPS5399784A (en) * | 1977-02-10 | 1978-08-31 | Nec Corp | Integrated circuit device |
-
1985
- 1985-04-22 JP JP60086089A patent/JPS60253886A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5396740A (en) * | 1977-02-04 | 1978-08-24 | Hitachi Ltd | Test system |
| JPS5399784A (en) * | 1977-02-10 | 1978-08-31 | Nec Corp | Integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60253886A (ja) | 1985-12-14 |
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