JPS61173518A - 信号断検出回路 - Google Patents
信号断検出回路Info
- Publication number
- JPS61173518A JPS61173518A JP60013531A JP1353185A JPS61173518A JP S61173518 A JPS61173518 A JP S61173518A JP 60013531 A JP60013531 A JP 60013531A JP 1353185 A JP1353185 A JP 1353185A JP S61173518 A JPS61173518 A JP S61173518A
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- Japan
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- signal
- input
- potential
- terminal
- output
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- Pending
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- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体集積装置、特に０ＭＯ３で構成された
論理回路における信号断検出回路に関するものである。
論理回路における信号断検出回路に関するものである。
従来、０ＭＯ３で構成された論理回路の場合、入力信号
等が断となりゲート回路の入力信号が不定になると、ゲ
ート回路に貫通電流が流れ、特にクロック信号等ファン
アウト（ＦＡＮ ０ＵＴ）が多い信号が不定になった
場合、正常動作時の電流に対し大幅に電源電流が増加す
るという欠点を有していた。その為、装置の電源部が容
量オーバーになり最悪の場合には装置全体の機能が停止
したり、又それを防ぐ為に電源部を必要以上に大きくす
る必要があった。
等が断となりゲート回路の入力信号が不定になると、ゲ
ート回路に貫通電流が流れ、特にクロック信号等ファン
アウト（ＦＡＮ ０ＵＴ）が多い信号が不定になった
場合、正常動作時の電流に対し大幅に電源電流が増加す
るという欠点を有していた。その為、装置の電源部が容
量オーバーになり最悪の場合には装置全体の機能が停止
したり、又それを防ぐ為に電源部を必要以上に大きくす
る必要があった。
本発明の目的はＣＭＯＳ論理回路における信号断検出回
路を提供することにある。
路を提供することにある。
本発明の信号断検出回路は、２個のトランスファーゲー
トを有し、セレクト信号端子への信号が高電位のときに
一方のトランスファーゲートがオンして低電位の入力を
選択し、セレクト信号端子への信号が低電位のときに他
方のトランスファーゲートがオンして高電位の入力を選
択し、セレクト信号端子への信号が中間電位のとき両方
のトランスファーゲートがオンし出力が低電位となる２
入力セレクタと、出力端子が前記セレクト信号端子に接
続され、信号が入力しているときに出力が低電位に、信
号が断のときに出力が中間電位となる信号入力手段とを
備えることを特徴としている。
トを有し、セレクト信号端子への信号が高電位のときに
一方のトランスファーゲートがオンして低電位の入力を
選択し、セレクト信号端子への信号が低電位のときに他
方のトランスファーゲートがオンして高電位の入力を選
択し、セレクト信号端子への信号が中間電位のとき両方
のトランスファーゲートがオンし出力が低電位となる２
入力セレクタと、出力端子が前記セレクト信号端子に接
続され、信号が入力しているときに出力が低電位に、信
号が断のときに出力が中間電位となる信号入力手段とを
備えることを特徴としている。
以下に本発明の実施例を図面を参照し説明する。
第１図は本発明による信号断検出回路の一実施例を示す
。この信号断検出回路は、２個のトランスファーゲート
１，２のみで構成された２入力セレクタ３を備えている
。このセレクタの第１の入力端子４は接地され、第２の
入力端子５はインバータ６の出力端子に接続されており
、このインバータ６の入力端子は接地されている。
。この信号断検出回路は、２個のトランスファーゲート
１，２のみで構成された２入力セレクタ３を備えている
。このセレクタの第１の入力端子４は接地され、第２の
入力端子５はインバータ６の出力端子に接続されており
、このインバータ６の入力端子は接地されている。
信号断検出回路の入力端子７は２入力ＮＯＲゲート８の
一方の入力端子に接続され、かつインバータ９を介して
２入力ＮＯＲゲート８の他方の入力端子に接続されてい
る。２入力ＮＯＲゲート８の出力端子は、２入力セレク
タ３のセレクト信号端子１０に接続され、かつインバー
タ１１を介してセレクタ３のトランスファーゲート１及
び２にそれぞれ接続されている。セレクタ３の出力端子
１２はインバータ１３を介して、信号断検出回路の出力
端子１４に接続されている。２入力セレクタ３は、入力
端子１０の電位が高電位（“Ｈ”）のとき第１の入力端
子４を選択し、低電位（“Ｌ”）のとき第２の入力端子
５を選択するように機能する。
一方の入力端子に接続され、かつインバータ９を介して
２入力ＮＯＲゲート８の他方の入力端子に接続されてい
る。２入力ＮＯＲゲート８の出力端子は、２入力セレク
タ３のセレクト信号端子１０に接続され、かつインバー
タ１１を介してセレクタ３のトランスファーゲート１及
び２にそれぞれ接続されている。セレクタ３の出力端子
１２はインバータ１３を介して、信号断検出回路の出力
端子１４に接続されている。２入力セレクタ３は、入力
端子１０の電位が高電位（“Ｈ”）のとき第１の入力端
子４を選択し、低電位（“Ｌ”）のとき第２の入力端子
５を選択するように機能する。
以上のような構成の信号断検出回路は、Ｐチャネル及び
ＮチャネルのＭＯＳ）ランジスタ等で構成される。
ＮチャネルのＭＯＳ）ランジスタ等で構成される。
信号断検出回路の入力端子７に信号が入力されると、２
ＮＯＲゲート８の出力は常に“Ｌ′″レベルとなり、ト
ランスファーゲート１は常にＯＦＦ。
ＮＯＲゲート８の出力は常に“Ｌ′″レベルとなり、ト
ランスファーゲート１は常にＯＦＦ。
トランスファーゲート２は常にＯＮとなる。その結果、
入力端子５が選択され、入力端子７に信号が入力されて
いる限り出力端子１４には“Ｌ”レベルが出力される。
入力端子５が選択され、入力端子７に信号が入力されて
いる限り出力端子１４には“Ｌ”レベルが出力される。
次に入力端子７への信号が断となった場合の状態を説明
する。
する。
入力端子７への信号が断となり電位が中間電位になると
、インバータ９，１１及び２にゅＮＯＲゲート８を構成
するＰチャネル及びＮチャネルトランジスタがすべてＯ
Ｎとなりそれぞれの出力電位も中間電位となる。その結
果、トランスファーゲート１，２が同時にＯＮとなる。
、インバータ９，１１及び２にゅＮＯＲゲート８を構成
するＰチャネル及びＮチャネルトランジスタがすべてＯ
Ｎとなりそれぞれの出力電位も中間電位となる。その結
果、トランスファーゲート１，２が同時にＯＮとなる。
この場合、トランスファーゲート１，２及びインバータ
６のトランスジスタサイズをインバータ１３の入力が十
分“Ｌ”レベルになる様に設定する事により、入力信号
が断の場合のみ出力端子１４に“Ｈ”レベルが出力され
る。
６のトランスジスタサイズをインバータ１３の入力が十
分“Ｌ”レベルになる様に設定する事により、入力信号
が断の場合のみ出力端子１４に“Ｈ”レベルが出力され
る。
以上のような信号断検出回路をセレクタと組み合わせた
応用例を第２図に示す。図において、１５は第１図で示
した信号断検出回路であＦｉ： ７及び１４はその入力
端子及び出力端子である。セレクタ１６のＡ側入力端子
１７を入力端子１８に接続し、Ｂ側入力端子１９を接地
する。入力端子１８は、また、信号断検出回路１５の入
力端子７に接続される。信号断検出回路１５の出力端子
１４をセレクタ１６のセレクト入力端子２０に接続する
。
応用例を第２図に示す。図において、１５は第１図で示
した信号断検出回路であＦｉ： ７及び１４はその入力
端子及び出力端子である。セレクタ１６のＡ側入力端子
１７を入力端子１８に接続し、Ｂ側入力端子１９を接地
する。入力端子１８は、また、信号断検出回路１５の入
力端子７に接続される。信号断検出回路１５の出力端子
１４をセレクタ１６のセレクト入力端子２０に接続する
。
このような回路において、例えば入力端子１８にクロッ
ク信号が印加されている場合には、信号断検出回路１５
の出力端子１４は常に“Ｌ”レベルとなり、セレクタ１
６はＡ側入力端子１７を選択し、出力端子２１にはクロ
ック信号がそのまま出力される０次にクロック信号が断
となった場合には、信号断検出回路１５の出力端子１４
は“Ｈ”レベルとなりセレクタ１６はＢ側入力端子１９
を選択し、出力端子２１には“Ｌ”レベルが出力される
。従って、出力端子２１に接続される例えば論理回路は
、入力端子１８へのクロック信号がすべて不定となって
も大きな電源電流が流れるのを防止される。
ク信号が印加されている場合には、信号断検出回路１５
の出力端子１４は常に“Ｌ”レベルとなり、セレクタ１
６はＡ側入力端子１７を選択し、出力端子２１にはクロ
ック信号がそのまま出力される０次にクロック信号が断
となった場合には、信号断検出回路１５の出力端子１４
は“Ｈ”レベルとなりセレクタ１６はＢ側入力端子１９
を選択し、出力端子２１には“Ｌ”レベルが出力される
。従って、出力端子２１に接続される例えば論理回路は
、入力端子１８へのクロック信号がすべて不定となって
も大きな電源電流が流れるのを防止される。
以上の説明で明らかな様に、本発明による信号断検出回
路を利用する事により半導体内の任意の点の信号断を検
出する事が可能であり、かつその情報を直接出力する事
ができる。そして、出力された情報を用いて信号断が原
因となる電源電流の増加を防止する事が可能となる
路を利用する事により半導体内の任意の点の信号断を検
出する事が可能であり、かつその情報を直接出力する事
ができる。そして、出力された情報を用いて信号断が原
因となる電源電流の増加を防止する事が可能となる
第１図は本発明の一実施例を示す図、
第２図は本発明の応用例を示す図である。
１．２・・・・・トランスファーゲート３・・・・・・
・２入力セレクタ ６．９，１１．１３・・インバータ ７．１８・・・・入力端子 ８・・・・・・・２入力ＮＯＲゲート １０・・・・・・セレクト信号端子 １４．２１・・・出力端子 １５・・・・・・信号断検出回路 １６・・・・・・セレクタ
・２入力セレクタ ６．９，１１．１３・・インバータ ７．１８・・・・入力端子 ８・・・・・・・２入力ＮＯＲゲート １０・・・・・・セレクト信号端子 １４．２１・・・出力端子 １５・・・・・・信号断検出回路 １６・・・・・・セレクタ
Claims (1)
- （１）２個のトランスファーゲートを有し、セレクト信
号端子への信号が高電位のときに一方のトランスファー
ゲートがオンして低電位の入力を選択し、セレクト信号
端子への信号が低電位のときに他方のトランスファーゲ
ートがオンして高電位の入力を選択し、セレクト信号端
子への信号が中間電位のとき両方のトランスファーゲー
トがオンし出力が低電位となる２入力セレクタと、出力
端子が前記セレクト信号端子に接続され、信号が入力し
ているときに出力が低電位に、信号が断のときに出力が
中間電位となる信号入力手段とを備えることを特徴とす
る信号断検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60013531A JPS61173518A (ja) | 1985-01-29 | 1985-01-29 | 信号断検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60013531A JPS61173518A (ja) | 1985-01-29 | 1985-01-29 | 信号断検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61173518A true JPS61173518A (ja) | 1986-08-05 |
Family
ID=11835741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60013531A Pending JPS61173518A (ja) | 1985-01-29 | 1985-01-29 | 信号断検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61173518A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995008217A1 (fr) * | 1993-09-17 | 1995-03-23 | Oki Electric Industry Co., Ltd. | Circuit de commande de signaux permettant de multiplier des signaux d'horloge |
| US6791366B1 (en) * | 2000-06-28 | 2004-09-14 | Cypress Semiconductor Corp. | Circuit for implementing product term inputs |
-
1985
- 1985-01-29 JP JP60013531A patent/JPS61173518A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995008217A1 (fr) * | 1993-09-17 | 1995-03-23 | Oki Electric Industry Co., Ltd. | Circuit de commande de signaux permettant de multiplier des signaux d'horloge |
| US5563538A (en) * | 1993-09-17 | 1996-10-08 | Oki Electric Industry Co., Ltd. | Control circuit for clock multiplier |
| US6791366B1 (en) * | 2000-06-28 | 2004-09-14 | Cypress Semiconductor Corp. | Circuit for implementing product term inputs |
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