JP3467936B2 - 半導体装置 - Google Patents
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Description
し、特に、入力あるいは出力端子の電位を保持するラッ
チ回路を備えた半導体装置に関するものである。
方向端子の回路図の一例を示し、図6に通常のプルアッ
プ・プルダウン素子付き入力端子、出力端子、双方向端
子の回路図の一例を示す。
インバータ素子であり、BUFはバッファ素子、PRは
プルアップ素子、NRはプルダウン素子を示している。
また、図中GP・GNは、プルアップ素子・プルダウン
素子のオン・オフををコントロールする制御信号を示し
ている。また、図7に、これらの端子に、ラッチ回路
(IN3・IN4で構成されている)を付加した回路図
の一例を示す。このラッチ回路を付加することにより、
入力(あるいは出力、双方向)端子では、前のサイクル
でのデータを保持することが可能である。
す従来の入力(あるいは出力、双方向)端子の構成で
は、ラッチ回路を形成するインバータIN3・IN4
は、通常あらかじめレイアウト上にそれらの領域が確保
されており、必要に応じてその領域のトランジスタが使
用される。さらに、図7(a)〜図7(c)上のインバ
ータ素子IN4については、外部からラッチされている
データに対して反転のデータが入力されてきた場合に
も、確実にラッチデータが反転するように、通常、トラ
ンジスタ能力は十分低い値に設定されている。したがっ
て、このインバータを構成しているトランジスタは、チ
ャネル長が通常のトランジスタよりも大きな値に設定さ
れされるのが普通である。すなわちこの場合、通常のト
ランジスタよりもそのレイアウトに要するレイアウト面
積は大きくなり、集積度を向上するうえで傷害となって
しまうという問題がある。特に、ゲートアレイでは、入
出力インターフェイスを構成する領域が大きくなった場
合、実際のランダムロジックを構成する領域が小さくな
り、チップに搭載するロジック数が減少するか、もしく
は、チップサイズの増大を引き起こしてしまう。
も、外部からの入力信号を内部回路に伝達する第1・第
2の反転素子と、外部から信号が入力されない場合に、
前記第1の反転素子の入力を高レベルに固定するプルア
ップ素子、あるいは、前記第1の反転素子の入力を低レ
ベルに固定するプルダウン素子を備えた半導体装置にお
いて、前記外部からの入力信号を入力とする第3の反転
素子の出力を、少なくとも、前記プルアップ素子とプル
ダウン素子とを電源間に直列に接続することにより構成
された第4の反転素子の入力端に接続し、さらに、その
第4の反転素子の出力を前記外部からの入力端子に接続
することにより達成できる。また、第3の反転素子を第
1の反転素子で併用することにより、その目的はさらに
効果的に達成される。また、これらの構成を入力端子だ
けでなく、出力端子、双方向端子にも適用することによ
り、全ての端子において上記目的を達成することができ
る。
ることなく、従来のレイアウトを利用するだけで、入力
あるいは出力端子にラッチ回路を付加することが可能と
なる。
1(a)では入力端子に、図1(b)では出力端子に、
図1(c)では双方向端子に本発明を実施した一実施例
を示している。それぞれの端子には、IN3と、プルア
ップ素子PRとプルダウン素子NRによって構成された
インバータ素子(従来例でIN4に相当する)によって
構成されたラッチ回路が接続されている。従来例で述べ
たように、IN4に相当する素子のレイアウト領域を専
用に設定した場合、この領域は通常のインバータ素子の
領域よりも大きく設定する必要があり、高集積の半導体
装置を実現するするうえで傷害となる。しかし、通常ゲ
ートアレイといったASIC製品では、端子の電位を電
源電圧、あるいは、接地電圧に固定するためのプルアッ
プ、あるいは、プルダウン素子が用意されており、その
領域が確保されている。端子にラッチ回路を付加する場
合、これらの素子は使用されることはないため、通常で
は未使用のまま放置されることになる。図1の本発明で
は、この点に注目し、これらのプルアップ・プルダウン
素子を用いてラッチ回路の一部に使用することにより、
追加するレイアウト領域を最小限に抑えた、高集積の半
導体装置を実現することができる。特に、通常プルアッ
プ・プルダウン素子については、そのトランジスタ自体
のオン抵抗は数KΩ〜数百KΩであり、IN4を構成す
るするには最適なトランジスタであり、非常に効率の良
い高集積な半導体装置を提供できる。
で、図2(a)では入力端子に、図2(b)では出力端
子に、図2(c)では双方向端子に本発明を実施した一
実施例を示している。この実施例では、IN4の構成は
図1の実施例と全く同じであるが、さらに、ラッチ回路
を構成しているもう一方のIN3を、入力論理を構成し
ているIN1で共有している。このことにより、ラッチ
回路を構成する場合、あらたにレイアウト領域を増加す
る必要は全くなくなり、より高集積な半導体装置を実現
することができる。
実施例で、図3(a)では入力端子に、図3(b)では
出力端子に、図3(c)では双方向端子に本発明を実施
した一実施例を示している。図3(a)・図3(c)で
は、基本的な構成は図2の本発明の実施例と同じである
が、IN4に相当するインバータの電源間にPチャネル
型トランジスタP1と、Nチャネル型トランジスタN1
をそれぞれ、直列に配置している。また、図3(b)で
はラッチ回路と出力端子の間に、Pチャネル型トランジ
スタP1とNチャネル型トランジスタN1を並列に配置
している。図7の従来技術、あるいは、図1・図2の本
発明の実施例では、ラッチ回路が常に活性化されている
構成であるため、端子の入出力リーク電流を計測するこ
とが不可能である。しかし、図3に示す3つの実施例で
は、ラッチ回路の一部、あるいは、ラッチ回路と出力端
子の間にスイッチ素子を挿入し、入出力リーク測定時に
これらのスイッチ素子をオフさせることにより、端子の
入出力リーク測定を可能にしている。また、スイッチの
オン・オフを制御する制御信号GP・GNについては、
通常、プルアップ・プルダウン素子のオン・オフをコン
トロールする信号をそのまま使用することが可能であ
り、特に専用に制御信号を設けずに、高信頼性の半導体
装置を提供することができる。
子を用いたラッチ回路には、今までの説明で用いた図4
(a)の構成だけでなく、図4(b)のように、二つ以
上のプルアップ・プルダウン素子を並列に配置した構成
であっても、また、図4(c)に示したように、二つ以
上のプルアップ・プルダウン素子を直列に配置した構成
であっても、同様の効果が得られることはいうまでもな
い。
ルダウン素子を用いてラッチ回路の一部に使用すること
により、追加するレイアウト領域を最小限に抑えた、高
集積の半導体装置を実現することができる。また、ラッ
チ回路を構成しているもう一方のIN3を、入力論理を
構成しているIN1で共有することにより、ラッチ回路
を構成する場合、あらたにレイアウト領域を増加する必
要は全くなくなり、より高集積な半導体装置を実現する
ことができる。さらに、ラッチ回路の一部、あるいは、
ラッチ回路と出力端子の間にスイッチ素子を挿入し、入
出力リーク測定時にこれらのスイッチ素子をオフさせる
ことにより、端子の入出力リーク測定が可能になり、高
信頼性の半導体装置を提供することができる。
向端子の一実施例を示す図。
向端子の別の一実施例を示す図。
向端子の別の一実施例を示す図。
す図。
だ入力・出力・双方向端子の一実施例を示す図。
端子の一実施例を示す図。
バータ回路) BUF・・・正転素子(バッファ回路) P1・・・Pチャネル型トランジスタ N1・・・Nチャネル型トランジスタ PR・PR1・PR2・・・プルアップ素子 NR・NR1・NR2・・・プルダウン素子 GP・・・プルアップ素子コントロール信号 GN・・・プルダウン素子コントロール信号 IN・・・内部への入力信号 OUT・・・出力バッファ回路への内部からの出力信号 INPAD・・・入力端子 OUTPAD・・・出力端子 BIPAD・・・双方向端子
Claims (10)
- 【請求項1】 少なくとも、外部からの入力信号を内部
回路に伝達する第1・第2の反転素子と、前記外部から
の入力信号を入力とする第3の反転素子と、前記第3の
反転素子の出力信号を入力とし、出力信号を外部からの
入力端子に供給するための第4の反転素子とから構成さ
れる半導体装置において、前記第4の反転素子は、予め
用意されているプルアップ素子あるいはプルダウン素子
を流用して構成されることを特徴とする半導体装置。 - 【請求項2】 少なくとも、外部からの入力信号を内部
回路に伝達する第1・第2の反転素子と、前記第1の反
転素子の出力信号を入力とし、出力信号を前記外部から
の入力端子に供給するための第4の反転素子とから構成
される半導体装置において、前記第4の反転素子は、予
め用意されているプルアップ素子あるいはプルダウン素
子を流用して構成されることを特徴とする半導体装置。 - 【請求項3】 少なくとも、内部回路の信号を外部に出
力する第1の正転素子と、 外部出力端子を入力とする第3の反転素子と、前記第3
の反転素子の出力信号を入力とし、出力信号を前記外部
出力端子に供給するための第4の反転素子とから構成さ
れる半導体装置において、前記第4の反転素子は、予め
用意されているプルアップ素子あるいはプルダウン素子
を流用して構成される ことを特徴とする半導体装置。 - 【請求項4】 少なくとも、内部回路の信号を外部に出
力する第1の正転素子と、 外部出力端子を入力とする第1の反転素子と、前記第1
の反転素子の出力信号を入力とし、出力信号を前記外部
出力端子に供給するための第4の反転素子とから構成さ
れる半導体装置において、前記第4の反転素子は、予め
用意されているプルアップ素子あるいはプルダウン素子
を流用して構成される ことを特徴とする半導体装置。 - 【請求項5】 双方向端子を有する請求項1あるいは請
求項3記載の構成であることを特徴とする半導体装置。 - 【請求項6】 双方向端子を有する請求項2あるいは請
求項4記載の構成であることを特徴とする半導体装置。 - 【請求項7】 請求項1、2、および請求項5、6にお
いて、 前記 第4の反転素子が、1のスイッチ素子と前記プルア
ップ素子が出力端と電源電圧間に直列に接続され、ま
た、第2のスイッチ素子と前記プルダウン素子が出力端
と接地電圧間に直列に接続された構成であることを特徴
とする半導体装置。 - 【請求項8】 少なくとも、内部回路の信号を外部に出
力する第1の正転素子と、 外部出力端子を入力とする第3の反転素子と、前記第3
の反転素子の出力信号を入力とし、出力信号を前記外部
出力端子に供給するための第4の反転素子とから構成さ
れる半導体装置において、前記第3の反転素子の入力は
並列に配置された第1・第2のスイッチ素子を介して前
記外部出力端子に接続され、前記第4の反転素子は、予
め用意されているプルアップ素子あるいはプルダウン素
子を流用して構成される ことを特徴とする半導体装置。 - 【請求項9】 請求項1から9記載の前記プルアップ素
子あるいはプルダウン素子が、MISトランジスタで構
成されていることを特徴とする半導体装置。 - 【請求項10】 請求項1から10記載の前記プルアッ
プ素子あるいはプルダウン素子が、少なくとも2つ以上
のMISトランジスタを直列に接続した構成、あるい
は、並列に接続した構成、あるいは、その組み合わせで
構成されていることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28771595A JP3467936B2 (ja) | 1995-11-06 | 1995-11-06 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28771595A JP3467936B2 (ja) | 1995-11-06 | 1995-11-06 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09130225A JPH09130225A (ja) | 1997-05-16 |
JP3467936B2 true JP3467936B2 (ja) | 2003-11-17 |
Family
ID=17720810
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28771595A Expired - Fee Related JP3467936B2 (ja) | 1995-11-06 | 1995-11-06 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3467936B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9680474B1 (en) * | 2016-03-17 | 2017-06-13 | Xilinx, Inc. | System and method to reduce footprint and improve yield of fabric muxes in programmable logic devices |
-
1995
- 1995-11-06 JP JP28771595A patent/JP3467936B2/ja not_active Expired - Fee Related
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---|---|
JPH09130225A (ja) | 1997-05-16 |
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