KR100210858B1 - 집적 회로 - Google Patents

Abstract

본 발명은 집적 회로에 관한 것으로, 외부로부터 리셋 신호 또는 테스트 신호를 입력받기 위한 하나의 입력 단자와; 상기 입력 단자에 입력되는 상기 리셋 신호의 잡음 성분을 제거하기 위한 슈미트 트리거 회로와; 상기 입력 단자에 입력되는 상기 테스트 신호를 검출하기 위한 고전위 검출 회로와; 상기 고전위 검출 회로에서 출력되는 신호의 상승 모서리를 검출하여 클럭 신호를 발생시키는 상승 모서리 검출 회로와; 외부로부터 파워가 입력되는지를 검출하기 위한 파워 온 검출 회로와; 데이터 입력 단자에 상기 고전위 검출 회로의 출력 신호가 입력되고, 클럭 단자에 상기 상승 모서리 검출 회로의 출력 신호가 입력되며, 클리어 단자에 상기 파워 온 검출 회로의 출력 신호가 입력되도록 연결된 래치회로와; 상기 래치회로의 출력 신호를 일시 저장하기 위한 버퍼를 포함하여 이루어져서, 상기 입력 단자를 통해 입력되는 상기 리셋 신호 또는 테스트 신호에 따라 상기 집적 회로의 리셋 동작 또는 테스트 동작이 독립적으로 수행됨으로써, 신호 입력 핀의 감소에 따른 칩의 크기 및 패키지의 크기가 감소하는 효과가 있다.

Description

집적 회로

제1도는 종래의 독립된 테스트 단자를 구비한 반도체 패키지를 나타낸 도면.

제2도는 종래의 집적 회로의 리셋 신호와 테스트 신호의 전달 경로를 나타낸 개략도.

제3도는 본 발명의 테스트/리셋 단자를 구비한 반도체 패키지를 나타낸 도면.

제4도는 본 발명의 테스트/리셋 신호 제어 회로를 나타낸 블록도.

제5도는 본 발명의 래치회로의 구성을 나타낸 회로도.

* 도면의 주요부분에 대한 부호의 설명

100, 200 : 반도체 패키지 T1, T2 : 슈미트 트리거 회로

INV1∼INV6 : 인버터 310 : 고전위 검출 회로

320 : 상승 모서리 검출 회로 330 : 파워 온 검출 회로

340 : 래치회로 B : 버퍼

NM : NMOS 트랜지스터

본 발명은 집적 회로에 관한 것으로, 특히 단일 입력 단자를 통해 리셋 신호와 테스트 신호를 입력받아 각각의 동작이 이루어지도록 함으로써 입력 단자의 수가 감소되도록 하는 집적 회로에 관한 것이다.

일반적으로 집적 회로에 구비된 입출력 단자에는 데이터 입출력 단자, 전원 공급 단자 등과 함께 회로를 초기화하기 위한 리셋 신호가 입력되는 리셋 단자, 회로의 동작 특성 또는 이상 유무를 확인하기 위한 테스트 신호가 입력되는 테스트 단자 등이 있다.

이와 같은 리셋 단자와 테스트 단자를 구비한 종래의 집적 회로의 패키지와 회로 구성을 제1도와 제2도를 참조하여 설명하면 다음과 같다.

제1도는 종래의 독립된 테스트 단자를 구비한 반도체 패키지를 나타낸 도면이다.

제1도에 나타낸 바와 같이 전원 공급 핀(VCC)(GND), 리셋 신호가 입력되는 리셋 핀(RESET), 테스트 신호를 입력하기 위한 테스트 핀(TEST), 기타 데이터 입출력 핀이 구비되어 있다.

제2도는 종래의 집적 회로의 리셋 신호와 테스트 신호의 전달 경로를 나타낸 회로도이다.

제2도에 나타낸 바와 같이 리셋 핀을 통해 입력된 리셋 신호는 리셋 신호에 포함된 잡음 성분을 제거하기 위한 슈미트 트리거 회로(T1)를 통과하게 된다.

슈미드 트리거 회로(T1)를 통과한 리셋 신호는 리셋 모드를 수행하기 위한 각각의 입력단에 전달되도록 이루어진다.

또한 테스트 신호는 두 개의 인버터(INV1)(INV2)를 거친 다음 테스트 모드를 수행하기 위한 각각의 입력단에 전달되도록 이루어진다.

그러나 이와 같이 테스트 핀(TEST)이 추가됨에 따라, 반도체 패키지에는 테스트핀(TEST)의 추가로 인한 핀 배열의 불균형을 없애기 위해 불필요한 NC(No-Connection) 핀을 구비하게 된다.

즉, 제1도에 나타낸 반도체 패키지에서 만약 테스트 핀(TEST)을 배제한다면 8핀의 입출력 단자를 갖는 DIP(Dual In-line Package)의 실현이 가능함에도 불구하고, 테스트 핀(TEST)의 추가로 인해 10핀의 DIP으로 구성할 수밖에 없다.

이와 같이 독립적인 테스트 핀이 구비됨으로써, 반도체 패키지의 사양을 변경하거나 칩의 크기가 증가하게 되고, 따라서 패키지의 크기와 제조 공정 시간 등이 증가하여 결과적으로 제조 단가의 상승을 초래하는 문제가 있다.

따라서 본 발명은 리셋 신호 또는 테스트 신호가 단일 입력 단자에 입력되도록 하고 입력된 리셋 신호 또는 테스트 신호를 검출하기 위한 검출 수단을 구비함으로써, 두 개의 서로 다른 신호가 단일 입력 단자를 통해 입력되어 각각의 신호에 따라 회로의 동작이 이루어지는 집적 회로를 제공하여, 신호 입력 핀의 감소에 따른 칩의 크기 및 패키지의 크기가 감소하도록 하는데 그 목적이 있다.

이와 같은 목적의 본 발명은 외부로부터 리셋 신호 또는 테스트 신호를 입력받기 위한 하나의 입력 단자와; 상기 입력 단자에 입력되는 상기 리셋 신호의 잡음 성분을 제거하기 위한 슈미트 트리거 회로와; 상기 입력 단자에 입력되는 상기 테스트 신호를 검출하기 위한 고전위 검출 회로와; 상기 고전위 검출 회로에서 출력되는 신호의 상승 모서리를 검출하여 클럭 신호를 발생시키는 상승 모서리 검출 회로와; 외부로부터 파워가 입력되는지를 검출하기 위한 파워 온 검출 회로와; 데이터 입력 단자에 상기 고전위 검출 회로의 출력 신호가 입력되고, 클럭 단자에 상기 상승 모서리 검출 회로의 출력 신호가 입력되며, 클리어 단자에 상기 파워 온 검출 회로의 출력 신호가 입력되도록 연결된 래치회로와; 상기 래치회로의 출력 신호를 일시 저장하기 위한 버퍼를 포함하여 이루어져서, 상기 입력 단자를 통해 입력되는 상기 리셋 신호 또는 테스트 신호에 따라 상기 집적 회로의 리셋 동작 또는 테스트 동작을 독럽적으로 수행한다.

이와 같이 이루어진 본 발명의 일실시예를 제3도 내지 제5도를 참조하여 설명하면 다음과 같다.

제3도는 본 발명의 테스트/리셋 단자를 구비한 반도체 패키지를 나타낸 것이다.

제4도는 본 발명의 테스트/리셋 신호 제어 회로를 나타낸 블록도이다.

제4도에 나타낸 바와 같이, 입력된 신호가 슈미트 트리거 회로(T2)를 거쳐 출력되어 리셋 모드를 수행하기 위한 각각의 단자에 입력되도록 연결된다.

또한 입력된 신호는 고전위 검출 회로(310)에 입력되도록 연결된다.

고전위 검출 회로(310)의 출력 신호는 상승 모서리 검출 회로(320)와 래치회로(340)의 데이터 입력단(D)에 입력되도록 연결된다.

상승 모서리 검출 회로(320)의 출력 신호는 래치회로(340)의 클리어 단자(CLK)에 입력되도록 연결된다.

파워 온 검출 회로(330)의 출력 신호는 래치회로(340)의 클리어 단자(CLR)에 입력되도록 연결된다.

래치회로(340)의 출력 신호는 버퍼(B)를 거쳐 출력되어 테스트 모드를 수행하기 위한 각각의 단자에 입력되도록 연결된다.

제5도는 본 발명의 래치회로(340)의 구성을 나타낸 회로도이다.

인버터(INV3)는 데이터 입력 단자(D)에 입력된 신호를 반전시켜 출력하도록 연결된다.

인버터(INV5)는 인버터(INV6)의 출력 신호를 입력받아 이를 반전시켜 출력하도록 연결된다.

클럭에 동기되는 인버터(INV6)는 인버터(INV5)의 출력 신호를 입력받아 이를 반전시킨 다음 인버터(INV5)의 입력단에 피드백 시키도록 연결된다.

인버터(INV4)는 클럭 단자(CLK)를 통해 입력된 신호를 반전시켜 출력하도록 연결된다.

클럭 단자(CLK)에 입력된 신호와 이의 반전된 신호인 인버터(INV4)의 출력 신호는 인버터(INV6)의 온·오프 동작을 제어하도록 인버터(INV6)의 제어 단자에 각각 연결된다.

NMOS 트랜지스터(NV)는 소스가 접지 단자에 연결되고, 드레인이 인버터(INV5)의 출력단에 연결되며, 게이트는 클리어 신호(CLR)를 입력받도록 연결된다.

이와 같이 구성된 본 발명의 동작을 설명하면 다음과 같다.

입력된 신호가 정상적인 리셋 신호인 경우에는 슈미트 트리거 회로(T2)에 입력되어 잡음 제거 과정이 이루어진 다음 리셋 모드를 수행하는데 필요한 각각의 단자에 전달된다.

이때 고전위 검출 회로(310)에는 검출되는 고전위의 신호가 없으므로 로우 레벨의 출력 신호를 발생시키게 된다.

고전위 검출 회로(310)에서 출력된 로우 레벨의 신호는 래치회로(340)를 통해 출력되어 테스트 모드의 수행에는 영향을 미치지 않는다.

테스트 모드를 수행하기 위하여 입력되는 테스트 신호는 일반적으로 리셋 신호 보다 1.5배 정도의 고전위 신호이기 때문에, 테스트 신호가 입력되면 고전위 검출 회로(310)에서 테스트 신호가 입력되었음을 검출해낸다.

테스트 신호의 입력을 검출한 고전위 검출 회로(310)는 하이 레벨의 신호를 상승 모서리 검출 회로(320)와 래치회로의 데이터 입력단(D)에 각각 출력한다.

래치회로(340)는 고전위 검출 회로(310)에서 출력된 하이 레벨의 신호를 래치하여 보관하고, 상승 모서리 검출 회로(320)는 하이 레벨의 고전위 검출 회로(310)의 출력신호에 대해 상승 모서리를 검출하여 래치회로(340)의 클럭 단자(CLK)로 출력한다.

래치회로(340)의 데이터 입력단(D)에 입력된 하이 레벨의 신호는 인버터(INV3)(INV5)를 거쳐 출력되어 테스트 모드의 수행에 필요한 단자에 전달된다.

래치회로(340)의 인버터(INV5)의 출력 신호는 인버터(INV6)에 의해 반전되어 다시 인버터(INV5)의 입력단으로 피드백되어 입력된 데이터를 래치하게 된다.

정상적으로 회로를 동작시키고자 할 때에는 파워 온 신호를 입력하게 되는데, 입력된 파워 온 신호는 파워 온 검출 회로(330)에서 검출되고 이때 파워 온 검출 회로(330)는 하이 레벨의 신호를 출력한다.

파워 온 검출 회로(330)에서 출력된 하이 레벨의 신호는 래치회로(340)의 클리어 단자(CLR)에 입력되어 래치회로를 클리어 시킨다.

즉, 파워 온 검출 회로(330)의 하이 레벨 출력 신호는 래치회로(340)의 출력 노드와 접지(VSS) 사이에 연결된 NMOS 트랜지스터(NM)를 턴 온시켜 접지 전압이 래치회로(340)의 출력단(Q)에 인가되도록 함으로써 래치회로(340)의 출력을 로우 레벨로 만드는 것이다.

래치회로(340)의 출력이 로우 레벨로 됨으로써 버퍼(B)를 통해 출력되는 테스트 신호가 비활성화 되는 것이다.

이와 같은 테스트/리셋 신호 제어 회로의 동작에 따라 단일 입력단자를 통해 입력된 테스트 신호 또는 리셋 신호가 각각의 모드를 수행하는데 필요한 각각의 단자에 전달되도록 이루어지는 것이다.

따라서 본 발명은 리셋 신호 또는 테스트 신호가 단일 입력 단자에 입력되도록 하고 입력된 리셋 신호 또는 테스트 신호를 검출하기 위한 검출 수단을 구비함으로써, 두 개의 서로 다른 신호가 단일 입력 단자를 통해 입력되어 각각의 신호에 따라 회로의 동작이 이루어지는 집적 회로를 제공하여, 신호 입력 핀의 감소에 따른 칩의 크기 및 패키지의 크기가 감소하도록 하는 효과가 있다.

Claims (4)

1. 집적회로에 있어서, 외부로부터 리셋 신호 또는 테스트 신호를 입력받기 위한 하나의 입력 단자와; 상기 입력 단자에 입력되는 상기 리셋 신호의 잡음 성분을 제거하기 위한 슈미트 트리거 회로와; 상기 입력 단자에 입력되는 상기 테스트 신호를 검출하기 위한 고전위 검출 회로와; 상기 고전위 검출 회로에서 출력되는 신호의 상승 모서리를 검출하여 클럭 신호를 발생시키는 상승 모서리 검출 회로와; 외부로부터 파워가 입력되는지를 검출하기 위한 파워 온 검출 회로와; 데이터 입력 단자에 상기 고전위 검출 회로의 출력 신호가 입력되고, 클럭 단자에 상기 상승 모서리 검출 회로의 출력 신호가 입력되며, 클리어 단자에 상기 파워 온 검출 회로의 출력 신호가 입력되도록 연결된 래치회로와; 상기 래치회로의 출력 신호를 일시 저장하기 위한 버퍼를 포함하여 이루어져서, 상기 입력 단자를 통해 입력되는 상기 리셋 신호 또는 테스트 신호에 따라 상기 집적 회로의 리셋 동작 또는 테스트 동작을 독립적으로 수행하는 집적 회로.
2. 제1항에 있어서, 상기 래치회로는 상기 데이터 입력 단자에 입력되는 신호를 반전시켜 출력하는 제1인버터와; 상기 제1인버터의 출력 신호를 반전시켜 출력하는 제2인버터와; 상기 제2인버터의 출력 신호를 반전시킨 다음 상기 제2인버터의 입력단에 피드백하는 제3인버터와; 상기 클럭 단자에 입력되는 신호를 반전시켜 출력하는 제4인버터와; 상기 클리어 단자에 입력되는 신호에 의해 온·오프 제어되고, 온 상태일 때 출력단의 출력신호를 로우 레벨로 만드는 스위칭 소자를 포함하는 것이 특징인 집적 회로.
3. 제1항에 있어서, 상기 제3인버터는 상기 클럭 단자에 입력된 신호 및 상기 제4인버터의 출력 신호에 의해 온·오프 제어되도록 이루어진 클럭 동기 인버터인 것이 특징인 집적 회로.
4. 제1항에 있어서, 상기 스위칭 소자는 소스가 접지 단자에 연결되고, 드레인이 상기 제2인버터의 출력단에 연결되며, 게이트가 상기 클리어 단자와 연결되는 것이 특징인 NMOS 트랜지스터인 것이 특징인 집적 회로.