KR19990002136A - 어드레스 천이 검출회로 - Google Patents

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Abstract

본 발명은 어드레스 천이검출회로에 관한 것으로서, 특히 어드레스입력에 숏펄스 형태의 노이즈가 발생되어도 항상 메모리내부에서 필요로 하는 어드레스천이신호를 발생시켜 메모리회로의 안정된 동작을 보장할 수 있는 어드레스 천이 검출회로에 관한 것이다.
이를 위하여 본 발명은 어드레스 입력부와, 입력 어드레스(AD)를 래치하여 어드레스 천이 검출신호(ATD)를 액티브상태로 만들어 주는 제1래치부와, 어드레스 천이 검출신호(ATD)가 액티브인 동안, 상기 제1래치부의 출력에 따라 상기 제1래치부의 입력레벨을 첫 번째 천이한 값으로 래치하는 제2래치부와, 상기 제1래치부의 출력을 각각 지연시키는 지연부와, 상기 제1래치부와 지연부의 출력에 따라, 일정한 폭을 갖는 어드레스 천이 검출신호(ATD를 출력하는 CMOS 플리플롭으로 구성된다.

Description

어드레스 천이 검출회로
본 발명은 어드레스 천이검출회로에 관한 것으로서, 특히 어드레스입력에 노이즈가 발생되어도 항상 메모리내부에서 필요로 하는 어드레스천이신호를 발생시킬 수 있는 어드레스 천이 검출회로에 관한 것이다.
종래의 어드레스 천이검출회로는 도 1에 도시된 바와같이, 입력 어드레스와 칩선택신호(CSb)를 노아링하는 노아게이트(10)와, 노아게이트(10)의 출력을 래치하는 래치부(20)와, 래치부(20)의 출력을 각각 지연시키는 지연부(30),(40)와, 상기 래치부(20)의 출력에 동작되어, 상기 지연부(30),(40)의 출력에 따라 어드레스 천이 검출신호(ATD를 출력하는 CMOS 플리플롭(50)으로 구성된다.
상기 래치부(20)는 반전된 노아게이트(10)의 출력과 노아게이트(10)의 출력을 각각 입력받는 2입력 낸드게이트(ND1),(ND2)로 구성된다.
그리고, 지연부(30)는 2개의 CMOS 인버터(I2),(I3)로 구성되어, 상기 낸드게이트(ND1)의 출력을 지연하고, 지연부(40)는 2개의 CMOS 인버터(I4),(I5)로 구성되어, 상기 낸드게이트(ND2)의 출력을 지연시킨다.
CMOS 플리플롭(50)은 전원전압(Vcc)과 접지전압(Vss)사이에 직렬 연결된 피모스트랜지스터(PM1),(PM2)와 엔모스트랜지스터(NM1),(NM2), 그리고, 전원전압(Vcc)와 접지전압(Vss)사이에 직렬 연결된 피모스트랜지스터(PM3),(PM4)와 엔모스트랜지스터(NM3),(NM4)로 구성되며, 출력단자가 공통으로 접속되어 있다.
이때, 피모스트랜지스터(PM1)와 엔모스트랜지스터(NM4)의 게이트는 상기 CMOS 인버터(I3)의 출력단자와 접속되고, 엔모스트랜지스터(NM2)와 피모스트랜지스터(PM1)의 게이트는 상기 CMOS 인버터(I5)의 출력단자와 접속되며, 피모스트랜지스터(PM2)와 엔모스트랜지스터(NM1)의 게이트는 상기 낸드게이트(ND1)의 출력단자와 접속되며, 피모스트랜지스터(PM4)와 엔모스트랜지스터(NM3)의 게이트는 상기 낸드게이트(ND2)의 출력단자와 접속된다.
이와같이 구성된 종래 어드레스 천이검출회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
칩선택신호(CSb)가 로우레벨인 상태에서, 도 2A와 같이 안정된 어드레스신호(AD)가 입력되면, 지연부(30),(40)의 지연시간에 상당하는 펄스폭을 갖는 어드레스 천이 검출신호(ATD)가 CMOS 플리플롭(50)으루터 출력된다.
이때, 상기 안정된 어드레스신호(AD)는 어드레스 천이 검출신호(ATD)보다 큰 펄스폭을 갖는 어드레스신호(AD)를 말한다.
즉, 칩선택신호(CSb)가 로우레벨인 상태에서, 정상적인 어드레스신호(AD)가 천이하면, 래치부(20)의 2개의 낸드게이트(ND1),(ND2)의 입력은 서로 반대 위상을 갖게 된다.
이때, 로우레벨의 신호를 입력받는 낸드게이트는 하이레벨의 신호를 출력하고, 하이레벨의 신호를 입력으로 받는 다른 쪽 낸드게이트는 로우레벨의 신호를 출력한다.
예를들어, 정상적인 어드레스신호(AD)가 하이레벨로 천이하면, 낸드게이트(ND1)의 입력은 하이레벨, 낸드게이트(ND2)의 입력은 로우레벨이 됨으로써, 도 2B와 같이, 낸드게이트(ND1),(ND2)가 각각 로우레벨과 하이레벨의 신호를 출력한다.
이때, 상기 로우레벨의 낸드게이트(ND1)의 출력에 의해, CMOS 플리플롭(50)의 피모스트랜지스터(PM2)는 턴온, 엔모스트랜지스터(NM1)는 턴오프되며, 상기 하이레벨의 낸드게이트(ND2)의 출력에 의해 피모스트랜지스터(PM4)는 턴오프, 엔모스트랜지스터(NM1)는 턴온된다.
그리고, 상기 낸드게이트(ND1),(ND2)에서 출력된 로우레벨과 하이레벨의 신호는 지연부(30),(40)에서 일정시간 지연된 후 CMOS 플리플롭(50)으로 입력된다.
그 결과, 지연부(30),(40)에서 지연 출력된 도 3C와 같은 로우레벨과 하이레벨의 신호에 의해 피모스트랜지스터(PM1)는 턴온, 엔모스트랜지스터(NM4)는 턴오프되고, 엔모스트랜지스터(NM2)는 턴온, 피모스트랜지스터(PM1)는 턴오프됨으로써, 도 2D와 같이 CMOS 플리플롭(50)의 출력단자를 통하여 하이레벨의 어드레스 천이 검출신호(ATD)가 출력된다.
이때, 상기 어드레스 천이 검출신호(ATD)의 펄스폭은 CMOS 플리플롭(50)에 직접 가해지는 래치부(20)의 출력신호와 지연부(30),(40)에서 지연 출력된 신호와의 시간차, 즉 지연부(30),(40)의 지연시간이 된다.
그런데, 도 2A와 같이 어드레스 입력에 노이즈에 의한 숏펄스가 발생되면, 도 2B 및 도 2C와 같이, 래치부(20)의 낸드게이트(ND1),ND2)와 지연부(30),(40)의 출력에도 숏펄스가 발생된다.
따라서, 상기 래치부(20)와 지연부(30),(40)의 출력에 제어되는 CMOS 플리플롭(50)도 도 2D와 같은 숏펄스 형태의 어드레스 천이 검출신호(ATD)를 출력하게 된다.
그 결과, 생성된 숏펄스 형태의 어드레스 천이 검출신호(ATD)는 메모리회로에서 요구하는 최소한의 펄스폭보다도 작게되어, 어드레스 천이 검출신호(ATD)에 의해 동작되는 메모리소자의 안정된 동작을 기대할 수 없게 된다.
즉 종래의 발명은 안정적인 어드레스, 즉 어드레스 천이 검출신호의 펄스폭보다 큰 폭을 갖는 어드레스가 입력되면 원하는 어드레스 천이 검출신호를 얻을 수 있지만, 노이즈 등에 의해 어드레스 천이 검출신호의 폭보다 작은 폭을 갖는 숏펄스의 어드레스가 입력되면 원하는 어드레스 천이 검출신호를 얻을 수 없게 되어, 메모리소자의 안정된 동작을 기대할 수 없는 문제점이 있었다.
따라서, 본 발명의 목적은 어드레스 입력에 숏펄스 형태의 노이즈가 발생되어도 항상 메모리내부에서 필요로 하는 어드레스천이신호를 발생시킴으로써, 메모리회로의 안정된 동작을 보장할 수 있는 어드레스 천이 검출회로에 관한 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명은 어드레스 입력부와, 입력 어드레스(AD)를 래치하여 어드레스 천이 검출신호(ATD)를 액티브상태로 만들어 주는 제1래치부와, 어드레스 천이 검출신호(ATD)가 액티브인 동안, 상기 제1래치부의 출력에 따라 상기 제1래치부의 입력레벨을 첫 번째 천이한 값으로 래치하는 제2래치부와, 상기 제1래치부의 출력을 각각 지연시키는 지연부와, 상기 제1래치부와 지연부의 출력에 따라, 일정한 폭을 갖는 어드레스 천이 검출신호(ATD를 출력하는 CMOS 플리플롭을 포함하는 것을 특징으로 한다.
도 1은 종래 어드레스 천이 검출회로의 회로 구성도.
도 2는 도 1에 있어서, 각부의 동작 타이밍도.
도 3은 본 발명에 의한 어드레스 천이 검출회로의 회로 구성도.
도 4는 도 3에 있어서, 각부의 동작 타이밍도.
* 도면의주요부분에대한부호설명*
11 : 노아게이트 12,13,1423,24 : 인버터
15,16,19,20,27,28,31,32 : 피모스트랜지스터
17,18,21,22,29,30,33,34 : 엔모스트랜지스터
25,26 : 낸드게이트 100 : 어드레스 입력부
101 : 제1래치부 102 : 제2래치부
103,104 : 지연부
본 발명의 기술에 의한 어드레스 천이 검출회로는 도 3에 도시된 바와같이, 어드레스 입력부(100)와, 입력 어드레스(AD)를 래치하여 어드레스 천이 검출신호(ATD)를 액티브상태로 만들어 주는 제1래치부(101)와, 어드레스 천이 검출신호(ATD)가 액티브인 동안에는 입력 어드레스(AD)가 바뀌어도 상기 제1래치부의 입력 논리레벨을 유지하는 제2래치부(102)와, 상기 제2래치부의 출력을 각각 지연시키는 지연부(103),(104)와, 상기 제2래치부(102)와 지연부(103),(104)의 출력에 따라 어드레스 천이 검출신호(ATD를 출력하는 CMOS 플리플롭(105)으로 구성된다.
어드레스 입력부(100)는 어드레스(AD)와 칩선택신호(CSb)를 노아링하는 노아게이트(11)와, 노아게이트(11)의 출력을 반전시키는 인버터(12)로 구성되고, 제1래치부(101)는 일측 입력단자가 상기 인버터(13),(14)의 출력단자에 접속된 2개의 낸드게이트(25),(26)로 구성된다.
상기 제2래치부(102)는 어드레스 입력부(100)의 출력을 각각 반전시키는 인버터(13),(14)와, 전원전압(Vcc)단자와 접지전압(Vss)단자사이에 직렬 연결되어, 상기 낸드게이트(25)의 출력에 따라 낸드게이트(25)의 입력레벨을 래치하는 피모스트랜지스터(15),(16) 및 엔모스트랜지스터(17),(18)와, 전원전압(Vcc)단자와 접지전압(Vss)단자사이에 직렬 연결되어, 상기 낸드게이트(26)의 출력에 따라 낸드게이트(26)의 입력레벨을 래치하는 피모스트랜지스터(19),(20) 및 엔모스트랜지스터(21),(22)와, 소정 지연된 낸드게이트(25)의 출력을 반전시켜 상기 피모스트랜지스터(15)와 엔모스트랜지스터(17),(18)의 게이트로 출력하는 인버터(23)와, 소정 지연된 낸드게이트(26)의 출력을 반전시켜 피모스트랜지스터(19)와 엔모스트랜지스터(22)의 게이트로 출력하는 인버터(24)로 구성된다.
이때, 낸드게이트(25)의 입력단자는 상기 인버터(13)의 출력단자와 피모스트랜지스터(16)와 엔모스트랜지스터(17)의 소스-드레인접점과 공통 접속되며, 출력단자는 상기 피모스트랜지스터(16)와 엔모스트랜지스터(17)의 게이트와 접속된다.
그리고, 낸드게이트(26)의 입력단자는 상기 인버터(14)의 출력단자와 피모스트랜지스터(20)와 엔모스트랜지스터(21)의 소스-드레인접점과 공통 접속되며, 출력단자는 상기 피모스트랜지스터(20)와 엔모스트랜지스터(21)의 게이트와 접속된다.
지연부(103),(104)는 CMOS 인버터들로 구성되어, 상기 낸드게이트(25),(26)의 출력을 지연시켜 인버터(23),(24)로 출력한다.
상기 CMOS 플리플롭(105)은 전원전압(Vcc)과 접지전압(Vss)사이에 직렬 연결된 피모스트랜지스터(27),(28)와 엔모스트랜지스터(29),(30), 그리고, 전원전압(Vcc)와 접지전압(Vss)사이에 직렬 연결된 피모스트랜지스터(31),(32)와 엔모스트랜지스터(33),(34)로 구성되며, 출력단자가 공통으로 접속되어 있다.
이때, 피모스트랜지스터(27)와 엔모스트랜지스터(29)의 게이트는 상기 낸드게이트(25)의 출력단자와 접속되고, 피모스트랜지스터(28)와 엔모스트랜지스터(33)의 게이트는 상기 지연부(103)의 출력단자와 접속되며, 엔모스트랜지스터(30)와 피모스트랜지스터(31)의 게이트는 상기 낸드게이트(26)의 출력단자와 접속되고, 피모스트랜지스터(34)와 엔모스트랜지스터(36)의 게이트는 상기 지연부(104)의 출력단자와 접속된다.
이와같이 구성된 본 발명의 기술에 의한 어드레스 천이 검출회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
칩선택신호(CSb)가 로우레벨이고, 어드레스(AD)가 천이하지 않으면, 인버터(13),(14)는 서로 반대의 논리레벨을 갖게 된다.
이중에서 로우레벨인 쪽은 제2래치부(102)의 일측 낸드게이트와 지연부의 출력을 하이레벨로 만들고, 그 하이레벨은 다시 타측 낸드게이트의 입력으로 피드백되어, 타측 낸드게이트와 지연부의 출력은 로우레벨이 된다.
따라서, 상기 낸드게이트 및 지연부의 출력에 의해 CMOS 플리플롭의 피모스트랜지스터들과 엔모스트랜지스터들이 턴온/오프되어 하이레벨의 어드레스 검출신호(ATD)가 출력된다.
먼저, 초기상태에서 도 4A와 같이 어드레스 입력부(100)를 통하여 하이레벨의 어드레스신호(AD)가 입력된다고 가정하면, 인버터(13),(14)의 출력(N2),(N1)은 도 4B와 같이 하이 및 로우레벨이 된다.
그리고, 상기 인버터(14)의 출력(N1)을 입력으로 받는 낸드게이트(26)와 지연부(104)의 출력(C),(D)은 도 4D와 같이 하이레벨이 되고, 상기 인버터(13)의 출력(N2)과 지연부(104)의 출력(D)을 입력으로 받는 낸드게이트(25)와 지연부(103)의 출력(A),(B)은 도 4C와 같이 로우레벨이 된다.
따라서, CMOS 플리플롭(105)의 피모스트랜지스터(27),(28)와 엔모스트랜지스터(30),(34)는 턴온, 피모스트랜지스터(31),(32)와 엔모스트랜지스터(29),(33)가 턴오프됨으로써, 도 4F와 같이 어드레스 천이 검출신호(ATD)는 하이레벨이 된다.
그리고, 상기 낸드게이트(25)의 출력(A)과 인버터(23)를 통하여 반전된 지연부(103)의 신호(E)에 의해, 피모스트랜지스터(15)와 엔모스트랜지스터(17)는 턴오프, 피모스트랜지스터(16)와 엔모스트랜지스터(18)는 턴온된다.
또한, 상기 낸드게이트(26)의 출력(C)과 인버터(24)를 통하여 반전된 지연부(104)의 신호(F)에 의해, 피모스트랜지스터(20)와 엔모스트랜지스터(22)는 턴오프, 피모스트랜지스터(19)와 엔모스트랜지스터(21)은 턴온된다.
즉, 노이즈 제거용으로 사용되는 제2래치부(102)의 트랜지스터들은 각각 하나씩 턴온,턴오프됨으로써, 출력(N1),(N2)에 공급되는 전원 소오스를 없애준다.
그리고, 초기상태에서 어드레스신호(AD)가 로우레벨인 경우도 동일한 결과를 얻을 수 있다.
이후, 어드레스(AD)가 하이레벨에서 로우레벨로 천이하면, 인버터(13),(14)의 출력(N2),(N1)은 로우 및 하이레벨로 천이한다.
이중에서 로우레벨로 천이하는 인버터(13)의 출력(N2)에 의해, 제1래치부(101)의 낸드게이트(25)의 출력(A)은 하이레벨이 되고, 그 하이레벨의 출력(A)에 의해 CMOS 플리플롭(105)의 피모스트랜지스터(27)는 턴오프, 엔모스트랜지스터(29)는 턴온됨으로써, 어드레스 천이 검출신호(ATD)는 액티브(active)상태(로우레벨)가 된다. 이때, 엔모스트랜지스터(30)은 턴온상태에 있다.
또한 낸드게이트(25)의 출력(A)에 의해 제2래치부(102)의 피모스트랜지스터(16)는 턴오프, 엔모스트랜지스터(17)가 턴온되어 출력(N2)의 상태를 로우레벨로 래치시켜 준다. 이때, 엔모스트랜지스터(18)은 턴온상태에 있다.
이후, 낸드게이트(25)의 출력(A)이 지연부(103)를 통하여 일정시간 지연되면, 지연부(103)의 출력(B)에 의해 CMOS 플리플롭(105)의 엔모스트랜지스터(33)는 턴온, 피모스트랜지스터(28)는 턴오프되고, 제2래치부(102)의 피모스트랜지스터(15)는 턴온, 엔모스트랜지스터(18)는 턴오프됨으로써 출력(N2)로 공급되는 파워소오스(Source)가 없도록 해준다.
그리고, 상기 지연부(103)의 출력(B)은 제2래치부(102)의 낸드게이트(26)의 출력(C)을 로우레벨로 만들며, 그 로우레벨의 출력(C)에 의해 CMOS 플리플롭(105)의 엔모스트랜지스터(30)는 턴오프, 피모스트랜지스터(31)가 턴온되며, 제2래치부(102)의 피모스트랜지스터(20)는 턴온, 엔모스트랜지스터(21)는 턴온되어 출력(N1)을 하이레벨로 래치시켜 준다.
이때에도 어드레스 천이 검출신호(ATD)는 CMOS 플리플롭(105)의 엔모스트랜지스터(34)가 턴온상태에 있기 때문에, 액티브상태(로우레벨)가 된다.
이후, 낸드게이트(26)의 출력(C)이 지연부(104)를 통하여 일정 시간지연되면, 지연부(104)의 출력(D)에 의해 CMOS 플리플롭(105)의 피모스트랜지스터(32)는 턴온, 엔모스트랜지스터(34)는 턴오프되기 때문에, 어드레스 천이 검출신호(ATD)는 하이레벨로 천이하게 되어 인액티브상태(inactive)가 된다
그리고, 지연부(104)의 출력(D)은 인버터(24)를 통하여 제2래치부(102)의 엔모스트랜지스터(22)는 턴온, 피모스트랜지스터(19)를 턴오프시켜 출력(N1)로 공급되는 파워소오스(Source)가 없도록 해준다.
상기 동작은 정상적인 어드레스(AD)가 입력되는 경우에 해당된다.
그런데, 본 발명은 어드레스(AD)입력이 숏펄스인 경우에도 정상적인 어드레스 천이 검출신호(ATD)를 출력한다.
전술한 바와같이, 어드레스(AD)가 하이레벨에서 로우레벨로 천이하면, 어드레스 천이 검출신호(ATD)는 지연부(103),(104)의 지연시간을 합한 펄스폭을 갖는 펄스신호로 출력된다.
이때, 낸드게이트(25),(26)의 출력(A),(C)에 연결된 제2래치부(102)의 트랜지스터들은 어드레스 천이 검출신호(ATD)가 액티브(로우레벨)인 동안 인버터(13),(14)의 출력(N2),(N1)이 로직레벨을 바꾸지 않도록 래치동작을 수행하기 때문에, CMOS 플리플롭(105)을 통하여 일정한 펄스폭을 갖는 어드레스 천이 검출신호(ATD)가 출력된다.
즉, 인버터(13),(14)의 출력(N2),(N3)에 의해, 제1래치부(101)의 낸드게이트(25),(26)의 출력(A),(C)과 인버터(23),(24)를 통하여 반전된 지연부(103),(104)의 출력(E),(F)이 N2와 N1의 논리레벨을 첫 번째 천이한 값으로 유지시켜 줌으로써, 노이즈에 의해 잘못된 어드레스 천이 검출신호(ATD)가 발생되는 것을 방지해 준다.
또한, 어드레스 천이 검출신호(ATD)가 액티브(로직로우)인 동안에는 어드레스(AD)가 아무리 천이하여도 상기 N2와 N1의 논리레벨의 래치동작에 의해 무시되기 때문에, 어드레스 천이 검출신호(ATD)에는 영향을 미치지 못하게 된다.
따라서, 어드레스 천이 검출신호(ATD)는 항상 일정한 펄스폭을 갖게 되며, 어드레스 천이 검출신호(ATD)의 폭은 실제로 낸드게이트(25) 또는 낸드게이트(26)와 지연부(103),(104)의 지연시간을 합한 펄스폭이 된다.
상기에서 상세히 설명한 바와같이, 본 발명은 입력단자를 통하여 어떠한 형태의 어드레스가 입력되어도, 항상 일정한 펄스폭을 갖는 어드레스 천이 검출신호를 출력함으로써, 메모리회로의 안정적인 동작을 보장할 수 있는 효과가 있다.

Claims (6)

  1. 어드레스 입력부(100)와;
    입력 어드레스(AD)를 래치하여 어드레스 천이 검출신호(ATD)를 액티브상태로 만들어 주는 제1래치부(101)와;
    어드레스 천이 검출신호(ATD)가 액티브인 동안, 상기 제1래치부(101)의 출력에 따라 상기 제1래치부의 입력레벨을 첫 번째 천이한 값으로 래치하는 제2래치부(102)와;
    상기 제1래치부의 출력을 각각 지연시키는 지연부(103),(104)와;
    상기 제1래치부(101)와 지연부(103),(104)의 출력에 따라, 일정한 폭을 갖는 어드레스 천이 검출신호(ATD를 출력하는 CMOS 플리플롭(105)으로 구성된 것을 특징으로 하는 어드레스 천이 검출회로.
  2. 제1항에 있어서, 상기 제2래치부(102)는 어드레스 입력부(100)의 출력을 각각 반전시키는 인버터(13),(14)와, 전원전압(Vcc)단자와 접지전압(Vss)단자사이에 직렬 연결되어, 상기 낸드게이트(25)의 출력에 따라 인버터(13)의 논리문턱(Logic threshold)레벨을 유지시키는 피모스트랜지스터(15),(16) 및 엔모스트랜지스터(17),(18)와, 전원전압(Vcc)단자와 접지전압(Vss)단자사이에 직렬 연결되어, 상기 낸드게이트(26)의 출력에 따라 인버터(14)의 논리문턱(Logic threshold)레벨을 유지시키는 피모스트랜지스터(19),(20) 및 엔모스트랜지스터(21),(22)와, 상기 지연부(103)의 출력을 반전시켜 인버터(13)의 논리문턱(Logic threshold)레벨이 변화되지 않도록 상기 피모스트랜지스터(15)와 엔모스트랜지스터(18)를 제어하는 인버터(23)와, 상기 지연부(104)의 출력을 반전시켜 인버터(14)의 논리문턱(Logic threshold)레벨이 변화되지 않도록 상기 피모스트랜지스터(19)와 엔모스트랜지스터(22)를 제어하는 인버터(23)로 구성된 것을 특징으로 하는 어드레스 천이 검출회로.
  3. 제2항에 있어서, 상기 낸드게이트(25)의 입력단자는 상기 인버터(13)의 출력단자, 피모스트랜지스터(16)와 엔모스트랜지스터(17)의 소스-드레인접점과 공통 접속되고, 출력단자는 상기 피모스트랜지스터(16)와 엔모스트랜지스터(17)의 게이트와 접속되며, 낸드게이트(26)의 입력단자는 상기 인버터(14)의 출력단자, 피모스트랜지스터(20)와 엔모스트랜지스터(21)의 소스-드레인접점과 공통 접속되며, 출력단자는 상기 피모스트랜지스터(20)와 엔모스트랜지스터(21)의 게이트와 접속되는 것을 특징으로 하는 어드레스 천이 검출회로.
  4. 제1항에 있어서, 상기 어드레스 천이 검출신호의 폭은 낸드게이트(25) 또는 낸드게이트(26)와 지연부(103),(104)의 지연시간을 합한 펄스폭인 것을 특징으로 하는 어드레스 천이 검출회로.
  5. 제2항에 있어서, 상기 피모스트랜지스터(16)와 엔모스트랜지스터(17), 피모스트랜지스터(20)와 엔모스트랜지스터(21)는 상기 낸드게이트(25),(26)의 출력에 따라, 각 낸드게이트(25),(26)의 입력레벨을 래치시키는 것을 특징으로 하는 어드레스 천이 검출회로.
  6. 제1항에 있어서, 상기 CMOS 플리플롭(105)은 전원전압(Vcc)과 접지전압(Vss)사이에 직렬 연결된 피모스트랜지스터(27),(28)와 엔모스트랜지스터(29),(30), 그리고, 전원전압(Vcc)와 접지전압(Vss)사이에 직렬 연결된 피모스트랜지스터(31),(32)와 엔모스트랜지스터(33),(34)로 구성되어, 피모스트랜지스터(27)와 엔모스트랜지스터(29)의 게이트는 상기 낸드게이트(25)의 출력단자와 접속되고, 피모스트랜지스터(28)와 엔모스트랜지스터(33)의 게이트는 상기 지연부(103)의 출력단자와 접속되며, 엔모스트랜지스터(30)와 피모스트랜지스터(31)의 게이트는 상기 낸드게이트(26)의 출력단자와 접속되고, 피모스트랜지스터(34)와 엔모스트랜지스터(36)의 게이트는 상기 지연부(104)의 출력단자와 접속된 것을 특징으로 하는 어드레스 천이 검출회로.
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