KR20020003019A - 반도체메모리 장치의 래치회로 - Google Patents

Abstract

본 발명은 반도체메모리 장치의 레이턴시를 줄이고 데이터 셋업/홀드 타임을 개선할 수 있는 래치 회로에 관한 것으로, 클럭으로부터 데이터가 출력되기까지의 레이턴시를 줄이고 셋업 타임과 홀드 타임의 윈도우를 넓혀서 셋업 타임과 홀드 타임의 마진을 크게하는 래치 회로를 제공하는데 그 목적이 있다. 이를 위하여 본 발명은 반도체메모리 장치에 있어서, 클럭을 입력받아 제1노드를 프리차지하는 프리차지트랜지스터; 클럭과 데이터와 지연부의 출력을 입력받는 입력부; 상기 제1노드를 래치하는 제1래치수단; 클럭과 상기 제1노드의 신호를 입력받아 지연하는 지연수단; 상기 제1노드의 신호와 클럭을 입력받아 출력신호를 출력하기 위한 출력부; 및 상기 출력신호를 래치하기 위한 제2래치수단을 포함하여 이루어진다.

Description

반도체메모리 장치의 래치회로 {Latch circuit of semiconductor memory device}

본 발명은 반도체메모리 장치에 관한 것으로, 특히 레이턴시를 줄이고 데이터 셋업/홀드 타임을 개선할 수 있는 래치 회로에 관한 것이다.

일반적으로, 레이턴시란 클럭에 동기되어 데이터가 나올 때 클럭이 상승하거나 하강하는 시간부터 데이터가 출력되기 시작하는 시간까지의 잠복기를 의미한다. 클럭에 동기되어 데이터가 나오는 시간이 빠르면 그만큼 동작속도가 빨라진다.

데이터 셋업 타임과 홀드 타임은 서로 불가분의 관계에 있으며, 클럭이 상승하여 데이터가 나오는 시간은 짧을수록 셋업 타임에 대한 마진이 많아지고, 클럭이 상승하여 데이터가 나온 후에 데이터가 유지되는 시간이 길면 길수록 홀드 타임에 대한 마진이 많아지게 된다. 그러므로 클럭이 상승한 후 상기 셋업 타임과 홀드타임은 최적의 마진을 가지는 위치에서 결정되게 된다.

상기와 같은 최적의 마진을 가지는 위치를 결정하는 것이 바로 래지 회로의 역할이다. 데이터를 입력받아서 클럭에 동기되어 데이터를 출력할 때 얼마만큼의 시간동안 데이터를 저장하고 있느냐하는 것이 셋업/홀드 타임을 최적화시킬 수 있다.

도1은 종래기술의 래치 회로의 상세한 회로도이다.

도1을 참조하면, 종래기술의 래치 회로는 클럭신호를 입력받아서 제1노드와 제2노드를 프리차지하는 프리차지트랜지스터(100)와, 상기 제1노드와 제2노드의 신호를 크로스-커플(cross-couple)시켜서 래치하는 래치단(110)과, 상기 클럭신호에 응답하여 전원소스를 제어하는 스위칭트랜지스터(120)와, 데이터를 입력받는 입력부(130)와, 상기 제1노드와 제2노드의 신호를 출력하는 출력부(140)를 구비한다.

상기 종래의 래치 회로는 일반적인 크로스-커플 방식의 차동 입력을 갖는 래치로써, 입력되는 신호의 차이에 데이터를 입력받는 트랜지스터의 트랜스컨덕턴스(Transconductance)의 비를 다르게 함으로써 상기 래치단을 동작시킨다.

통상적으로 상기 종래의 래치회로는 속도가 빠르다는 장점을 가지고 있으나, 셋업 타임이나 홀드 타임을 최적화시켜서 셋업타임과 홀드타임의 윈도우를 넓히는데는 적합하지 못하다.

도2a는 종래의 래치 회로의 셋업타임을 나타내는 타이밍도이다.

도2a를 참조하면, 클럭이 상승한 후에 데이터가 셋팅되기까지의 시간이 셋업 타임이며, 클럭이 상승한 후 0.1ns 후에 데이터가 출력되는 것을 알 수 있다.

도2b는 종래의 래치 회로의 홀드타임을 나타내는 타이밍도이다.

도2b를 참조하면, 클럭이 상승한 후 데이터가 유지되는 시간이 홀드타임이며, 상기 홀드 타임이 0.25ns임을 알 수 있다.

도2c는 종래의 래치 회로의 래이턴시를 나타내는 타이밍도이다.

도2c를 참조하면, 클럭이 상승한 후 데이터가 출력되기까지 잠복기, 즉 레이턴시를 거치며, 상기 레이턴시가 0.55ns이다.

종래의 래치 회로는 상기 셋업 타임이 0.1ns이며 이는 클럭이 상승한 시점으로부터 로우 데이터를 입력받다가 하이 데이터를 입력받기 시작하는 시점까지의 시간이 0.1ns로써, 0.1ns 이하에서는 하이 데이터를 입력받아 래치하기 시작한다.

또한 상기 홀드 타임이 0.25ns이며 이는 클럭이 상승한 시점부터 하이데이터를 래치하여 유지하고 있는 시간이 0.25ns이다.

상기 셋업 타임과 홀드 타임의 윈도우는 0.25ns - (-0.1ns) = 0.35ns이다.

상기 셋업 타임과 홀드 타임과의 관계는 서로 불가분의 관계에 있으므로 상기 윈도우를 넓히면 셋업 타임과 홀드 타임이 최적화되었을 때 갖는 마진(margin)이 커지게 된다.

그러나 종래기술의 래치 회로는 셋업 타임과 홀드 타임이 갖는 윈도우가 좁음으로 인하여 셋업 타임과 홀드 타임에 대한 마진이 적어지는 문제점을 발생한다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로써, 클럭으로부터 데이터가 출력되기까지의 레이턴시를 줄이고 셋업 타임과 홀드 타임의 윈도우를 넓혀서 셋업 타임과 홀드 타임의 마진을 크게하는 래치 회로를 제공하는데 그 목적이 있다.

도1은 종래기술의 래치 회로의 상세한 회로도,

도2a는 종래의 래치 회로의 셋업타임을 나타내는 타이밍도,

도2b는 종래의 래치 회로의 홀드타임을 나타내는 타이밍도,

도2c는 종래의 래치 회로의 래이턴시를 나타내는 타이밍도,

도3은 본 발명의 래치 회로의 상세한 회로도.

* 도면의 주요 부분에 대한 부호의 설명 *

300 : 프리차지트랜지스터 310 : 입력부

320 : 제1래치단 330 : 지연부

340 : 출력부 350 : 제2래치단

상기 목적을 달성하기 위하여 본 발명은 반도체메모리 장치에 있어서, 클럭을 입력받아 제1노드를 프리차지하는 프리차지트랜지스터; 클럭과 데이터와 지연부의 출력을 입력받는 입력부; 상기 제1노드를 래치하는 제1래치수단; 클럭과 상기 제1노드의 신호를 입력받아 지연하는 지연수단; 상기 제1노드의 신호와 클럭을 입력받아 출력신호를 출력하기 위한 출력부; 및 상기 출력신호를 래치하기 위한 제2래치수단을 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.

도3은 본 발명의 래치 회로의 상세한 회로도이다.

도3을 참조하면, 본 발명의 래치회로는 클럭(CLK)을 입력받아 노드A를 프리차지하는 프리차지트랜지스터(300)와, 클럭과 데이터(Data)와 지연부(330)의 출력을 입력받는 입력부(310)와, 상기 노드A를 래치하는 제1래지단(320)과, 클럭과 상기 노드A의 신호를 입력받아 지연하는 지연부(330)와, 상기 노드A의 신호와 클럭을 입력받아 출력신호(Output)를 출력하기 위한 출력부(340)와, 상기 출력신호를 래치하기 위한 제2래치단(350)을 구비한다.

구체적으로, 상기 프리차지트랜지스터(300)는 클럭을 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 상기 노드A 사이에 연결된 피모스트랜지스터를 구비한다.

구체적으로, 상기 입력부(310)는 상기 지연부(330)의 출력과 상기 데이터(Data)와 상기 클럭을 입력받고 상기 노드A와 접지단 사이에 직렬연결된 세개의 엔모스트랜지스터(311, 312, 313)를 구비한다.

구체적으로, 상기 지연부(330)는 상기 클럭과 상기 노드A의 신호를 입력받는 난드게이트(331)와, 상기 난드게이트(331)의 출력신호를 입력받는 제1인버터(332)와, 상기 제1인버터(332)의 출력을 입력받는 제2인버터(333)를 구비한다.

구체적으로, 상기 출력부(340)는 상기 노드A의 신호를 입력받고 소스-드레인 경로가 전원전압단과 출력노드 사이에 형성된 피모스트랜지스터(341)와, 상기 클럭과 상기 노드A의 신호를 입력받고 상기 출력 노드와 접지단 사이에 직렬연결된 두 개의 엔모스트랜지스터(342, 343)를 구비한다.

동작을 설명하면, 상기 클럭(CLK)이 논리 로우일 때는 상기 프리차지트랜지스터(300)를 온시켜서 상기 노드A를 프리차지한다. 그러면 상기 제1래치단(320)이 상기 노드A의 논리 하이 값을 래치하고 있으며, 출력은 입력 데이터에 관계없이 상기 제2래치단(350)이 래치하고 있는 값을 유지하게 된다. 그리고 상기 지연부(330)의 입력 중의 하나인 클럭이 논리 로우이므로 상기 지연부의 난드게이트(331)의 출력을 논리 하이로 만들어서 상기 입력부(310)의 엔모스트랜지스터(311)를 턴-온 상태로 대기하게 한다. 그러다가 상기 클럭이 논리 하이이고 데이터가 논리 하이이면, 상기 입력부(310)의 엔모스트랜지스터는 모두 턴-온 상태로 되어서 상기 노드A를 논리 로우 값으로 만들어준다. 그러면 상기 출력부(340)의 피모스트랜지스터(341)가 턴온되어서 출력신호(Output)는 논리 하이가 출력되게 된다.

상기 클럭이 논리 하이이고 데이터가 논리 로우일 때는 클럭이 논리 로우일 때 하이 값을 래치하고 있는 상기 제1래치단(320)에 의해서 상기 출력부(340)의 엔모스트랜지스터(342, 343)를 턴-온 시키므로 출력신호가 논리 로우 값을 가지게 된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 본 발명은 종래의 래치회로보다 적은 트랜지스터를 거쳐서 출력이 나오므로 속도면에서 빠르고 클럭에 대하여 빠르게 동작하므로 클럭에 동기되어 결정되는 셋업 타임과 홀드 타임의 윈도우를 넓힐 수 있다.

Claims (5)

1. 반도체메모리 장치에 있어서,

   클럭을 입력받아 제1노드를 프리차지하는 프리차지트랜지스터;

   클럭과 데이터와 지연부의 출력을 입력받는 입력부;

   상기 제1노드를 래치하는 제1래치수단;

   클럭과 상기 제1노드의 신호를 입력받아 지연하는 지연수단;

   상기 제1노드의 신호와 클럭을 입력받아 출력신호를 출력하기 위한 출력부; 및

   상기 출력신호를 래치하기 위한 제2래치수단

   을 포함하여 이루어진 래치 회로.
2. 제 1 항에 있어서,

   상기 프리차지트랜지스터는 클럭을 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 상기 제1노드 사이에 연결된 피모스트랜지스터임을 특징으로 하는 래치 회로.
3. 제 1 항에 있어서,

   상기 입력부는 상기 지연부의 출력과 상기 데이터와 상기 클럭을 입력받고 상기 제1노드와 접지단 사이에 직렬연결된 다수의 엔모스트랜지스터를 구비하는 것을 특징으로 하는 래치 회로.
4. 제 1 항에 있어서,

   상기 지연수단은,

   상기 클럭과 상기 제1노드의 신호를 입력받는 난드게이트;

   상기 난드게이트의 출력신호를 입력받는 제1인버터; 및

   상기 제1인버터의 출력을 입력받는 제2인버터

   를 포함하여 이루어진 것을 특징으로 하는 래치 회로.
5. 제 1 항에 있어서,

   상기 출력부는,

   상기 제1노드의 신호를 입력받고 소스-드레인 경로가 전원전압단과 출력노드 사이에 형성된 피모스트랜지스터; 및

   상기 클럭과 상기 제1노드의 신호를 입력받고 상기 출력 노드와 접지단 사이에 직렬연결된 다수의 엔모스트랜지스터

   를 포함하여 이루어진 것을 특징으로 하는 래치 회로.