KR100609048B1 - 적은 전력 소모를 위한 컨디셔녈-캡쳐 플립플롭 - Google Patents

적은 전력 소모를 위한 컨디셔녈-캡쳐 플립플롭 Download PDF

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Abstract

본 발명은 반도체 집적 회로의 플립플롭에 관한 것으로써, 클럭을 입력받아 지연/반전시키고 제1 및 제2 출력신호를 입력받아 반전시키는 지연/반전부, 상기 클럭과 상기 지연/반전부의 출력신호에 제어받고 정 데이터와 부 데이터 신호의 신호 레벨 차이를 검출하여 증폭하는 차동 회로부, 및 상기 차동 회로부의 출력신호를 입력받아 래치하고 상기 제1 및 제2 출력신호를 출력하는 S-R 래치 수단을 포함하여 이루어진 플립플롭을 제공한다.
하이브리드 래치 플립플롭, 세미-다이나믹 플립플롭, 센스 앰플리파이어-베이스드 플립플롭, 컨디셔널-캡쳐 플립플롭, 차동 증폭부, 지연/반전부, S-R 래치부

Description

적은 전력 소모를 위한 컨디셔녈-캡쳐 플립플롭{Conditional-capture flip-flop operating at a low power consumption}
도1은 종래기술의 하이브리드 래치 플립플롭의 기본적인 회로를 나타내는 회로도,
도2는 종래기술의 세미-다이나믹 플립플롭의 상세한 회로를 나타내는 회로도,
도3은 종래기술의 센스 앰플리파이어-베이스드 플립플롭의 상세한 회로도,
도4는 본 발명의 컨디셔녈-캡쳐 플립플롭(Conditional-Capture Flip-Flop)을 나타내는 상세한 회로도,
도5는 본 발명의 또 다른 실시예를 나타내는 싱글-엔디드 버전(single-ended version)의 회로도,
도6a는 도4의 플립플롭에 대해서 모의 실험한 파형을 나타내는 타이밍도,
도6b는 도5의 플립플롭에 대해서 모의 실험한 파형을 나타내는 타이밍도,
도7은 본 발명의 플립플롭(CCFF)과 종래기술의 센스 앰플리파이어-베이스드 플립플롭(SAFF)과의 데이터 패턴에 따른 파워 소모를 비교한 도면,
도8은 본 발명의 플립플롭(CCFF)과 종래기술의 하이브리드 래치 플립플롭(HLFF), 세미-다이나믹 플립플롭(SDFF), 트랜스미션 게이트 마스터-슬레이브 플립플롭(TGFF : Transmission gate master-slave flip-flop)과의 데이터 패턴에 따른 파워 소모를 비교한 도면,
도9는 본 발명의 플립플롭(CCFF)를 사용한 카운터와 종래기술의 플립플롭(SAFF)를 사용한 카운터가 구동할 때의 전력소모를 비교한 도면.
*도면의 주요 부분에 대한 부호의 설명*
400, 420 : 차동 회로부
410 : 지연/반전부
420 : S-R 래치부
본 발명은 반도체 집적 회로에 관한 것으로, 특히 동작속도에 영향을 미치지 않으면서도 전력 소모를 최소화할 수 있는 플립플롭에 관한 것이다.
일반적으로, 플립플롭은 레지스터의 한 종류로써 입력된 상태를 저장하여 출력하거나 그 이전의 상태를 유지할 필요성을 갖는 반도체 집적 장치의 내부 회로에 사용되는 반도체 소자이다. 플립플롭은 여러 종류가 있으며 요구되는 용도에 맞게 선택하여야 한다.
종래의 플립플롭에는 하이브리드 래치 플립플롭(HLFF: hybrid latch-flip-flop), 세미-다이나믹 플립플롭(SDFF: semi-dynamic flip-flop), 센스 앰플리파이어-베이스드 플립플롭(SAFF: sense amplifier-based flip-flop) 등이 있다.
상기 하이브리드 래치 플립플롭은 1996년 2월에 ISSCC(International Solid State Circuit Conference)에서 발표된 논문에 "Flow-Through Latch and Edge-Triggered Flip-flop Hybrid Element"라는 제목으로 게재되어 있다.
도1은 종래의 하이브리드 래치 플립플롭(HLFF)을 나타내는 회로도이다.
도1을 참조하면, 하이브리드 래치 플립플롭(HLFF)은 클럭(CLK)을 게이트단으로 입력받고 소스-드레인 경로가 전원전압단(Vcc)과 제1 노드(X) 사이에 형성된 제1 풀업트랜지스터(100)와, 클럭(CLK)을 입력받아서 소정시간동안 지연 및 반전하는 지연/반전부(110)와, 클럭(CLK), 데이터(D), 및 지연/반전부(110)의 출력신호를 각각 게이트단으로 입력받으며 제1 노드(X)와 접지단(GND) 사이에 직렬 연결된 제1 내지 제3 엔모스트랜지스터(120, 121, 122)와, 데이터(D)를 입력받고 소스-드레인 경로가 제1 노드(X)와 전원전압단(Vcc) 사이에 형성된 제1 프리차지트랜지스터(130)와, 지연/반전부(110)의 출력신호를 게이트단으로 입력받고 소스-드레인 경로가 제1 노드(X)와 전원전압단(Vcc) 사이에 형성된 제2 프리차지트랜지스터(140)와, 제1 노드(X)의 신호를 게이트단으로 입력받고 소스-드레인 경로가 전원전압단(Vcc)과 제2 노드(Y) 사이에 형성된 제2 풀업트랜지스터(150)와, 클럭(CLK), 제1 노드(X)의 신호, 및 지연/반전부(110)의 출력신호를 각각 게이트단 으로 입력받고 제2 노드(Y)와 접지단(GND) 사이에 직렬 연결된 제4 내지 제6 엔모스트랜지스터(160, 161, 162)와, 제2 노드의 출력신호(Q)를 래치하고 출력하는 래치부(170)로 이루어진다.
하이브리드 래치 플립플롭(HLFF)의 동작을 설명하면, 클럭(CLK)이 논리 로우일 때, 제1 풀업트랜지스터(100), 제3 엔모스트랜지스터(122), 및 제6 엔모스트랜지스터(162)가 턴온되며, 제1 엔모스트랜지스터(120)와 제4 엔모스트랜지스터(160)는 턴오프된다. 결과적으로, 제1 노드(X)는 전원전압 레벨로 프리차지되고 출력신호(Q)는 상기 래치부(170)에 저장되어 있던 이전의 데이터 값을 가지게 된다.
클럭(CLK)의 상승 에지에서, 제3 엔모스트랜지스터(122)와 제6 엔모스트랜지스터(162)가 지연/반전부(110)에 의해서 지연 및 반전된 클럭신호를 기다리는 기간 동안에 제1 엔모스트랜지스터(120)와 제4 엔모스트랜지스터(160)가 턴온된다. 이 때, 상기의 기간 동안 데이터(D)가 래치부(170)에 저장된다. 일단 지연/반전부(110)의 출력신호가 논리 하이에서 논리 로우로 천이하면, 상기 제1 노드(X)는 상기 제2 프리차지트랜지스터(140)에 의해서 전원전압 레벨로 프리차지되고 데이터(D)가 논리 로우일때 상기 제1 프리차지트랜지스터(130)에 의하여 전원전압 레벨로 프리차지된다.
클럭(CLK)의 하강 에지에서, 제1 풀업트랜지스터(100)에 의하여 제1 노드(X)는 클럭(CLK)이 논리 로우로 존재하는 한 완전히 전원전압 레벨로 프리차지된다.
두번째로, 세미-다이나믹 플립플롭(SDFF)은 1998년에 발표된 "Symposium on VLSI Circuit Digest of Technical Papers"에 "Semi-Dynamic and Dynamic Flip- Flops with Embeded Logic"이라는 제목으로 게재되어 있다.
도2는 종래의 세미-다이나믹 플립플롭(SDFF)을 나타내는 회로도이다.
도2를 참조하면, 세미-다이나믹 플립플롭(SDFF)은 클럭(CLK)을 게이트단으로 입력받고 소스-드레인 경로가 전원전압단(Vcc)과 제1 노드(X) 사이에 형성된 프리차지트랜지스터(200)와, 클럭(CLK)과 제1 노드(X)의 신호를 입력받아서 지연 및 반전시키는 지연/반전부(210)와, 지연/반전부(210)의 출력신호, 데이터(D), 및 클럭(CLK)을 각각 게이트단으로 입력받으며 상기 제1 노드(X)와 접지단(GND) 사이에 직렬 연결된 제1 내지 제3 엔모스트랜지스터(220, 221, 222)와, 상기 제1 노드(X)의 신호를 래치하는 제1 래치부(230)와, 제1 노드의 신호를 게이트단으로 입력받고 소스-드레인 경로가 전원전압단(Vcc)과 출력노드(Q) 사이에 형성된 풀업트랜지스터(240)와, 클럭(CLK)과 상기 제1 노드(X)의 신호를 각각 게이트단으로 입력받고 출력노드(Q)와 접지단(GND) 사이에 직렬로 연결된 제4 및 제5 엔모스트랜지스터(250, 251)와, 출력노드(Q)의 신호를 래치 및 반전하는 제2 래치부(260)를 구비한다.
세미-다이나믹 플립플롭(SDFF)의 동작을 설명하면, 클럭(CLK)의 하강 에지에서 플립플롭은 프리차지 모드로 들어간다. 이 때, 클럭(CLK)을 게이트단으로 입력받는 프리차지트랜지스터(200)가 턴온되어 제1 노드(X)를 전원전압 레벨로 프리차지된다. 제1 노드(X)가 논리 하이로 프리차지되면 출력노드(Q)의 신호는 입력단으로부터 분리되고 상기 제2 래치부(260)에 의하여 이전의 래치하고 있던 값을 계속 유지한다. 클럭(CLK)이 프리차지 동안에 논리 로우로 존재하면 지연/반전부(210)의 출력신호는 논리 하이로 되어서 제1 엔모스트랜지스터(220)를 턴온시킨다.
클럭의 상승에지에서 플립플롭은 이벨류에이션(evaluation) 모드로 들어간다. 데이터(D)가 논리 로우일 경우, 제1 노드(X)는 제1 래치부(230)에 의해서 논리 하이로 남아 있게 된다. 그러면 제4 및 제5 엔모스트랜지스터(250, 251)가 턴온되어 출력노드(Q)의 신호를 디스차지(discharge)하게 되고 출력노드(Q)를 논리 로우로 만들며 제2 래치부(260)에 의하여 출력신호(QB)를 논리 하이로 만든다. 클럭(CLK)이 상승한 후에 지연/반전부(210)의 출력신호는 논리 하이에서 논리 로우로 되고 제1 엔모스트랜지스터(220)는 턴오프된다. 데이터(D)가 논리 하이일 경우, 제1 노드(X)는 제1 내지 제3 엔모스트랜지스터(220, 221, 222)의 풀다운(pull down) 경로를 통하여 디스차지(discharge)된다. 데이터(D)가 논리 로우로 하강하더라도 제1 래치부(230)에 의하여 제1 노드(X)는 논리 로우 값을 계속 래치하게 된다. 그러면 풀업트랜지스터(240)가 턴온되며 출력노드(Q)의 신호를 논리 하이로 만들게 된다.
세번째로, 종래의 센스 앰플리파이어-베이스드 플립플롭(SAFF)은 1999년 2월에 ISSCC(International Solid State Circuit Conference)에서 발표된 논문에 "Sense Amplifier-Based Flip-Flop"이라는 제목으로 게재되어 있다.
도3은 종래의 센스 앰플리파이어-베이스드 플립플롭(SAFF)을 나타내는 회로도이다.
도3을 참조하면, 센스 앰플리파이어-베이스드 플립플롭(SAFF)은 데이터(D, DB)를 입력받고 클럭(CLK)에 제어되는 센스앰프부(300)와, 센스앰프부(300)의 출력 신호를 입력받아 래치하기 위한 S-R 래치부(310)를 구비한다.
센스앰프부(300)는 통상적인 센스증폭기의 구조로 되어 있으며 다수의 피모스트랜지스터(301 내지 304) 및 엔모스트랜지스터(305 내지 310)로 구성된다. 상기 센스앰프부(300)는 데이터(D, DB) 간의 신호 레벨차를 감지하여 증폭한다. 클럭(CLK)이 논리 로우인 경우 센스앰프부(300)의 출력 노드를 전원전압 레벨로 프리차지하고 클럭(CLK)이 논리 하이인 경우 센스앰프부(300)를 구동시켜서 차동입력을 받아들인다.
센스앰프부(300)로부터의 두 출력신호는 S-R 래치부(310)로 입력되어 래치된다. S-R 래치부(310)의 제1 입력(SB)는 셋(set) 입력이고 제2 입력(RB)는 리셋(reset) 입력이다. 센스앰프부(300)를 구성하는 차동증폭기의 출력신호 특성상 제1 입력(SB)과 제2 입력(RB)가 둘 다 논리 로우인 경우는 허용되지 않는다. 제1 입력(SB)이 논리 로우이면 S-R 래치부(310)의 제1 출력신호(Q)가 논리 하이로 셋팅되고, 제2 입력(RB)가 논리 로우이면 S-R 래치부(310)의 제2 출력신호(QB)를 논리 하이로 셋팅된다.
상술한 하이브리드 래치 플립플롭(HLFF), 세미-다이나믹 플립플롭(SDFF) 및 센스 앰플리파이어-베이스드 플립플롭(SAFF)은 동작 속도 면에서 보면 트랜스미션 게이트 마스터-슬레이브 플립플롭(TGFF: transmission gate master-slave flip-flop)과 같은 플립플롭보다 우수하다. 반면, 매 클럭 사이클마다 내부의 노드가 프리차지 및 디스차지되기 때문에 불필요한 전력소모를 야기시키는 문제점이 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로써, 동작속도에 영향을 주지 않으면서도 불필요한 디스차지를 방지함으로써 전력 소모를 최소화할 수 있는 플립플롭을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 플립플롭은 반도체 집적 회로의 플립플롭에 있어서, 클럭을 입력받아 지연/반전시키고 제1 및 제2 출력신호를 입력받아 반전시키는 지연/반전 수단; 상기 클럭과 상기 지연/반전 수단의 출력신호에 제어받고 정 데이터와 부 데이터 신호의 신호 레벨 차이를 검출하여 증폭하는 차동 회로 수단; 및 상기 차동 회로 수단의 출력신호를 입력받아 래치하고 상기 제1 및 제2 출력신호를 출력하는 S-R 래치 수단을 포함하여 이루어진다.
또한, 본 발명의 플립플롭은 반도체 집적 회로의 플립플롭에 있어서, 클럭을 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 프리차지노드 사이에 형성된 피모스트랜지스터; 클럭을 입력받아 지연시키고 출력노드의 신호를 입력받아 반전시키는 지연/반전 수단; 상기 클럭, 데이터, 및 상기 지연/반전 수단의 출력신호를 각각 게이트단으로 입력받고 상기 프리차지노드와 접지단 사이에 직렬 연결된 제1 내지 제3 엔모스트랜지스터; 상기 데이터를 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 상기 프리차지노드 사이에 형성된 제1 프리차지트랜지스터; 상기 지연/반전 수단의 출력신호를 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 상기 프리차지노드 사이에 형성된 제2 프리차지트랜지스터; 상기 프리차지노드의 신호를 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 출력노드 사이에 형성된 풀업트랜지스터; 상기 데이터를 입력받는 인버터; 상기 클럭, 상기 인버터의 출력신호, 및 상기 지연/반전 수단의 출력신호를 각각 게이트로 입력받으며 상기 출력노드와 접지단 사이에 직렬 연결된 제4 내지 제6 엔모스트랜지스터; 및 상기 출력노드의 신호를 입력받아 래치 및 반전하는 래치부를 포함하여 이루어진다.
이와 같이 본 발명은 지연/반전수단에 의해서 차동 회로 수단을 제어하며, 그 제어가 이전상태와 입력된 데이터의 상태가 동일할 경우에 상기 차동 회로 수단의 불필요한 디스차지 동작을 방지하도록 하므로써 전력 소모를 줄인다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도4는 본 발명에 따른 컨디셔녈-캡쳐 플립플롭(CCFF: conditional-capture flip-flop)의 디퍼렌셜 버전(differential version)을 나타내는 회로도이다.
도4를 참조하면, 본 발명에 따른 컨디셔널-캡쳐 플립플롭(CCFF)은, 클럭(CLK)을 입력받아 지연/반전시키고 S-R래치부(430)의 제1 및 제2 출력신호(Q, QB)을 입력받아 반전시키는 지연/반전부(410)와, 클럭(CLK)과 지연/반전부(410)의 출력신호에 제어받고 데이터(A)와 데이터바(AB)를 입력받아 차이를 검출하여 동작하는 차동 회로부(400, 420)와, 차동 회로부(400, 420)의 출력신호를 입력받아 래치하는 S-R래치부(430)를 구비한다.
구체적으로, 지연/반전부(410)는 클럭(CLK)을 입력받아 지연시키는 제1 및 제2 인버터(411, 412)와, 제2 인버터(412)의 출력신호와 S-R래치부(430)의 제1 출력신호(Q)를 입력받는 제1 노아게이트(413)와, 제2 인버터(412)의 출력신호와 S-R 래치부(430)의 제2 출력신호(QB)를 입력받는 제2 노아게이트(414)를 구비한다.
구체적으로, 차동 회로부(400)는 클럭(CLK)을 게이트단으로 입력받고 소스-드레인 경로가 전원전압단(Vcc)과 제1 출력노드(SB) 사이에 형성된 제1 프리차지트랜지스터(401)와, 지연/반전부(410)의 출력신호와 데이터(A)를 각각 게이트단으로 입력받고 제1 출력노드(SB)와 공통노드(NC) 사이에 직렬연결된 제1 및 제2 엔모스트랜지스터(402, 403)와, 제1 출력노드(SB)를 반전하고 래치하여 제1 최종출력신호(S)를 생성하는 제1 래치부(404)와, 클럭(CLK)을 게이트로 입력받고 소스-드레인 경로가 공통노드(NC)와 접지단(GND) 사이에 형성된 제3 엔모스트랜지스터(409)로 이루어진다.
차동 회로부(420)은 클럭(CLK)을 게이트단으로 입력받고 소스-드레인 경로가 전원전압단(Vcc)과 제2 출력노드(RB) 사이에 형성된 제2 프리차지트랜지스터(405)와, 지연/반전부(410)의 출력신호와 데이터바(AB)를 각각 게이트단으로 입력받고 제2 출력노드(RB)와 공통노드(NC) 사이에 직렬연결된 제4 및 제5 엔모스트랜지스터(406, 407)와, 제2 출력노드(RB)를 반전하고 래치하여 제2 최종출력신호(R)를 생성하는 제2 래치부(408)로 이루어진다.
S-R래치부(430)는 제1 출력노드(SB)의 신호를 게이트단으로 입력받고 소스-드레인 경로가 전원전압단(Vcc)과 자신의 출력 노드인 제1 노드(Q) 사이에 형성된 제1 피모스트랜지스터(421)와, 제2 최종출력신호(R)을 게이트단으로 입력받고 소스-드레인 경로가 제1 노드(Q)와 접지단(GND) 사이에 형성된 제1 엔모스트랜지스터(422)와, 제1 노드(Q)를 게이트단으로 입력받고 소스-드레인 경로가 제1 출력노 드(SB)와 자신의 출력노드인 제2 노드(QB) 사이에 형성된 제2 피모스트랜지스터(423)와, 제1 노드(Q)의 신호를 게이트단으로 입력받고 소스-드레인 경로가 제2 최종출력신호(R)와 제2 노드(QB) 사이에 형성된 제2 엔모스트랜지스터(424)와, 제2 노드(QB)의 신호를 게이트단으로 입력받고 소스-드레인 경로가 제2 출력노드(RB)와 제1 노드(Q) 사이에 형성된 제3 피모스트랜지스터(425)와, 제2 노드(QB)의 신호를 게이트단으로 입력받고 소스-드레인 경로가 제1 최종출력노드(S)와 제1 노드(Q) 사이에 형성된 제3 엔모스트랜지스터(426)와, 제2 출력노드(RB)의 신호를 게이트단으로 입력받고 소스-드레인 경로가 전원전압단(Vcc)과 제2 노드(QB) 사이에 형성된 제4 피모스트랜지스터(427)와, 제1 최종출력노드(S)의 신호를 게이트단으로 입력받고 소스-드레인 경로가 제2 노드(QB)와 접지단(GND) 사이에 형성된 제4 엔모스트랜지스터(428)를 구비한다.
S-R래치부(430)는 통상의 교차접속 회로로써 고속 동작을 수행한다.
동작을 설명하면, 클럭(CLK)이 논리 로우일 때 제1 출력노드(SB)의 신호인 셋바신호(SB)와 제2 출력노드의 신호인 리셋바신호(RB)가 차동 회로부(400)의 제1 및 제2 프리차지트랜지스터(401, 405)에 의하여 논리 로우에서 논리 하이로 천이하고 S-R래치부(430)가 디스에이블된다. 제1 및 제2 신호(Q, QB)가 각각 논리 로우와 논리 하이일 경우, S-R래치부(430)의 제2 피모스트랜지스터(423)와 제3 엔모스트랜지스터(426)이 턴온되고 출력 상태를 보존한다. 또한 제1 및 제2 신호(Q, QB)는 지연/반전부(410)의 제1 및 제2 노아게이트(413, 414)를 통하여 차동 회로부(400)의 제1 엔모스트랜지스터(402)를 턴온시키고 차동 회로부(420)의 제4 엔모스트랜지스 터(406)를 턴오프시킨다. 클럭(CLK)이 상승한 후에 플립플롭의 동작을 살펴보면, 입력되는 데이터(A)와 데이터바(AB)의 상태에 따라서 동작이 결정된다.
데이터(A)가 논리 하이일 경우, 셋바신호(SB)가 풀다운(pull down)되고 상기 S-R래치부(430)의 제1 피모스트랜지스터(421)와 제4 엔모스트랜지스터(428)가 액티브되어 출력 상태를 변환시킨다. 이 시간 동안에 S-R래치부(420)의 제2 피모스트랜지스터(423)와 제3 엔모스트랜지스터(426)가 턴오프되고 이전 상태와 현재 상태의 신호 값 사이에 신호 파이팅(signal fighting)을 유발시키지 않는다. 데이터(A)의 입력이 논리 로우일 경우, 차동 회로부(400)의 제3 엔모스트랜지스터(406)가 턴오프되어 있으므로 리셋바신호(RB)가 풀다운되지 않는다. 이것은 출력이 이미 입력된 데이터(A) 값과 같은 값을 가지가 때문이다. 클럭(CLK)이 논리 하이에서 논리 로우로 천이하면, 셋바신호(SB)는 디스차지(discharge)되었다면 프리차지된다. 지연/반전부(410)의 제1 및 제2 인버터(411, 412)의 출력신호는 풀다운 출력 값에 따라서 차동 회로부(400)의 제1 엔모스트랜지스터(402) 및 제4 엔모스트랜지스터(406)를 턴온시킨다.
상기에서 알 수 있듯이, S-R 래치부(430)의 제1 출력신호(Q) 및 입력된 데이터(A)의 신호가 모두 논리 하이일 경우, 제1 엔모스트랜지스터(402)를 턴오프시킴으로써 플립플롭은 디스차지하지 않고 원래의 상태를 유지하게 된다. 제1 출력신호(Q) 및 입력된 데이터(A)의 신호가 모두 논리 로우일 경우, 제2 엔모스트랜지스터(403)를 턴오프시킴으로써 불필요한 디스차지를 방지한다.
도5는 본 발명의 다른 실시예를 나타내는 컨디셔녈-캡쳐 플립플롭(CCFF)의 싱글-엔디드 버전(single-ended version)을 나타내는 회로도이다.
도5를 참조하면, 컨디셔녈-캡쳐 플립플롭(CCFF)의 싱글-엔디드 버전의 플립플롭은, 클럭(CLK)을 게이트단으로 입력받고 소스-드레인 경로가 전원전압단(Vcc)과 프리차지노드(X) 사이에 형성된 피모스트랜지스터(500)와, 클럭(CLK)을 입력받아 지연시키고 출력신호(Q)를 입력받아 반전시키는 지연/반전부(540)와, 클럭(CLK), 데이터(D), 및 지연/반전부(540)의 출력신호(NB)를 각각 게이트단으로 입력받으며 프리차지노드(X)와 접지단(GND) 사이에 직렬 연결된 제1 내지 제3 엔모스트랜지스터(510, 511, 512)와, 데이터(D)를 게이트단으로 입력받고 소스-드레인 경로가 전원전압단(Vcc)과 프리차지노드(X) 사이에 형성된 제1 프리차지트랜지스터(530)와, 지연/반전부(540)의 출력신호(CKDB)를 게이트단으로 입력받고 소스-드레인 경로가 전원전압단(Vcc)과 상기 프리차지노드(X) 사이에 형성된 제2 프리차지트랜지스터(550)와, 프리차지노드(X)의 신호를 게이트단으로 입력받고 소스-드레인 경로가 전원전압단(Vcc)과 출력노드(Q) 사이에 형성된 풀업트랜지스터(560)와, 데이터(D)를 입력받는 인버터(520)와, 클럭(CLK), 인버터(520)의 출력신호, 및 지연/반전부(540)의 출력신호를 각각 게이트단으로 입력받으며 출력노드(Q)와 접지단(GND) 사이에 직렬 연결된 제4 내지 제6 엔모스트랜지스터(570, 571, 572)와, 출력노드(Q)의 신호를 입력받아 래치 및 반전하는 래치부(580)를 구비한다.
도5를 참조하여 컨디셔녈-캡쳐 플립플롭(CCFF)의 싱글-엔디드 버전(single-ended version)의 동작을 설명하면, 지연/반전부(540)는 상기 도4의 플립플롭의 지 연/반전부(410)과 동일한 목적으로 사용된다. 프리차지노드(X)는 출력노드(Q)의 신호가 논리 로우이고 데이터(D)가 논리 하이일 경우, 클럭의 상승 에지에서 디스차지된다.
클럭(CLK)이 논리 로우인 경우, 제2 및 제3 엔모스트랜지스터(511, 512)가 프리차지노드(X)의 디스차지하는 것을 방지하기 때문에 논리 하이를 유지한다. 데이터(D)가 논리 로우일 경우, 제5 엔모스트랜지스터(571)는 턴온되고 출력노드(Q)의 신호는 현재 상태를 유지하거나 접지 레벨로 풀다운된다. 일단 지연/반전부(540)에서 제3 엔모스트랜지스터(510)로 입력되는 신호가 논리 로우로 되면 프리차지노드(X)는 데이터(D)로부터 분리된다. 지연/반전부(540)에서 제 6엔모스트랜지스터(572)로 입력되는 신호가 논리 로우인 경우, 출력노드(Q)는 또한 데이터(D)와 분리되어 동작한다. 클럭(CLK)의 하강 에지에서부터 클럭(CLK)이 논리 로우 레벨을 유지하는 한 프리차지노드(X)는 전원전압 레벨로 프리차지된다.
도6a는 상기 도4의 플립플롭에 대해서 각 신호에 대하여 모의 실험한 결과의 파형을 나타내는 타이밍도이고 도6b는 상기 도5의 플립플롭에 대해서 모의 실험한 파형을 나타내는 타이밍도이다.
도6a와 도6b에 도시되어 있는 플립플롭의 시뮬레이션 파형은 전원전압 2.5V, 섭씨 25도의 온도 조건, 400fF의 출력로드(output load)를 사용한 티피컬(typical) 장치에서 0.35um CMOS 기술을 사용하여 얻은 것이다.
도7은 본 발명의 컨디셔널-캡쳐 플립플롭(CCFF)과 종래의 센스 앰플리파이어-베이스드 플립플롭(SAFF)과의 데이터 패턴에 따른 전력 소모를 비교 한 도면이다.
도7을 참조하면, 예를 들어, (11001100)의 데이터 패턴과 같이 인접한 데이터의 변화가 없을 경우 종래의 센스 앰플리파이어-베이스드 플립플롭(SAFF)보다 본 발명의 컨디셔널-캡쳐 플립플롭(CCFF)이 약 20%의 전력 절감 효과가 있으며, (11111111)의 데이터 패턴과 같이 매 클럭마다 데이터의 변화가 없을 경우에는 약 60%의 전력 절감 효과가 있음을 알 수 있다.
도8은 본 발명의 컨디셔널 플립플롭(CCFF)과 종래의 하이브리드 래치 플립플롭(HLFF), 세미-다이나믹 플립플롭(SDFF), 전력소모가 매우 적은 트랜스미션 게이트 마스터-슬레이브 플립플롭(TGFF : Transmission gate master-slave flip-flop)과의 데이터 패턴에 따른 전력 소모를 비교한 도면이다.
도8을 참조하면, 도7과 마찬가지로 데이터 패턴에 있어서 데이터의 변화가 있을 경우 뿐만아니라 매 클럭마다 데이터의 변화가 없을 경우 본 발명의 컨디셔널-캡쳐 플립플롭(CCFF)이 다른 플립플롭보다 전력 절감의 효과가 우수함을 알 수 있다.
도9는 본 발명의 컨디셔널-캡쳐 플립플롭(CCFF)와 종래의 센스 앰플리파이어-베이스드 플립플롭(SAFF)을 각각 사용하여 카운터를 구현하였을 경우 전력소모를 비교한 도면이다. 도면에서, "FLIP-FLOP"은 카운터의 내부에서 소비되는 전력을 나타내며, "CLOCK"는 클럭이 토글(toggle)될 때 소비되는 전력을 나타내며, "GATE"는 카운터의 출력신호를 논리조합하기 위한 앤드게이트, 노아게이트 등의 논리게이트가 소비하는 전력을 각각 나타낸다.
도9를 참조하면, 본 발명의 컨디셔널-캡쳐 플립플롭(CCFF)을 사용한 카운터와 종래의 센스 앰플리파이어-베이스드 플립플롭(SAFF)을 사용한 카운터는 "CLOCK" 전력소모 및 "GATE" 전력소모에 있어서는 큰 차이가 나지 않지만, 카운터 내부에서 소비되는 전력을 비교하면, 약 51%의 전력이 감소됨을 알 수 있다. 전체적으로 본 발명에 따른 컨디셔널-캡쳐 플립플립(CCFF)을 사용한 카운터의 경우 종래보다 약 30%의 전력소모를 줄일 수 있다.
도 10은 종래의 센스 엠플리파이어-베이스드 플립플롭(SAFF)와 본 발명의 컨디셔널-캡쳐 플립플롭(CCFF)의 동작속도를 비교하기 위하여 셋업시간(setup time) 및 홀드시간(hole time)을 비교한 표이다. 도표에서 알 수 있듯이, 본 발명의 컨디셔널-캡쳐 플립플롭(CCFF)의 동작속도도 종래의 플립플롭과 비교하여 저하되지 않음을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명은 차동 입력을 사용하면서도 지연/반전부를 두어 이전상태와 입력된 데이터의 상태가 동일할 경우에 불필요한 디스차지를 방지함으로써 전력소모를 감소시키는 효과가 있다.

Claims (6)

  1. 반도체 집적 회로의 플립플롭에 있어서,
    클럭과 지연/반전 수단의 출력신호에 제어받고 정 데이터와 부 데이터 신호의 신호 레벨 차이를 검출하여 증폭하는 차동 회로 수단;
    상기 차동 회로 수단의 출력신호를 입력받아 래치하고 제1 및 제2 출력신호를 출력하는 S-R 래치 수단
    상기 클럭을 입력받아 지연시키며 상기 지연된 클럭과 상기 제1 및 제2 출력신호를 입력받는 노어게이트를 구비하여 상기 노어게이트의 출력에 의해 상기 차동 회로 수단을 제어하며, 그 제어가 이전상태와 입력된 데이터의 상태가 동일할 경우에 상기 차동 회로 수단의 불필요한 디스차지 동작을 방지하도록 하는 지연/반전 수단
    을 포함하여 이루어진 플립플롭
  2. 제 1 항에 있어서,
    상기 지연/반전 수단은,
    상기 클럭을 입력받아 지연시키는 제1 및 제2 인버터;
    상기 제2 인버터의 출력신호와 상기 S-R 래치 수단으로부터의 제1 출력신호를 입력받는 제1 노아게이트; 및
    상기 제2 인버터의 출력신호와 상기 S-R 래치 수단의 제2 출력신호를 입력받는 제2 노아게이트
    를 포함하여 이루어진 것을 특징으로 하는 플립플롭.
  3. 제 1 항에 있어서,
    상기 차동 회로 수단은,
    상기 클럭을 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 제1 출력노드 사이에 형성된 제1 프리차지트랜지스터;
    상기 지연/반전 수단의 출력신호와 데이터를 각각 게이트단으로 입력받고 상기 제1 출력노드와 공통노드 사이에 직렬연결된 제1 및 제2 엔모스트랜지스터;
    상기 제1 출력노드의 신호를 반전하고 래치하여 제1 최종출력신호를 생성하는 제1 래치부;
    상기 클럭을 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 제2 출력노드 사이에 형성된 제2 프리차지트랜지스터;
    상기 지연/반전 수단의 출력신호와 부 데이터 신호를 게이트단으로 입력받고 상기 제2 출력노드와 공통노드 사이에 직렬연결된 제3 및 제4 엔모스트랜지스터;
    상기 제2 출력노드의 신호를 반전하고 래치하여 제2 최종출력신호를 생성하는 제2 래치부; 및
    상기 클럭을 게이트단으로 입력받고 소스-드레인 경로가 상기 공통노드와 접지단 사이에 형성된 제5 엔모스트랜지스터
    를 포함하여 이루어진 것을 특징으로 하는 플립플롭.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 S-R 래치부는,
    상기 제1 출력노드의 신호를 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 자신의 출력 노드인 제1 노드 사이에 형성된 제1 피모스트랜지스터;
    상기 제2 최종출력신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 제1 노드와 접지단 사이에 형성된 제1 엔모스트랜지스터;
    상기 제1 노드의 신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 제1 출력노드와 자신의 출력노드인 제2 노드 사이에 형성된 제2 피모스트랜지스터;
    상기 제1 노드의 신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 제2 최종출력신호와 상기 제2 노드 사이에 형성된 제2 엔모스트랜지스터;
    상기 제2 노드의 신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 제2 출력노드와 상기 제1 노드 사이에 형성된 제3 피모스트랜지스터;
    상기 제2 노드의 신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 제1 최종출력노드와 상기 제1 노드 사이에 형성된 제3 엔모스트랜지스터;
    상기 제2 출력노드의 신호를 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 상기 제2 노드 사이에 형성된 제4 피모스트랜지스터; 및
    상기 제1 최종출력노드의 신호를 게이트단으로 입력받고 소스-드레인 경로가 상기 제2 노드와 접지단 사이에 형성된 제4 엔모스트랜지스터
    를 포함하여 이루어진 것을 특징으로 하는 플립플롭.
  5. 반도체 집적 회로의 플립플롭에 있어서,
    클럭을 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 프리차지노드 사이에 형성된 피모스트랜지스터;
    클럭을 입력받아 지연시키고 출력노드의 신호를 입력받아 반전시키는 지연/반전 수단;
    상기 클럭, 데이터, 및 상기 지연/반전 수단의 출력신호를 각각 게이트단으로 입력받고 상기 프리차지노드와 접지단 사이에 직렬 연결된 제1 내지 제3 엔모스트랜지스터;
    상기 데이터를 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 상기 프리차지노드 사이에 형성된 제1 프리차지트랜지스터;
    상기 지연/반전 수단의 출력신호를 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 상기 프리차지노드 사이에 형성된 제2 프리차지트랜지스터;
    상기 프리차지노드의 신호를 게이트단으로 입력받고 소스-드레인 경로가 전원전압단과 출력노드 사이에 형성된 풀업트랜지스터;
    상기 데이터를 입력받는 인버터;
    상기 클럭, 상기 인버터의 출력신호, 및 상기 지연/반전 수단의 출력신호를 각각 게이트로 입력받으며 상기 출력노드와 접지단 사이에 직렬 연결된 제4 내지 제6 엔모스트랜지스터; 및
    상기 출력노드의 신호를 입력받아 래치 및 반전하는 래치부
    를 포함하여 이루어진 플립플롭.
  6. 제 5 항에 있어서,
    상기 지연/반전 수단은,
    상기 클럭을 입력받아 지연시키는 제1 및 제2 인버터;
    상기 제2 인버터의 출력신호와 상기 S-R 래치 수단으로부터의 제1 출력신호를 입력받는 제1 노아게이트; 및
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