KR100725104B1

KR100725104B1 - 센스앰프 회로 및 그를 갖는 센스앰프 기반의 플립플롭

Info

Publication number: KR100725104B1
Application number: KR1020060053305A
Authority: KR
Inventors: 손영수
Original assignee: 삼성전자주식회사
Priority date: 2006-06-14
Filing date: 2006-06-14
Publication date: 2007-06-04

Abstract

클럭 신호에 응답하여 동작하는 센스앰프 기반의 플립플롭이 개시된다. 상기 센스앰프 기반의 플립플롭은, 상기 클럭 신호가 제1 레벨인 경우 제1 출력단으로 제2 레벨의 신호를 출력하며, 상기 클럭 신호가 제2 레벨인 경우 상기 제1 출력단으로 입력 신호 쌍에 대응되는 평가 신호 쌍을 출력하는 제1 래치부, 상기 제1 출력단으로부터 출력되는 상기 평가 신호 쌍을 래치한 후, 제2 출력단으로 출력하는 제2 래치부 및 상기 제1 래치부의 전류 패싱 노드에 연결되고, 상기 클럭 신호가 제1 레벨에서 제2 레벨로 천이하는 경우 천이 시점으로부터 상기 제2 출력단에서 상기 평가 신호 쌍이 출력되는 시점까지의 신호 딜레이 타임을 줄이기 위한 딜레이 감쇄부를 구비한다. 그리하여, 본 발명은 센스앰프 회로 및 그를 갖는 센스앰프 기반의 플립플롭을 제공함으로써, 클럭 신호로부터 출력 신호까지의 딜레이 타임을 줄임으로써 메모리 장치의 동작 속도를 향상시키며, 상기 센스앰프 기반의 플립플롭 뒷단의 설계도 용이하게 하며, 센스앰프 회로로 인가되는 신호의 ISI 현상을 줄여 데이터의 손실, 동작 불량 등을 감소 또는 최소화하는 효과를 갖는다.

센스앰프, 플립플롭, 딜레이, ISI

Description

센스앰프 회로 및 그를 갖는 센스앰프 기반의 플립플롭{Sense amplifier circuit and sense amplifier-based flip flop including the same}

도 1은 종래의 센스앰프 기반의 플립플롭의 일례를 보인 회로도.

도 2는 도 1의 센스앰프 기반의 플립플롭의 동작을 설명하기 위한 타이밍도.

도 3은 본 발명의 일 실시예에 따른 센스앰프 기반의 플립플롭을 보인 회로도.

도 4는 도 3의 센스앰프 기반의 플립플롭의 동작을 설명하기 위한 타이밍도.

도 5는 종래 및 본 발명의 센스앰프 기반의 플립플롭의 셋업/홀드 윈도우 플롯을 비교한 그래프.

도 6은 종래 및 본 발명의 센스앰프 기반의 플립플롭의 입력 민감도의 비교 그래프.

도 7은 본 발명의 다른 일 실시예에 따른 센스앰프 기반의 플립플롭을 보인 회로도.

도 8은 도 7에서 입력 신호 쌍이 저주파인 경우의 동작을 설명하기 위한 회로도.

도 9는 도 7에서 입력 신호 쌍이 고주파인 경우의 동작을 설명하기 위한 회 로도.

도 10은 도 7에서 입력 신호 쌍의 주파수 변화에 따른 출력의 이득을 데시벨(dB)로 나타낸 그래프.

도 11은 도 7의 센스앰프 기반의 플립플롭을 구비한 메모리 장치가 사용되는 시스템을 간략히 보인 블록도.

도 12는 입력 신호의 파형을 나타낸 도면.

도 13은 고대역 필터부가 구비되지 아니한 센스앰프 기반의 플립플롭에서의 도 12의 입력 신호에 따른 동작 특성을 나타낸 도면.

도 14는 도 7의 센스앰프 기반의 플립플롭에서의 도 12의 입력 신호에 따른 동작 특성을 나타내는 도면.

<도면의 주요부분에 대한 부호의 설명>

CLK : 클럭 신호 30, 70 : 제2 래치부

32, 72 : 제1 래치부 33, 34, 73, 74: 딜레이 감쇄부

S, R : 제2 래치부의 입력단 D, /D : 입력 신호

N21 ~ N27, N31 ~ N35 : 노드

PM31 ~ PM36, PM71 ~ PM76 : 피모스 트랜지스터

NM31 ~ NM37, NM71 ~ NM79 : 엔모스 트랜지스터

VDD : 전원 전압, 전원 전압 단자

Td1, Td2 : 딜레이 타임 R1 : 저항

C1 : 커패시터 77 : 고대역 필터부

110 : CPU 112 : 버스 채널

114 : 메모리 장치

본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 센스앰프 회로 및 그를 갖는 센스앰프 기반의 플립플롭에 관한 것이다.

휴대폰, PDA(personal digital assistants), 노트북 컴퓨터(notebook computer) 등과 같은 이동 기기들의 폭발적인 수요 증가와 VLSI(very large scale integration) 시스템의 대용량화, 고속화 등에 따른 전력 관리 비용의 증가로 인해, 집적 회로의 저전력화가 이슈화되고 있다. 집적 회로의 저전력화를 위한 하나의 예로서, 회로나 로직(logic)의 구조를 개선하는 것을 들 수 있다.

VLSI 시스템에서의 회로 구조는 크게 두 가지 기능으로 분류해 볼 수 있다. 하나의 기능은 입력 신호(input signal)에 응답하여 원하는 신호를 출력하는 로직 기능이고, 나머지 하나의 기능은 클럭 신호(clock signal)에 응답하여 입력 신호를 저장하거나 저장된 신호를 출력하는 메모리 기능이다. 후자의 기능을 갖는 블록(block) 내에서 가장 기본적이고 핵심이 되는 부분이 플립플롭(flip flop)이다.

상기 플립플롭의 한가지 예로서, 센스앰프 기반의 플립플롭(sense amp.- based flip flop)이 있다. 대개 상기 센스앰프 기반의 플립플롭은 두 개의 래치부로 나눠 볼 수 있다.

그 중 마스터 래치 역할을 하는 하나의 래치부로는 전류 감지 타입의 센스앰프 회로가 많이 사용되며, 그 래치부의 셋업 시간(setup time)은 매우 작다(거의 "0"에 가까움). 그리고, 슬레이브 래치 역할을 하는 나머지 하나의 래치부로는 낸드 타입 SR 래치(NAND type SR latch)가 많이 사용되며, 이는 고속 동작이 가능하면서도 매우 안정적인 동작을 얻을 수 있다.

도 1은 종래의 센스앰프 기반의 플립플롭의 일례를 보인 회로도이다.

도 1을 참조하면, 상기 센스앰프 기반의 플립플롭은 제1 래치부(12) 및 제2 래치부(10)로 구성된다.

상기 제1 래치부(12)는 피모스 트랜지스터들(PM11, PM12, PM13, PM14, PM15, PM16), 엔모스 트랜지스터들(NM11, NM12, NM13, NM14, NM15)을 구비하며, 상기 제2 래치부(10)는 도면상에 상세히 도시하지는 않았으나, 통상적인 낸드 타입의 SR 래치(SR latch)일 수 있다.

상기 제1 래치부(12)의 구조를 살펴보면, 먼저 피모스 트랜지스터(PM1)는 전원 전압 단자(VDD)와 출력 노드(N11) 사이에 연결되며, 클럭 신호(CLK)에 응답하여 동작한다. 상기 출력 노드(N11) 및 이하에서 설명되는 출력 노드(N12)는 상기 제1 래치부(12)의 출력단인 동시에, 상기 제2 래치부(10)의 입력단이기도 하다.

피모스 트랜지스터(PM12)와 엔모스 트랜지스터들(NM11, NM13)은 전원 전압 단자(VDD)와 엔모스 트랜지스터(NM15)의 드레인 단자(N15) 사이에 배치된다. 상기 엔모스 트랜지스터(NM15)는 클럭 신호(CLK)에 응답하여 동작한다.

상기 피모스 트랜지스터(PM12)와 상기 엔모스 트랜지스터(NM11)의 게이트 단자는 출력 노드(N12)에 공통으로 연결되고, 상기 엔모스 트랜지스터(NM13)의 게이트 단자에는 입력 신호(D)가 인가된다.

피모스 트랜지스터(PM14)는 전원 전압 단자(VDD)와 출력 노드(N12) 사이에 배치되며, 클럭 신호(CLK)에 응답하여 동작한다.

피모스 트랜지스터(PM13)와 엔모스 트랜지스터들(NM12, NM14)은 전원 전압 단자(VDD)와 엔모스 트랜지스터(NM15)의 드레인 단자(N15) 사이에 배치된다.

상기 피모스 트랜지스터(PM13)와 상기 엔모스 트랜지스터(NM12)의 게이트 단자는 출력 노드(N11)에 공통으로 연결되고, 상기 엔모스 트랜지스터(NM14)의 게이트 단자에는 입력 신호(/D)가 인가된다.

피모스 트랜지스터들(PM15, PM16)은, 상기 클럭 신호(CLK)에 의해 노드들(N13, N14)에 동작적으로 연결됨으로써 상기 노드들(N13, N14)에 전원전압(VDD)을 제공한다. 상기 피모스 트랜지스터(PM15, PM16)의 게이트 단자에 상기 클럭 신호(CLK)가 인가된다. 만약 상기 클럭 신호(CLK)가 로우 레벨인 경우, 상기 피모스 트랜지스터(PM15, PM16)는 턴온되어 상기 노드(N13, N14)에 전원전압(VDD)을 공급한다. 만약, 상기 클럭 신호(CLK)가 하이 레벨인 경우에는 상기 피모스 트랜지스터(PM15, PM16)는 턴오프된다.

상기 제1 래치부(12)와 이에 연결된 제2 래치부(10)를 갖는 종래의 센스앰프 기반의 플립플롭은 센스앰프 D 플립플롭(sense amp. D flip flop)이라고도 불린다. 왜냐하면, 상기 센스앰프 기반의 플립플롭이 입력 신호(D, /D)가 인가되어 클럭 신호(CLK)에 응답하여 딜레이된 출력 신호(Q, /Q)를 출력하는 D 플립플롭으로 동작하기 때문이다.

상기 센스앰프 기반의 플립플롭의 회로의 동작을 설명하면 이하와 같다.

클럭 신호(CLK)가 로우 레벨인 경우에는, 출력 노드(N11, N12)는 입력 신호(D)에 무관하게 하이 레벨로 된다. 즉, 상기 클럭 신호(CLK)가 로우 레벨인 경우, 상기 출력 노드(N11)는 피모스 트랜지스터(PM11)가 턴온됨으로써 하이 레벨로 되고, 상기 출력 노드(N12)는 피모스 트랜지스터(PM14)의 턴온됨으로써 하이 레벨로 된다.

이 때, 입력 신호들(S, R)이 모두 하이 레벨이기 때문에, 상기 제2 래치부(10)의 출력 신호들(Q, /Q)은 이전 값들을 그대로 유지(hold)한다. 이는 프리챠지(precharge) 상태이다.

상기 클럭 신호(CLK)가 하이 레벨로 되면, 출력 노드들(N11, N12)의 전압은 입력 신호(D)의 논리 상태에 따라 결정된다.

예컨대, 상기 클럭 신호(CLK)가 하이 레벨이고 상기 입력 신호(D)가 하이 레벨일 때, 출력 노드(N11)는 로우 레벨이 되고 출력 노드(N12)는 하이 레벨이 된다.

한편, 상기 클럭 신호(CLK)가 하이 레벨이고 상기 입력 신호(D)가 로우 레벨일 때, 상기 출력 노드(N11)는 하이 레벨이 되고 상기 출력 노드(N12)는 로우 레벨이 된다.

즉, 상기 클럭 신호(CLK)가 로우 레벨일 때 출력 노드들(N11, N12)은 프리챠 지되고, 상기 클럭 신호(CLK)가 하이 레벨일 때 상기 출력 노드(N1, N2)의 신호 레벨은 입력 신호(D)에 따라 결정된다. 상기 클럭 신호(CLK)가 하이 레벨일 때의 구간은 평가 구간(evaluation period)이라 하고, 평가 구간에서 상기 제1 래치부(12)는 평가 상태(evaluation state)에 있게 된다. 그리고, 이 때의 상기 출력 노드(N11, N12)의 출력 신호는 평가 신호(evaluation signal)라고 한다.

도 2는 도 1의 센스앰프 기반의 플립플롭의 동작을 설명하기 위한 타이밍도이다.

도 2를 참조하면, 클럭 신호(CLK), 입력 신호(D, /D), 출력 노드(N11, N12, N13, N14) 및 출력 신호(Q, /Q)의 시간에 따른 파형이 도시되어 있다.

상기 클럭 신호(CLK)가 로우 레벨인 경우에는 상기 출력 노드(N11, N12, N13, N14)는 모두 하이 레벨을 유지한다.

상기 클럭 신호(CLK)가 하이 레벨로 천이하는 경우, 이에 응답하여 상기 출력 노드(N11, N12, N13, N14)의 레벨은 변하게 된다.

상기 클럭 신호(CLK) 및 입력 신호(D, /D)에 따른 출력 노드(N11, N12, N13, N14)의 레벨 변화는 앞서 도 1을 참조하여 충분히 설명되어졌다.

도 2에서 클럭 신호(CLK)의 천이로부터 출력 신호(Q, /Q)가 인가될 때까지의 타임인 딜레이 타임(Td1)이 나타나 있다.

그러나, 종래의 센스앰프 기반의 플립플롭은 클럭 신호(CLK)가 로우 레벨인 구간동안은 프리챠지 상태에 있고, 클럭 신호(CLK)가 하이 레벨로 천이하는 경우에만 감지 및 증폭 동작을 수행함으로 인해, 상기 딜레이 타임(Td1)을 소정의 크기 이하로 줄이는 것이 어렵운 문제점이 있다.

상기와 같이 종래 센스앰프 기반의 플립플롭의 큰 딜레이 타임으로 인해 처리 속도가 저하되고 다음 단에 연결되는 회로들의 설계도 어려운 문제점이 있다.

따라서, 상기 딜레이 타임이 작은 센스앰프 기반의 플립플롭 회로가 절실히 요구된다.

또한, 상기 센스앰프 기반의 플립플롭 회로를 갖는 메모리 장치가 사용되는 시스템에서의 버스 채널은 저대역 필터의 특성을 보이므로, 메모리 장치로 인가되는 신호는 ISI(inter symbol interference)가 빈번하게 발생한다. 그리하여, 메모리 장치에서의 데이터의 손실, 동작 불량 등이 발생되는 문제점이 있다.

따라서, ISI를 감소시킬 수 있는 센스앰프 기반의 플립플롭 회로가 절실히 요구된다.

따라서, 본 발명의 목적은 클럭 신호가 로우 레벨인 구간 동안 프리챠지 상태에 있고, 클럭 신호가 하이 레벨로 천이하는 경우에만 감지 및 증폭 동작을 수행함으로 인해 딜레이 타임을 소정의 크기 이하로 줄이는 것이 어려운 문제점을 해결하기 위한 센스앰프 회로 및 그를 갖는 센스앰프 기반의 플립플롭을 제공함에 있다.

본 발명의 다른 목적은 종래 센스앰프 기반의 플립플롭의 큰 딜레이 타임으로 인해 처리 속도가 저하되고 다음 단에 연결되는 회로들의 설계도 어려운 문제점 을 개선할 수 있는 센스앰프 회로 및 그를 갖는 센스앰프 기반의 플립플롭을 제공함에 있다.

본 발명의 또 다른 목적은 ISI 현상을 줄여 데이터의 손실, 동작 불량 등을 감소 또는 최소화할 수 있는 메모리 장치에서의 센스앰프 회로 및 그를 갖는 센스앰프 기반의 플립플롭 회로를 제공함에 있다.

상기의 목적들을 달성하기 위해 본 발명의 일 양상에 따라 클럭 신호에 응답하여 동작하는 센스앰프 기반의 플립플롭은, 상기 클럭 신호가 제1 레벨인 경우 제1 출력단으로 제2 레벨의 신호를 출력하며, 상기 클럭 신호가 제2 레벨인 경우 상기 제1 출력단으로 입력 신호 쌍에 대응되는 평가 신호 쌍을 출력하는 제1 래치부; 상기 제1 출력단으로부터 출력되는 상기 평가 신호 쌍을 래치한 후, 제2 출력단으로 출력하는 제2 래치부; 및 상기 제1 래치부의 전류 패싱 노드에 연결되고, 상기 클럭 신호가 제1 레벨에서 제2 레벨로 천이하는 경우 천이 시점으로부터 상기 제2 출력단에서 상기 평가 신호 쌍이 출력되는 시점까지의 신호 딜레이 타임을 줄이기 위한 딜레이 감쇄부;를 구비함을 특징으로 한다.

여기서, 상기 제1 레벨은 로우 레벨이며, 상기 제2 레벨은 하이 레벨일 수 있다.

또한, 상기 제1 래치부는, 상기 클럭 신호가 로우 레벨인 경우 하이 레벨로 되며, 상기 클럭 신호가 하이 레벨인 경우 제1 평가 신호를 갖는 제1 노드; 및 상기 클럭 신호가 로우 레벨인 경우 하이 레벨로 되며, 상기 클럭 신호가 하이 레벨인 경우 제2 평가 신호를 갖는 제2 노드를 구비하고, 상기 제1 노드 및 제2 노드는 상기 제1 출력단이고 상기 제1 평가 신호 및 상기 제2 평가 신호는 상기 평가 신호 쌍일 수 있다.

또한, 상기 제1 래치부는, 전원 전압 단자와 상기 제1 노드 사이에 배치되고 상기 클럭 신호에 응답하여 턴온 또는 턴오프되는 제1 피모스 트랜지스터; 상기 전원 전압 단자와 상기 제1 노드 사이에 배치되고 상기 제2 노드에 게이트 단자가 연결된 제2 피모스 트랜지스터; 상기 제1 노드와 제3 노드 사이에 배치되고 상기 제2 노드에 게이트 단자가 연결된 제1 엔모스 트랜지스터; 상기 전원 전압 단자와 상기 제2 노드 사이에 배치되고 상기 제1 노드에 게이트 단자가 연결된 제3 피모스 트랜지스터; 상기 전원 전압 단자와 상기 제2 노드 사이에 배치되고 상기 클럭 신호에 응답하여 턴온 또는 턴오프되는 제4 피모스 트랜지스터; 상기 제2 노드와 제4 노드 사이에 배치되고 상기 제1 노드에 게이트 단자가 연결된 제2 엔모스 트랜지스터; 상기 제3 노드와 제5 노드 사이에 배치되고 상기 입력 신호쌍 중 하나인 제1 입력 신호에 의해 제어되는 제3 엔모스 트랜지스터; 상기 제4 노드와 상기 제5 노드 사이에 배치되고 상기 입력 신호쌍 중 다른 하나인 제2 입력 신호에 의해 제어되는 제4 엔모스 트랜지스터; 상기 클럭 신호에 의해 상기 제3 노드에 동작적으로 연결됨으로써 상기 제3 노드에 전원전압을 제공하는 제5 피모스 트랜지스터; 상기 클럭 신호에 의해 상기 제4 노드에 동작적으로 연결됨으로써 상기 제4 노드에 전원전압을 제공하는 제6 피모스 트랜지스터; 및 상기 제5 노드와 접지단 사이에 배치되고 상기 클럭 신호에 응답하여 턴온 또는 턴오프되는 제5 엔모스 트랜지스터를 구비할 수 있다.

여기서, 상기 제5 노드는 상기 제1 래치부의 전류 패싱 노드이다.

또한, 상기 딜레이 감쇄부는 상기 클럭 신호가 로우 레벨인 경우 상기 제3 노드 및 상기 제4 노드의 신호 레벨이 차이가 나도록 할 수 있다.

또한, 상기 딜레이 감쇄부는 인가되는 바이어스 전압에 의해 항상 턴온되어져 상기 제3 노드 또는 제4 노드로부터의 전류를 접지단으로 패싱할 수 있다.

또한, 상기 딜레이 감쇄부는, 게이트 단자에는 상기 바이어스 전압이 인가되고 드레인 단자는 상기 제5 노드에 연결되고 소스 단자는 접지단에 연결된 적어도 하나 이상의 엔모스 트랜지스터일 수 있다.

여기서, 상기 바이어스 전압은 전원전압일 수 있다.

상기의 목적들을 달성하기 위해 본 발명의 일 양상에 따라 클럭 신호에 응답하여 동작하고 상기 클럭 신호가 하이 레벨인 경우에 입력 신호 쌍을 감지 및 증폭하여 그에 대응되는 출력 신호 쌍을 생성하는 센스앰프 회로는, 하나는 전원 전압 단자와 제1 노드 사이에 배치되고 다른 하나는 상기 전원 전압 단자와 제2 노드 사이에 배치되어, 클럭 신호가 로우 레벨인 경우 상기 제1 노드의 전압 및 상기 제2 노드의 전압이 하이 레벨이 되도록 하는 한 쌍의 프리챠지 인에이블 스위치부; 상기 제1 노드를 출력단으로 하고 상기 제2 노드를 입력단으로 하는 제1 인버터와, 상기 제1 노드를 입력단으로 하고 상기 제2 노드를 출력단으로 하는 제2 인버터를 구비하는 래치부; 상기 클럭 신호가 로우 레벨인 경우 상기 래치부의 전류 패싱 노드들의 전압을 안정화하기 위한 전압 변동 방지부; 상기 래치부의 전류 패싱 노드들에 연결되고 상기 입력 신호 쌍을 수신하는 입력 신호 인가부; 상기 입력 신호 인가부에 연결되고, 상기 클럭 신호에 응답하여 턴온 또는 턴오프됨으로써 상기 입력 신호 인가부의 전류를 접지단으로 패싱하는 접지용 스위치부; 및 상기 입력 신호 인가부에 연결되고 상기 클럭 신호가 로우 레벨인 경우 상기 전류 패싱 노드들의 신호 레벨이 차이가 나도록 하기 위한 딜레이 감쇄부;를 구비함을 특징으로 한다.

여기서, 상기 딜레이 감쇄부는 인가되는 바이어스 전압에 의해 항상 턴온되어져 상기 전류 패싱 노드들의 전류를 접지단으로 패싱할 수 있다.

또한, 상기 딜레이 감쇄부는 게이트 단자에는 상기 바이어스 전압이 인가되고 드레인 단자는 상기 입력 신호 인가부에 연결되고 소스 단자는 접지단에 연결된 적어도 하나 이상의 엔모스 트랜지스터일 수 있다.

상기의 목적들을 달성하기 위해 본 발명의 일 양상에 따라 클럭 신호에 응답하여 동작하는, 센스앰프 기반의 플립플롭은, 상기 클럭 신호가 제1 레벨인 경우 제1 출력단으로 제2 레벨의 신호를 출력하며, 상기 클럭 신호가 제2 레벨인 경우 상기 제1 출력단으로 입력 신호 쌍에 대응되는 평가 신호 쌍을 출력하는 제1 래치부; 상기 제1 출력단에서 출력되는 상기 평가 신호 쌍을 래치한 후, 제2 출력단으로 출력하는 제2 래치부; 상기 제1 래치부의 전류 패싱 노드들에 연결되고, 상기 클럭 신호가 제1 레벨에서 제2 레벨로 천이하는 경우 천이 시점으로부터 상기 제2 출력단에서 상기 평가 신호 쌍이 출력되는 시점까지의 신호 딜레이 타임을 줄이기 위한 딜레이 감쇄부; 및 상기 제1 래치부의 전류 패싱 노드들 사이에 연결되고, 상기 입력 신호 쌍의 주파수가 높은 경우에도 주파수에 따른 출력 특성이 나빠지지 않도록 하기 위한 고대역 필터부;를 구비할 수 있다.

여기서, 상기 딜레이 감쇄부는 인가되는 바이어스 전압에 의해 항상 턴온됨으로써 상기 제3 노드 또는 제4 노드로부터의 전류가 접지단으로 패싱되도록 하여, 상기 클럭 신호가 로우 레벨인 경우 상기 제3 노드 및 상기 제4 노드의 신호 레벨이 차이가 나도록 할 수 있다.

또한, 상기 딜레이 감쇄부는, 각각의 게이트 단자에는 바이어스 전압이 인가되고 각각의 드레인 단자는 상기 제5 노드 및 상기 제6 노드에 연결되고 각각의 소스 단자는 접지단에 연결된 엔모스 트랜지스터들일 수 있다.

또한, 상기 고대역 필터부는 상기 제5 노드와 상기 제6 노드 사이에서 병렬로 연결된 저항과 커패시터를 구비할 수 있다.

이하에서는 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 첨부된 도면 및 이하의 설명들은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게 본 발명에 대한 이해를 돕기 위한 의도로 예를 들어 도시되고 한정된 것에 불과하다. 따라서, 이하의 설명들이 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.

도 3은 본 발명의 일 실시예에 따른 센스앰프 기반의 플립플롭을 보인 회로도이고, 도 4는 도 3의 센스앰프 기반의 플립플롭의 동작을 설명하기 위한 타이밍도이다.

먼저, 도 3을 참조하면, 클럭 신호에 응답하여 동작하는 센스앰프 기반의 플립플롭은, 제1 래치부(32), 제2 래치부(30) 및 딜레이 감쇄부(33, 34)를 구비한다.

상기 제1 래치부(32)는 전원 전압 단자(VDD)와 제1 노드(N31) 사이에 배치되고 상기 클럭 신호(CLK)에 응답하여 턴온 또는 턴오프되는 제1 피모스 트랜지스터(PM31), 상기 전원 전압 단자(VDD)와 상기 제1 노드(N31) 사이에 배치되고 제2 노드(N32)에 게이트 단자가 연결된 제2 피모스 트랜지스터(PM32), 그리고 상기 제1 노드(N31)와 제3 노드(N33) 사이에 배치되고 상기 제2 노드(N32)에 게이트 단자가 연결된 제1 엔모스 트랜지스터(NM31)를 구비한다.

또한, 상기 제1 래치부(32)는 상기 전원 전압 단자(VDD)와 상기 제2 노드(N32) 사이에 배치되고 상기 제1 노드(N31)에 게이트 단자가 연결된 제3 피모스 트랜지스터(PM33), 상기 전원 전압 단자(VDD)와 상기 제2 노드(N32) 사이에 배치되고 상기 클럭 신호(CLK)에 응답하여 턴온 또는 턴오프되는 제4 피모스 트랜지스터(PM34), 그리고 상기 제2 노드(N32)와 제4 노드(N34) 사이에 배치되고 상기 제1 노드(N31)에 게이트 단자가 연결된 제2 엔모스 트랜지스터(NM32)를 구비한다.

또한, 상기 제1 래치부(32)는 제3 노드(N33)와 제5 노드(N35) 사이에 배치되고 상기 입력 신호 쌍(D, /D) 중 하나인 제1 입력 신호(D)에 의해 제어되는 제3 엔모스 트랜지스터(NM33), 그리고 상기 제4 노드(N34)와 상기 제5 노드(N35) 사이에 배치되고 상기 입력 신호 쌍(D, /D) 중 다른 하나인 제2 입력 신호(/D)에 의해 제어되는 제4 엔모스 트랜지스터(NM34)를 구비한다.

또한, 상기 제1 래치부(32)는 상기 클럭 신호(CLK)에 의해 상기 제3 노 드(N33)에 동작적으로 연결됨으로써 상기 제3 노드(N33)에 전원전압(VDD)을 제공하는 제5 피모스 트랜지스터(PM35), 그리고 상기 클럭 신호(CLK)에 의해 상기 제4 노드(N34)에 동작적으로 연결됨으로써 상기 제4 노드(N34)에 전원전압(VDD)을 제공하는 제6 피모스 트랜지스터(PM36)를 구비한다. 상기 제5 피모스 트랜지스터(PM35) 및 상기 제6 피모스 트랜지스터(PM36)의 게이트 단자에 상기 클럭 신호(CLK)가 인가된다. 만약 상기 클럭 신호(CLK)가 로우 레벨인 경우, 상기 제5 피모스 트랜지스터(PM35) 및 상기 제6 피모스 트랜지스터(PM36)는 턴온되어 상기 제3 노드(N33) 및 상기 제4 노드(N34)에 전원전압(VDD)을 공급한다. 만약, 상기 클럭 신호(CLK)가 하이 레벨인 경우에는 상기 제5 피모스 트랜지스터(PM35) 및 상기 제6 피모스 트랜지스터(PM36)는 턴오프된다.

또한, 상기 제1 래치부(32)는 상기 제5 노드(N35)와 접지단 사이에 배치되고 상기 클럭 신호(CLK)에 응답하여 턴온 또는 턴오프되는 제5 엔모스 트랜지스터(NM35)를 구비한다. 상기 제5 엔모스 트랜지스터(NM35)는 상기 클럭 신호(CLK)가 하이 레벨인 경우에 턴온되고 로우 레벨인 경우에 턴오프된다. 상기 제5 노드(N35)는 상기 제1 래치부(32)의 전류 패싱 노드이다.

여기서, 상기 제1 노드(N31) 및 상기 제2 노드(N32)는 제1 출력단(S, R)이 된다. 상기 제1 출력단(S, R)은 상기 제1 래치부(32)의 출력단임과 동시에 제2 래치부(30)의 입력단이다. 그리하여, 상기 제1 래치부(32)는 상기 클럭 신호(CLK)가 제1 레벨인 경우 제1 출력단(S, R)으로 제2 레벨의 신호를 출력하며, 상기 클럭 신호(CLK)가 제2 레벨인 경우 상기 입력 신호 쌍(D, /D)에 대응되는 평가 신호 쌍을 상기 제1 출력단(S, R)으로 출력한다.

상기 제1 레벨은 로우 레벨이고, 상기 제2 레벨은 하이 레벨일 수 있다. 이하에서는 설명의 편의를 위해, 상기 제1 레벨은 로우 레벨이고, 상기 제2 레벨은 하이 레벨인 경우를 예를 들어 설명하도록 한다.

상기 제1 래치부(32)에서, 상기 제1 노드(N31)는 상기 클럭 신호(CLK)가 로우 레벨인 경우 하이 레벨로 되며, 상기 클럭 신호(CLK)가 하이 레벨인 경우 상기 평가 신호 쌍 중 하나인 제1 평가 신호를 갖는다. 그리고, 상기 제2 노드(N32)는 상기 클럭 신호(CLK)가 로우 레벨인 경우 하이 레벨로 되며, 상기 클럭 신호(CLK)가 하이 레벨인 경우 상기 평가 신호 쌍 중 하나인 제2 평가 신호를 갖는다.

상기 제2 래치부(30)는 상기 제1 출력단(S, R)에서 출력되는 평가 신호 쌍을 래치(latch)한 후, 제2 출력단(Q, /Q)으로 출력한다. 상기 제2 래치부(30)는 SR 래치를 구비할 수 있다. 상기 SR 래치는 RS 플립플롭으로도 불리는 것으로서, 그 동작의 일례는 이하와 같다.

만약, 상기 제1 출력단(S, R)에서 출력되는 평가 신호 쌍의 논리 셋(set)이 하이/로우 또는 로우/하이이면, 상기 제2 래치부(30)는 상기 제1 출력단(S, R)에서 출력되는 평가 신호 쌍에 대응되는 출력 신호를 제2 출력단(Q, /Q)으로 출력한다. 그리고, 상기 출력 신호(S, R)의 논리 셋이 로우/로우 레벨인 경우는 정의되지 않는다. 그리고, 상기 출력 신호(S, R)의 논리 셋이 하이/하이 레벨인 경우에는 도 3에 도시된 센스앰프 기반의 플립플롭은 프리챠지 상태에 있게 된다.

상기 딜레이 감쇄부(33, 34)는 상기 제1 래치부(32)의 전류 패싱 노드(N35) 에 연결되고, 상기 클럭 신호(CLK)가 로우 레벨에서 하이 레벨로 천이하는 경우에 그 천이 시점으로부터 상기 제2 출력단(Q, /Q)에서 상기 평가 신호 쌍이 출력되는 시점까지의 신호 딜레이 타임을 줄이는 역할을 한다.

상기 딜레이 감쇄부(33, 34)는, 게이트 단자에는 바이어스 전압(Vg1, Vg2)이 인가되고 드레인 단자는 상기 제5 노드(N35)에 연결되고 소스 단자는 접지단에 연결된 적어도 하나 이상의 엔모스 트랜지스터(NM36, NM37)를 구비한다.

그리하여, 상기 딜레이 감쇄부(33, 34)는 인가되는 바이어스 전압(Vg1, Vg2)에 의해 항상 턴온되어져 상기 제3 노드(N33) 또는 제4 노드(N34)로부터의 전류를 접지단으로 패싱할 수 있다. 또한, 상기 딜레이 감쇄부(33, 34)는 상기 클럭 신호(CLK)가 로우 레벨인 경우 상기 제3 노드(N33) 및 상기 제4 노드(N34)의 신호 레벨이 차이가 나도록 함으로써, 상기 클럭 신호(CLK)가 로우 레벨에서 하이 레벨로 천이하는 경우에 그 천이 시점으로부터 상기 제2 출력단(Q, /Q)에서 상기 평가 신호 쌍이 출력되는 시점까지의 신호 딜레이 타임을 줄일 수 있다.

상기 바이어스 전압(Vg1, Vg2)은 상기 엔모스 트랜지스터(NM36, NM37)가 턴온될 정도의 전압이면 충분하다. 따라서, 상기 바이어스 전압(Vg1, Vg2)은 전원전압(VDD)일 수 있다.

다음으로, 도 4를 참조하면, 클럭 신호(CLK)의 천이에 응답하여 제1 내지 제4 노드(N31 ~ N34)의 레벨 변화가 잘 도시되어 있다.

도 3 및 도 4를 함께 참조하면, 입력 신호 쌍(D, /D)이 인가되고(설명의 편의상 입력 신호(D)를 하이 레벨이라 하고, 입력 신호(/D)를 로우 레벨이라고 가정 하자) 상기 클럭 신호(CLK)가 로우 레벨을 유지하면, 제1 노드(N31) 및 제2 노드(N32)는 하이 레벨을 유지한다. 이 때, 엔모스 트랜지스터(NM33)는 턴온 상태이고, 엔모스 트랜지스터(NM34)는 턴오프 상태이므로, 제3 노드(N33)와 제5 노드(N35)에 사이에 전류 경로(current path)가 생긴다. 그리고, 딜레이 감쇄부(33, 34)에 의해 제3 노드(N33)의 전류가 접지단으로 패싱된다. 따라서, 제3 노드(N33)의 전압 레벨(L2)은 전류 패싱 경로가 없는 제4 노드(N34)의 전압 레벨(L1)보다 낮은 레벨을 유지한다. 이 때, 제1 노드(N31) 및 제2 노드(N32)는 하이 레벨을 유지한다.

즉, 도 1 및 도 2에 나타낸 종래의 센스앰프 기반의 플립플롭에서와는 달리 본 발명에 따른 센스앰프 기반의 플립플롭에서는 프리챠지 구간인 클럭 신호(CLK)가 로우 레벨을 유지하는 구간에서 제3 노드 및 제 4 노드의 전압 레벨이 차이가 난다.

그 상태에서, 상기 클럭 신호(CLK)가 로우 레벨에서 하이 레벨로 천이하면, 제3 노드(N33)는 로우 레벨로 천이한다. 제1 엔모스 트랜지스터(NM31)가 턴온 상태이므로 제1 노드(N31)도 로우 레벨로 천이한다.

제4 노드(N34)는 하이 레벨을 유지하다가, 입력 신호(/D)의 레벨이 바뀌는 경우에 로우 레벨로 천이한다. 그리고, 제2 노드(N32)는 상기 클럭 신호(CLK)가 로우 레벨에서 하이 레벨로 천이한 직후에는 레벨의 변동을 보이다가 곧 하이 레벨로 복귀한다.

그리하여, 제1 출력단(N31, N32)의 신호가 제2 래치부(30)로 인가된 후, 제 2 출력단(Q, /Q)으로 출력된다.

도 4에서 제2 출력단(Q, /Q)의 타이밍도에서 보여지는 바와 같이 종래의 클럭 신호로부터 출력까지의 딜레이(Td1)보다 본 발명에서의 클럭 신호로부터 출력까지의 딜레이(Td2)가 더 짧아짐을 알 수 있다. 이는 프리챠지 구간인 클럭 신호(CLK)가 로우 레벨인 구간에서도 딜레이 감쇄부(33, 34)에 의해 제3 노드(N33)와 제4 노드(N34) 간의 레벨이 미리 차이가 나 있기 때문이다.

한편, 상기 입력 신호 쌍(D, /D)은, 하이 레벨과 로우 레벨로 구별할 수 있는 논리 레벨이 아니라 상기 제3 엔모스 트랜지스터(NM33)와 상기 제4 엔모스 트랜지스터(NM34)의 턴온 정도를 다르게 하는 레벨을 갖는 경우일 수도 있다. 예를 들어, 입력 신호(D)가 입력 신호(/D)보다 높은 레벨을 갖는 경우에는 상기 제3 엔모스 트랜지스터(NM33)가 상기 제4 엔모스 트랜지스터(NM34)보다 더 강하게 턴온되어, 결국에는 상기 제1 노드(N31)는 로우 레벨로 되고, 상기 제2 노드(N32)는 하이 레벨로 된다.

위와 같이 설명상의 약간의 차이가 있으나 최종적인 결과는 동일하므로 이하에서는 상기 입력 신호 쌍(D, /D)을 상보적인 논리 쌍으로 간주하여 설명한다. 이는 도 7에 도시된 실시예에서도 동일하게 적용된다.

일반적으로, 센스앰프 기반의 플립플롭에 있어서의 설계 목표(design target)는, 1)클럭 신호로부터 출력 신호까지의 딜레이 감소, 2)입력 민감도(input sensitivity)의 확보, 3)히스테리시스(hysteresis) 없는 동작, 4)불확정 윈도우(uncertainty window)의 최소화 등이다.

본 발명에 따른 센스앰프 기반의 플립플롭을 위의 네 가지 목표 관점에서 살펴 보면, 위의 1)의 클럭 신호(CLK)로부터 출력 신호(Q, /Q)까지의 딜레이는 감소되는 것이 도 4를 참조하여 설명되었다. 그리고, 위의 2)내지 4)의 목표를 충족하는지를 이하에서 도 5 및 도 6을 참조하여 설명한다.

도 5는 종래 및 본 발명의 센스앰프 기반의 플립플롭의 셋업/홀드 윈도우 플롯을 비교한 그래프이고, 도 6은 종래 및 본 발명의 센스앰프 기반의 플립플롭의 입력 민감도의 비교 그래프이다.

먼저, 도 5를 참조하면, 종래의 센스앰프 기반의 플립플롭의 셋업/홀드 윈도우 플롯(setup/hold window plot)(gb1, gb2) 및 본 발명의 센스앰프 기반의 플립플롭의 셋업/홀드 윈도우 플롯(ga1, ga2)이 도시되어 있다.

여기서, X축은 클럭 신호(CLK)로부터 입력 신호까지의 타임이고, Y축은 클럭 신호(CLK)로부터 출력신호까지의 타임이다. 상기 셋업/홀드 윈도우 플롯은 센스앰프 기반의 플립플롭 회로에서 입력 신호(D, /D)의 입력 시간에 따른 출력 신호의 딜레이를 잘 보여주고 있다.

본 발명에서는 종래보다 클럭 신호로부터 입력 신호까지의 타임을 약 60psec 정도 짧게 설정할 수 있다. 왜냐하면, 도 5에서 종래의 경우에는 셋업 그래프(gb1, gb2)가 겹치는 부분이 약 50psec이고, 본 발명의 경우(ga1, ga2)에는 약 -10psec이기 때문이다. 그리고, 종래의 경우와 마찬가지로 본 발명에서도 셋업 그래프(ga1)와 홀드 그래프(ga2)가 중첩되는 구간이 없어 히스테리시스가 없으며, 불확정 윈도우(즉, 셋업 그래프와 홀드 그래프가 서로 만나지 않거나 아주 넓은 간격을 유지하 는 경우를 말함)가 매우 작음을 알 수 있다.

또한, 본 발명에서는 클럭 신호로부터 출력 신호까지의 타임이 종래의 약 240psec보다 줄어든 180sec로 줄어듦으로 인해 동작 속도의 향상도 가져올 수 있다.

다음으로 도 6을 참조하면, X축은 입력 스윙 폭이며 Y축은 에러율(error rate)이다. 즉, 도 6은 센스앰프 기반의 플립플롭의 각종 소자에 무작위의 미스매치(random mismatch)의 조건 하에서 입력 스윙을 변화시키면서 출력의 에러율이 어떠한 결과가 되는지를 확인하는 시뮬레이션 결과이다. 도 6에 도시된 바와 같이, 본 발명에 따른 센스앰프 기반의 플립플롭에서의 입력 민감도(즉, 입력이 어느 정도의 레벨로 스윙할 때 에러없이 동작하는가를 나타내는 조건)(ga3)는 종래의 경우(gb3)에 비교할 때 크게 차이나지 않음을 알 수 있다.

따라서, 도 5 내지 도 6에서 살펴본 바와 같이, 본 발명에 따른 센스앰프 기반의 플립플롭은 센스앰프 기반의 플립플롭에서의 설계 목표인 여러 조건들을 충족시키면서도 클럭 신호로부터 출력 신호까지의 딜레이를 감소시킬 수 있음을 알 수 있다.

도 7은 본 발명의 다른 일 실시예에 따른 센스앰프 기반의 플립플롭을 보인 회로도이다.

도 7을 참조하면, 클럭 신호(CLK)에 응답하여 동작하는 센스앰프 기반의 플립플롭은, 제1 래치부(72), 제2 래치부(70), 딜레이 감쇄부(73, 74) 및 고대역 필터부(77)를 구비한다.

상기 제1 래치부(72)는 상기 클럭 신호(CLK)가 제1 레벨인 경우 제1 출력단으로 제2 레벨의 신호를 출력하며, 상기 클럭 신호(CLK)가 제2 레벨인 경우 상기 제1 출력단(S, R)으로 입력 신호 쌍(D, /D)에 대응되는 평가 신호 쌍을 출력한다.

상기 제1 레벨은 로우 레벨이고, 상기 제2 레벨은 하이 레벨일 수 있다. 이하에서는 앞서 도 3에서와 마찬가지로, 설명의 편의를 위해 상기 제1 레벨은 로우 레벨이고, 상기 제2 레벨은 하이 레벨인 경우를 예를 들어 설명하도록 한다.

상기 제1 래치부(72)는, 전원 전압 단자(VDD)와 제1 노드(N71) 사이에 배치되고 상기 클럭 신호(CLK)에 응답하여 턴온 또는 턴오프되는 제1 피모스 트랜지스터(PM71), 상기 전원 전압 단자(VDD)와 상기 제1 노드(N71) 사이에 배치되고 상기 제2 노드(N72)에 게이트 단자가 연결된 제2 피모스 트랜지스터(PM72), 상기 제1 노드(N71)와 제3 노드(N73) 사이에 배치되고 상기 제2 노드(N72)에 게이트 단자가 연결된 제1 엔모스 트랜지스터(NM71)를 구비한다.

상기 제1 노드(N71)는 상기 클럭 신호(CLK)가 로우 레벨인 경우 하이 레벨로 되며, 상기 클럭 신호(CLK)가 하이 레벨인 경우 상기 평가 신호 쌍 중 하나인 제1 평가 신호를 갖는다. 그리고, 상기 제2 노드(N72)는 상기 클럭 신호(CLK)가 로우 레벨인 경우 하이 레벨로 되며, 상기 클럭 신호(CLK)가 하이 레벨인 경우 상기 평가 신호 쌍 중 다른 하나인 제2 평가 신호를 갖는다. 여기서, 상기 제1 노드(N71) 및 상기 제2 노드(N72)는 상기 제1 출력단(S, R)이다.

또한, 상기 제1 래치부(72)는, 상기 전원 전압 단자(VDD)와 상기 제2 노드(N72) 사이에 배치되고 상기 제1 노드(N71)에 게이트 단자가 연결된 제3 피모스 트랜지스터(PM73), 상기 전원 전압 단자(VDD)와 상기 제2 노드(N72) 사이에 배치되고 상기 클럭 신호(CLK)에 응답하여 턴온 또는 턴오프되는 제4 피모스 트랜지스터PM74), 상기 제2 노드(N72)와 제4 노드(N74) 사이에 배치되고 상기 제1 노드(N71)에 게이트 단자가 연결된 제2 엔모스 트랜지스터(NM72)를 구비한다.

또한, 상기 제1 래치부(72)는, 상기 제3 노드(N73)와 제5 노드(N75) 사이에 배치되고 상기 입력 신호 쌍(D, /D) 중 하나인 제1 입력 신호(D)에 의해 제어되는 제3 엔모스 트랜지스터(NM73), 및 상기 제4 노드(N74)와 제6 노드(N76) 사이에 배치되고 상기 입력 신호 쌍(D, /D) 중 다른 하나인 제2 입력 신호에 의해 제어되는 제4 엔모스 트랜지스터(NM74)를 구비한다.

또한, 상기 제1 래치부(72)는, 상기 클럭 신호(CLK)에 의해 상기 제3 노드(N73)에 동작적으로 연결됨으로써 상기 제3 노드(N73)에 전원전압(VDD)을 제공하는 제5 피모스 트랜지스터(PM75), 상기 클럭 신호(CLK)에 의해 상기 제4 노드(N74)에 동작적으로 연결됨으로써 상기 제4 노드(N74)에 전원전압(VDD)을 제공하는 제6 피모스 트랜지스터(PM76)를 구비한다.

또한, 상기 제1 래치부(72)는, 상기 제5 노드(N75)와 접지단 사이, 및 상기 제6 노드(N76)와 접지단 사이에 배치되고 상기 클럭 신호(CLK)에 응답하여 턴온 또는 턴오프되는 전류 패싱용 트랜지스터들(NM78, NM79)을 구비한다.

상기 제2 래치부(70)는 제1 출력단(S, R)에서 출력되는 상기 평가 신호 쌍을 래치한 후 제2 출력단(Q, /Q)으로 출력한다.

상기 딜레이 감쇄부(73, 74)는 상기 제1 래치부(72)의 전류 패싱 노드 들(N75, N76)에 연결되고, 상기 클럭 신호(CLK)가 제1 레벨에서 제2 레벨로 천이하는 경우, 천이 시점으로부터 상기 제2 출력단(Q, /Q)에서 상기 평가 신호 쌍이 출력되는 시점까지의 신호 딜레이 타임을 줄인다.

상기 딜레이 감쇄부(73, 74)는 인가되는 바이어스 전압(Vg3, Vg4)에 의해 항상 턴온됨으로써 상기 제3 노드(N73) 또는 제4 노드(N74)로부터의 전류가 접지단으로 패싱되도록 하여, 상기 클럭 신호(CLK)가 로우 레벨인 경우 상기 제3 노드(N73) 및 상기 제4 노드(N74)의 신호 레벨이 차이가 나도록 한다. 상기 클럭 신호(CLK)가 로우 레벨인 경우에 상기 제3 노드(N73) 및 상기 제4 노드(N74)의 신호 레벨이 차이가 나도록 하여 클럭 신호(CLK)로부터 출력 신호(Q, /Q)까지의 딜레이를 줄일 수 있음은 앞서의 실시예에서 살펴본 바와 같다.

상기 딜레이 감쇄부(73, 74)는, 각각의 게이트 단자에는 바이어스 전압(Vg3, Vg4)가 인가되고 각각의 드레인 단자는 상기 제5 노드(N75) 및 상기 제6 노드(N76)에 연결되고 각각의 소스 단자는 접지단에 연결된 엔모스 트랜지스터들(NM78, NM79)일 수 있다.

상기 바이어스 전압(Vg3, Vg4)은 상기 엔모스 트랜지스터들(NM78, NM79)을 턴온시킬 정도의 전압이면 충분하다. 따라서, 상기 바이어스 전압(Vg3, Vg4)은 전원전압(VDD)일 수 있다.

상기 고대역 필터부(77)는 상기 제1 래치부(72)의 전류 패싱 노드들(N75, N76) 사이에 연결되고, 상기 입력 신호 쌍(D, /D)의 주파수가 높은 경우에도 주파수에 따른 출력 특성이 나빠지지 않도록 한다.

상기 고대역 필터부(77)는 상기 제5 노드(N75)와 상기 제6 노드(N76) 사이에 병렬로 연결된 저항(R1)과 커패시터(C1)를 구비한다.

도 3의 회로와 도 7의 회로를 비교하면, 도 7의 회로에서는 상기 고대역 필터부(77)가 도 3의 노드(N35)를 좌우로 분리하여 각각의 노드에 전류 소스(73, 74)가 부가되며 분리된 노드 사이에 저항(R1)과 커패시터(C1)가 병렬로 연결됨으로써, 소스 피킹(source peaking) 기법이 적용된다.

소스 피킹 기법은 저주파(low frequency)에서는 이득(gain)을 줄이고 고주파(high frequency)에서는 이득을 유지시켜 ISI(inter symbol interference)를 제거하는 기법을 말한다.

그리하여, 상기 고대역 필터부(77)는 저주파의 이득을 줄이고 고주파의 이득을 유지시킴으로써 ISI를 제거할 수 있다.

도 8 및 도 9는 도 7의 회로의 동작을 설명하기 위한 도면으로서, 도 8은 입력 신호 쌍(D, /D)이 저주파인 경우의 동작을 설명하기 위한 회로도이고, 도 9는 입력 신호 쌍(D, /D)이 고주파인 경우의 동작을 설명하기 위한 회로도이다.

먼저, 도 8을 참조하면, 도 7에서 클럭 신호(CLK)가 로우 레벨이고 입력 신호 쌍(D, /D)이 저주파인 경우의, 고대역 필터부(도 7의 77) 부분의 등가 회로도가 도시되어 있다.

입력 신호 쌍(D, /D)이 저주파인 경우, 엔모스 트랜지스터(NM73, NM74)의 스위칭 속도가 느리므로, 노드(N75)와 노드(N76) 사이에 연결된 고대역 필터부(도 7의 77)에서 커패시터(C1)는 무시될 수 있어 저항(R1)만으로 나타낼 수 있다.

이 때, 노드(N73)와 노드(N74) 간을 출력으로 보면, 상기 입력 신호 쌍(D, /D) 에 대한 출력의 이득(gain)은, gain = gm * ro/{1 + gm(R1/2)} 로 나타낼 수 있다. 상기 저항(R1)은 그래프에서는 RE로 표기되어져 있다.

상기 수식에서 gm은 트랜지스터의 특성을 나타내는 파라미터인 트랜스컨덕턴스(transconductance)이고, ro는 피모스 트랜지스터(PM75, PM76)의 동작 저항을 나타낸다.

다음으로 도 9를 참조하면, 도 7에서 클럭 신호(CLK)가 로우 레벨이고 입력 신호 쌍(D, /D)이 고주파인 경우의, 고대역 필터부(도 7의 77) 부분의 등가 회로도가 도시되어 있다.

입력 신호 쌍(D, /D)이 고주파인 경우, 엔모스 트랜지스터(NM73, NM74)의 스위칭 속도가 빨라지므로, 노드(N75)와 노드(N76) 사이에 연결된 고대역 필터부(도 7의 77)에서 저항(R1)은 무시될 수 있고 커패시터(C1)는 도통 상태로 보여질 수 있다. 따라서, 상기 입력 신호 쌍(D, /D)이 고주파인 경우에는 노드(N75)와 노드(N76)는 하나의 노드로 볼 수 있다.

마찬가지로, 노드(N73)와 노드(N74) 간을 출력으로 보면 상기 입력 신호 쌍(D, /D)에 대한 출력의 이득(gain)은, gain = gm * ro 로 나타낼 수 있다.

도 10은 입력 신호 쌍(D, /D)의 주파수 변화에 따른 출력의 이득을 데시벨(dB)로 나타낸 그래프이다.

도 10에서 보여지는 바와 같이, 소정의 주파수 이하인 경우에는 낮은 이득을 가지며, 소정의 주파수 이상에서는 이득이 높아지다가 급격히 저하되는 특성을 갖 는다. 소정의 주파수 이하에서 낮은 이득을 보이는 것은 도 8에서 설명된 바와 같고, 소정의 주파수 이상에서는 이득이 높아지는 것은 도 9에서 설명된 바와 같다. 그리고, 이득이 급격히 저하되는 것은 센스앰프 플립플롭 자체의 한계에 기인한 것이다.

이와 같이, 도 7에서의 센스앰프 기반의 플립플롭은 고대역 필터의 특성을 보인다.

도 11은 도 7의 센스앰프 기반의 플립플롭을 구비한 메모리 장치가 사용되는 시스템을 간략히 보인 블록도이다.

도 11을 참조하면, 메모리 장치(114)는 버스 채널(bus channel)(112)을 통하여 CPU(110)에 연결된다. 일반적으로 상기 버스 채널(112)은 저대역 필터(low pass filter)의 특성을 보인다. 따라서, 주파수가 높은 신호의 경우에는 상기 버스 채널(112)에 의해 필터링되어지는 현상이 발생되어 상기 시스템의 동작 특성이 나빠지게 된다(예를 들면, ISI가 많이 발생하는 문제점이 있다).

그러나, 만일 상기 반도체 장치 내에 본 발명의 센스앰프 기반의 플립플롭이 구비된 경우에는 상기 시스템의 동작 특성은 개선될 수 있다. 즉, 본 발명의 센스앰프 기반의 플립플롭 내에 고대역 필터부가 구비됨으로써, 저주파 신호는 이득을 줄이고 고주파 신호는 이득을 유지시키는 소스 피킹 기법에 의해 ISI를 제거할 수 있게 된다.

도 12 내지 도 14는 그러한 본 발명의 ISI 제거 효과를 설명하기 위한 도면으로서, 도 12는 입력 신호의 파형을 나타낸 그래프이고, 도 13은 고대역 필터부가 구비되지 아니한 센스앰프 기반의 플립플롭에서의 도 12의 입력 신호에 따른 동작 특성을 나타낸 그래프이며, 도 14는 도 7의 센스앰프 기반의 플립플롭에서의 도 12의 입력 신호에 따른 동작 특성을 나타낸 그래프이다.

도 12를 참조하면, 입력 신호의 아이 패턴(eye pattern)이 보여지는데, 입력 신호들간의 ISI가 많이 발생됨을 알 수 있다. 특히, 입력 신호가 대역폭이 낮은 버스 채널(예를 들면, 도 11의 112)을 통과하여 ISI가 발생한 경우 셋업/홀드 타임의 마진 또는 전압 마진이 감소한다.

도 13을 참조하면, 도 12에서와 같이 ISI가 많이 발생된 신호가 소스 피킹 기법이 적용되지 아니한 센스앰프 기반의 플립플롭(예를 들면, 도 3의 센스앰프 기반의 플립플롭)으로 인가되는 경우, 노드들(도 3의 N33, N34)로부터 출력되는 파형은, 도 12의 입력 신호에서와 유사하게 ISI가 있는 신호가 나옴을 관찰할 수 있다.

도 14를 참조하면, 도 13과 비교할 경우 소스 피킹 기법에 의해 ISI가 제거되어 노드(도 7의 N73, N74)의 파형이 비교적 깨끗하게 출력됨을 알 수 있다. 그리고, 클럭 신호(CLK)가 하이 레벨이 될 때(Tsense), 입력 신호가 감지 및 증폭되고 셋업/홀드 타임 또는 전압 마진이 증가될 수 있다.

또한, 도 12에서와 같은 ISI가 있는 입력 신호에서 클럭 신호로부터 출력 신호까지의 딜레이도 앞서 도 5에서 보인 바와 같이, 소스 피킹 기법이 적용되지 않은 경우에는 약 250psec(도 5의 gb1, gb2), 약 190psec(도 5의 ga1, ga2)로서, 도 7의 센스앰프 기반의 플립플롭에서와 같이 소스 피킹 기법에 적용된 경우에는 약 170psec(미도시)로 개선된다.

본 발명에 따른 센스앰프 기반의 플립플롭은 상기 실시예들로써 설명되어지고, 이하에서는 상기 센스앰프 기반의 플립플롭을 구성하는 센스앰프 회로에 관하여 설명한다.

도 3을 참조하면, 상기 센스앰프 기반의 플립플롭을 구성하는 제1 래치부(32)는 전류 감지형 센스앰프로 볼 수 있다. 상기 설명들에서는 상기 제1 래치부(32)와 딜레이 감쇄부(33, 34)를 별개의 구성 요소로서 설명하였으나, 이하에서는 상기 제1 래치부(32)와 상기 딜레이 감쇄부(33, 34)를 하나의 센스앰프 회로로 취급하여 설명한다.

본 발명의 일 실시예에 따라 클럭 신호(CLK)에 응답하여 동작하고, 상기 클럭 신호(CLK)가 하이 레벨인 경우에 입력 신호 쌍(D, /D)을 감지 및 증폭하여 그에 대응되는 출력 신호 쌍(S, R)을 생성하는 센스앰프 회로(32, 33, 34)는, 한 쌍의 프리챠지 인에이블 스위치부(PM31, PM34), 래치부(PM32, NM31, PM33, NM32), 전압 변동 방지부(PM35, PM36), 입력 신호 인가부(NM33, NM34), 접지용 스위치부(NM35) 및 딜레이 감쇄부(33, 34)를 구비한다.

상기 프리챠지 인에이블 스위치부(PM31, PM34)는 두 개의 피모스 트랜지스터(PM31, PM34)를 구비한다. 하나의 피모스 트랜지스터(PM31)는 전원 전압 단자(VDD)와 제1 노드(N31) 사이에 연결되고 다른 하나는 상기 전원 전압 단자(VDD)와 제2 노드(N32) 사이에 연결되어, 클럭 신호(CLK)가 로우 레벨인 경우에 상기 제1 노드(N31) 및 상기 제2 노드(N32)의 전압이 하이 레벨이 되도록 한다.

상기 래치부(PM32, NM31, PM33, NM32)는 두 개의 인버터로 구성된다. 피모스 트랜지스터(PM32) 및 엔모스 트랜지스터(NM31)를 구비하는 제1 인버터는 상기 제1 노드(N31)를 출력단으로 하고 상기 제2 노드(N32)를 입력단으로 한다. 그리고, 피모스 트랜지스터(PM33) 및 엔모스 트랜지스터(NM32)를 구비하는 제2 인버터는 상기 제1 노드(N31)를 입력단으로 하고 상기 제2 노드(N32)를 출력단으로 한다.

상기 전압 변동 방지부(PM35, PM36)는 상기 래치부(PM32, NM31, PM33, NM32)의 전류 패싱 노드들인 상기 센스앰프 회로의 제3 노드(N33) 및 제4 노드(N34) 각각에 연결되어 상기 제3 노드(N33) 및 제4 노드(N34)의 전압 변동, 특히 전압 강하를 방지하는 역할을 한다.

상기 전압 변동 방지부(PM35, PM36)는 클럭 신호(CLK)에 의해 제어되는 피모스 트랜지스터(PM35, PM36)를 구비한다.

클럭 신호(CLK)가 로우 레벨인 경우, 엔모스 트랜지스터(NM31, NM32)로 인해 상기 제3 노드(N33) 및 제4 노드(N34)의 전압이 문턱 전압만큼 낮아지는 현상을 방지하기 위해, 상기 피모스 트랜지스터(PM35, PM36)가 턴온된다.

상기 클럭 신호(CLK)가 하이 레벨로 천이하는 경우, 상기 피모스 트랜지스터(PM35, PM36)는 턴오프된다. 따라서, 이 경우에는 상기 피모스 트랜지스터(PM35, PM36)는 상기 제3 노드(N33) 및 상기 제4 노드(N34)의 신호 레벨에 영향을 미치지 않게 된다.

상기 입력 신호 인가부(NM33, NM34)는 상기 제3 노드(N33)와 제5 노드(N35) 사이에 배치되어 제1 입력 신호(D)를 수신하는 입력 트랜지스터(NM33)와, 상기 제4 노드(N34)와 제5 노드(N35) 사이에 연결되어 제2 입력 신호(/D)를 수신하는 입력 트랜지스터(NM34)를 구비한다.

예를 들어, 상기 클럭 신호(CLK)가 하이 레벨이고, 상기 제1 입력 신호(D)의 레벨이 상기 제2 입력 신호(/D)의 레벨보다 더 높은 경우에는 상기 입력 트랜지스터(NM33)는 상기 입력 트랜지스터(NM34)보다 더 강하게 턴온된다. 그로 인해, 상기 제3 노드(N33) 및 제1 노드(N31)는 로우 레벨로 되고, 상기 제2 노드(N32)는 하이 레벨로 남아 있게 된다.

상기 접지용 스위치부(NM35)는 상기 제5 노드(N35)와 접지 단자 사이에 연결되고 상기 클럭 신호(CLK)에 의해 제어된다. 즉, 상기 접지용 스위치부(NM35)는 상기 입력 신호 인가부(NM33, NM34)에 연결되고, 상기 클럭 신호(CLK)에 응답하여 턴온 또는 턴오프됨으로써 상기 입력 신호 인가부(NM33, NM34)의 전류를 접지단으로 패싱한다. 예를 들면, 도 3에 도시된 바와 같이 상기 접지용 스위치부(NM35)는 상기 클럭 신호(CLK)가 하이 레벨인 경우에는 턴온되고 상기 클럭 신호(CLK)가 로우 레벨인 경우에는 턴오프됨으로써 상기 입력 신호 인가부(NM33, NM34)의 전류를 접지단으로 패싱한다.

상기 딜레이 감쇄부(33, 34)는 상기 입력 신호 인가부(NM33, NM34)에 연결되고 상기 클럭 신호(CLK)가 로우 레벨인 경우 상기 전류 패싱 노드들(N33, N34)의 신호 레벨이 차이가 나도록 하는 역할을 한다. 상기 딜레이 감쇄부(33, 34)는 적어도 하나 이상의 엔모스 트랜지스터(NM36, NM37)일 수 있다. 즉, 도 3에서는 두 개의 엔모스 트랜지스터(NM36, NM37)로 나눠져 있으나, 하나의 엔모스 트랜지스터(NM36)일 수도 있고, 세 개 이상의 엔모스 트랜지스터들일 수도 있다. 상기 엔모 스 트랜지스터들(NM36, NM37)은 게이트 단자에는 바이어스 전압(Vg1, Vg2)이 인가되고 드레인 단자는 상기 입력 신호 인가부(NM33, NM34) 즉 노드(N35)에 연결되고 소스 단자는 접지단에 연결된다. 상기 바이어스 전압(Vg1, Vg2)은 전원전압(VDD)일 수도 있다. 그리하여, 상기 딜레이 감쇄부(NM36, NM37)는 인가되는 바이어스 전압(Vg1, Vg2)에 의해 항상 턴온되어져 상기 전류 패싱 노드들(N33, N34)의 전류를 접지단으로 패싱한다.

그 밖의 상기 센스앰프 회로의 동작은, 상기 센스앰프 기반의 플립플롭에서 충분히 설명되어졌으므로 중복되는 설명은 생략한다.

본 발명에 따른 센스앰프 회로 및 그를 갖는 센스앰프 기반의 플립플롭은 반도체 메모리 장치에서의 입출력(I/O) 센스앰프, 데이터 라이트 경로(data write path)에서의 센스앰프 등에 채용되어질 수 있을 뿐만 아니라, 특히 고속이면서 안정된 동작을 요하는 시스템에 널리 채용되어질 수 있다.

본 발명에 따른 센스앰프 회로 및 그를 갖는 센스앰프 기반의 플립플롭은 상기 실시예들에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술 분야에서 통상의 지식을 가지는 자에게 자명한 사실이라 할 것이다.

상술한 바와 같이 본 발명은 센스앰프 회로 및 그를 갖는 센스앰프 기반의 플립플롭을 제공함으로써, 클럭 신호로부터 출력 신호까지의 딜레이 타임을 줄임으 로써 메모리 장치의 동작 속도를 향상시키며, 상기 센스앰프 기반의 플립플롭 뒷단의 설계도 용이하게 하는 효과를 갖는다.

또한, 본 발명은 센스앰프 회로로 인가되는 신호의 ISI 현상을 줄여 데이터의 손실, 동작 불량 등을 감소 또는 최소화하는 효과를 갖는다.

Claims

클럭 신호에 응답하여 동작하는, 센스앰프 기반의 플립플롭에 있어서:

상기 클럭 신호가 제1 레벨인 경우 제1 출력단으로 제2 레벨의 신호를 출력하며, 상기 클럭 신호가 제2 레벨인 경우 상기 제1 출력단으로 입력 신호 쌍에 대응되는 평가 신호 쌍을 출력하는 제1 래치부;

상기 제1 출력단으로부터 출력되는 상기 평가 신호 쌍을 래치한 후, 제2 출력단으로 출력하는 제2 래치부; 및

상기 제1 래치부의 전류 패싱 노드에 연결되고, 상기 클럭 신호가 제1 레벨에서 제2 레벨로 천이하는 경우 천이 시점으로부터 상기 제2 출력단에서 상기 평가 신호 쌍이 출력되는 시점까지의 신호 딜레이 타임을 줄이기 위한 딜레이 감쇄부;를 구비함을 특징으로 하는 센스앰프 기반의 플립플롭.
제1항에 있어서,

상기 제1 레벨은 로우 레벨이며, 상기 제2 레벨은 하이 레벨인 것을 특징으로 하는 센스앰프 기반의 플립플롭.
제2항에 있어서, 상기 제1 래치부는,

상기 클럭 신호가 로우 레벨인 경우 하이 레벨로 되며, 상기 클럭 신호가 하이 레벨인 경우 제1 평가 신호를 갖는 제1 노드; 및

상기 클럭 신호가 로우 레벨인 경우 하이 레벨로 되며, 상기 클럭 신호가 하이 레벨인 경우 제2 평가 신호를 갖는 제2 노드를 구비하고,

상기 제1 노드 및 제2 노드는 상기 제1 출력단이고 상기 제1 평가 신호 및 상기 제2 평가 신호는 상기 평가 신호 쌍 임을 특징으로 하는 센스앰프 기반의 플립플롭.
제3항에 있어서, 상기 제1 래치부는,

전원 전압 단자와 상기 제1 노드 사이에 배치되고 상기 클럭 신호에 응답하여 턴온 또는 턴오프되는 제1 피모스 트랜지스터;

상기 전원 전압 단자와 상기 제1 노드 사이에 배치되고 상기 제2 노드에 게이트 단자가 연결된 제2 피모스 트랜지스터;

상기 제1 노드와 제3 노드 사이에 배치되고 상기 제2 노드에 게이트 단자가 연결된 제1 엔모스 트랜지스터;

상기 전원 전압 단자와 상기 제2 노드 사이에 배치되고 상기 제1 노드에 게이트 단자가 연결된 제3 피모스 트랜지스터;

상기 전원 전압 단자와 상기 제2 노드 사이에 배치되고 상기 클럭 신호에 응답하여 턴온 또는 턴오프되는 제4 피모스 트랜지스터;

상기 제2 노드와 제4 노드 사이에 배치되고 상기 제1 노드에 게이트 단자가 연결된 제2 엔모스 트랜지스터;

상기 제3 노드와 제5 노드 사이에 배치되고 상기 입력 신호쌍 중 하나인 제1 입력 신호에 의해 제어되는 제3 엔모스 트랜지스터;

상기 제4 노드와 상기 제5 노드 사이에 배치되고 상기 입력 신호쌍 중 다른 하나인 제2 입력 신호에 의해 제어되는 제4 엔모스 트랜지스터;

상기 클럭 신호에 의해 상기 제3 노드에 동작적으로 연결됨으로써 상기 제3 노드에 전원전압을 제공하는 제5 피모스 트랜지스터;

상기 클럭 신호에 의해 상기 제4 노드에 동작적으로 연결됨으로써 상기 제4 노드에 전원전압을 제공하는 제6 피모스 트랜지스터; 및

상기 제5 노드와 접지단 사이에 배치되고 상기 클럭 신호에 응답하여 턴온 또는 턴오프되는 제5 엔모스 트랜지스터를 구비함을 특징으로 하는 센스앰프 기반의 플립플롭.
제4항에 있어서,

상기 제5 노드는 상기 제1 래치부의 전류 패싱 노드임을 특징으로 하는 센스앰프 기반의 플립플롭.
제5항에 있어서,

상기 딜레이 감쇄부는 상기 클럭 신호가 로우 레벨인 경우 상기 제3 노드 및 상기 제4 노드의 신호 레벨이 차이가 나도록 함을 특징으로 하는 센스앰프 기반의 플립플롭.
제6항에 있어서,

상기 딜레이 감쇄부는 인가되는 바이어스 전압에 의해 항상 턴온되어져 상기 제3 노드 또는 제4 노드로부터의 전류를 접지단으로 패싱함을 특징으로 하는 센스앰프 기반의 플립플롭.
제7항에 있어서, 상기 딜레이 감쇄부는,

게이트 단자에는 상기 바이어스 전압이 인가되고 드레인 단자는 상기 제5 노드에 연결되고 소스 단자는 접지단에 연결된 적어도 하나 이상의 엔모스 트랜지스터임을 특징으로 하는 센스앰프 기반의 플립플롭.
제8항에 있어서,

상기 바이어스 전압은 전원전압임을 특징으로 하는 센스앰프 기반의 플립플 롭.
클럭 신호에 응답하여 동작하고, 상기 클럭 신호가 하이 레벨인 경우에 입력 신호 쌍을 감지 및 증폭하여 그에 대응되는 출력 신호 쌍을 생성하는 센스앰프 회로에 있어서:

하나는 전원 전압 단자와 제1 노드 사이에 배치되고 다른 하나는 상기 전원 전압 단자와 제2 노드 사이에 배치되어, 클럭 신호가 로우 레벨인 경우 상기 제1 노드의 전압 및 상기 제2 노드의 전압이 하이 레벨이 되도록 하는 한 쌍의 프리챠지 인에이블 스위치부;

상기 제1 노드를 출력단으로 하고 상기 제2 노드를 입력단으로 하는 제1 인버터와, 상기 제1 노드를 입력단으로 하고 상기 제2 노드를 출력단으로 하는 제2 인버터를 구비하는 래치부;

상기 클럭 신호가 로우 레벨인 경우 상기 래치부의 전류 패싱 노드들의 전압을 안정화하기 위한 전압 변동 방지부;

상기 래치부의 전류 패싱 노드들에 연결되고 상기 입력 신호 쌍을 수신하는 입력 신호 인가부;

상기 입력 신호 인가부에 연결되고, 상기 클럭 신호에 응답하여 턴온 또는 턴오프됨으로써 상기 입력 신호 인가부의 전류를 접지단으로 패싱하는 접지용 스위치부; 및

상기 입력 신호 인가부에 연결되고 상기 클럭 신호가 로우 레벨인 경우 상기 전류 패싱 노드들의 신호 레벨이 차이가 나도록 하기 위한 딜레이 감쇄부;를 구비함을 특징으로 하는 센스앰프 회로.
제10항에 있어서,

상기 딜레이 감쇄부는 인가되는 바이어스 전압에 의해 항상 턴온되어져 상기 전류 패싱 노드들의 전류를 접지단으로 패싱함을 특징으로 하는 센스앰프 회로.
제11항에 있어서, 상기 딜레이 감쇄부는,

게이트 단자에는 상기 바이어스 전압이 인가되고 드레인 단자는 상기 입력 신호 인가부에 연결되고 소스 단자는 접지단에 연결된 적어도 하나 이상의 엔모스 트랜지스터임을 특징으로 하는 센스앰프 회로.
클럭 신호에 응답하여 동작하는, 센스앰프 기반의 플립플롭에 있어서:

상기 클럭 신호가 제1 레벨인 경우 제1 출력단으로 제2 레벨의 신호를 출력하며, 상기 클럭 신호가 제2 레벨인 경우 상기 제1 출력단으로 입력 신호 쌍에 대응되는 평가 신호 쌍을 출력하는 제1 래치부;

상기 제1 출력단에서 출력되는 상기 평가 신호 쌍을 래치한 후, 제2 출력단으로 출력하는 제2 래치부;

상기 제1 래치부의 전류 패싱 노드들에 연결되고, 상기 클럭 신호가 제1 레벨에서 제2 레벨로 천이하는 경우 천이 시점으로부터 상기 제2 출력단에서 상기 평가 신호 쌍이 출력되는 시점까지의 신호 딜레이 타임을 줄이기 위한 딜레이 감쇄부; 및

상기 제1 래치부의 전류 패싱 노드들 사이에 연결되고, 상기 입력 신호 쌍의 주파수가 높은 경우에도 주파수에 따른 출력 특성이 나빠지지 않도록 하기 위한 고대역 필터부;를 구비함을 특징으로 하는 센스앰프 기반의 플립플롭.
제13항에 있어서,

상기 제1 레벨은 로우 레벨이며, 상기 제2 레벨은 하이 레벨인 것을 특징으로 하는 센스앰프 기반의 플립플롭.
제14항에 있어서, 상기 제1 래치부는,

상기 클럭 신호가 로우 레벨인 경우 하이 레벨로 되며, 상기 클럭 신호가 하이 레벨인 경우 제1 평가 신호를 갖는 제1 노드; 및

상기 클럭 신호가 로우 레벨인 경우 하이 레벨로 되며, 상기 클럭 신호가 하 이 레벨인 경우 제2 평가 신호를 갖는 제2 노드를 구비하고,

상기 제1 노드 및 제2 노드는 상기 제1 출력단이고 상기 제1 평가 신호 및 상기 제2 평가 신호는 상기 평가 신호 쌍임을 특징으로 하는 센스앰프 기반의 플립플롭.
제15항에 있어서, 상기 제1 래치부는,

전원 전압 단자와 상기 제1 노드 사이에 배치되고 상기 클럭 신호에 응답하여 턴온 또는 턴오프되는 제1 피모스 트랜지스터;

상기 전원 전압 단자와 상기 제1 노드 사이에 배치되고 상기 제2 노드에 게이트 단자가 연결된 제2 피모스 트랜지스터;

상기 제1 노드와 제3 노드 사이에 배치되고 상기 제2 노드에 게이트 단자가 연결된 제1 엔모스 트랜지스터;

상기 전원 전압 단자와 상기 제2 노드 사이에 배치되고 상기 제1 노드에 게이트 단자가 연결된 제3 피모스 트랜지스터;

상기 전원 전압 단자와 상기 제2 노드 사이에 배치되고 상기 클럭 신호에 응답하여 턴온 또는 턴오프되는 제4 피모스 트랜지스터;

상기 제2 노드와 제4 노드 사이에 배치되고 상기 제1 노드에 게이트 단자가 연결된 제2 엔모스 트랜지스터;

상기 제3 노드와 제5 노드 사이에 배치되고 상기 입력 신호쌍 중 하나인 제1 입력 신호에 의해 제어되는 제3 엔모스 트랜지스터;

상기 제4 노드와 상기 제6 노드 사이에 배치되고 상기 입력 신호쌍 중 다른 하나인 제2 입력 신호에 의해 제어되는 제4 엔모스 트랜지스터;

상기 클럭 신호에 의해 상기 제3 노드에 동작적으로 연결됨으로써 상기 제3 노드에 전원전압을 제공하는 제5 피모스 트랜지스터;

상기 클럭 신호에 의해 상기 제4 노드에 동작적으로 연결됨으로써 상기 제4 노드에 전원전압을 제공하는 제6 피모스 트랜지스터; 및

상기 제5 노드와 접지단 사이, 및 상기 제6 노드와 접지단 사이에 배치되고 상기 클럭 신호에 응답하여 턴온 또는 턴오프되는 전류 패싱용 트랜지스터들을 구비함을 특징으로 하는 센스앰프 기반의 플립플롭.
제16항에 있어서,

상기 딜레이 감쇄부는 인가되는 바이어스 전압에 의해 항상 턴온됨으로써 상기 제3 노드 또는 제4 노드로부터의 전류가 접지단으로 패싱되도록 하여, 상기 클럭 신호가 로우 레벨인 경우 상기 제3 노드 및 상기 제4 노드의 신호 레벨이 차이가 나도록 함을 특징으로 하는 센스앰프 기반의 플립플롭.
제17항에 있어서, 상기 딜레이 감쇄부는,

각각의 게이트 단자에는 바이어스 전압이 인가되고 각각의 드레인 단자는 상기 제5 노드 및 상기 제6 노드에 연결되고 각각의 소스 단자는 접지단에 연결된 엔모스 트랜지스터들임을 특징으로 하는 센스앰프 기반의 플립플롭.
제17항에 있어서,

상기 고대역 필터부는 상기 제5 노드와 상기 제6 노드 사이에서 병렬로 연결된 저항과 커패시터를 구비함을 특징으로 하는 센스앰프 기반의 플립플롭.
제17항에 있어서,

상기 바이어스 전압은 전원전압임을 특징으로 하는 센스앰프 기반의 플립플롭.