KR100196507B1 - 감지증폭기 - Google Patents
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Abstract
본 발명은 감지증폭기에 관해 게시한다. 종래의 감지증폭기는 차동증폭단의 출력라인이 이궐라이징되지 않으면 입력데이터를 정확하게 감지할 수 없었으나, 본 발명의 감지증폭기는 입력데이터를 감지하는 차동증폭단과 상기 차동증폭단의 출력라인을 이퀄라이징시키는 이퀄라이징부로 구성된 감지증폭기에 있어서, 상기 차동증폭단에 연결되어서 이퀄라이징이 안됨으로 말미암아 차동증폭기의 출력이 래취되는 현상을 풀어주는 언래취부를 구비함으로써 이퀄라이징이 정확하게 되어있지 않더라도 입력데이터를 정확하게 감지할 수 있다.
Description
제1도는 종래의 PMOS 교차결합(Cross-Coupled) 감지증폭기의 회로도.
제2도는 이퀄라이징 펄스신호의 주기가 1ns일 때 상기 제1도와 제3도의 신호파형도.
제3도는 본 발명의 PMOS 교차결합 감지증폭기의 회로도.
제4도는 이퀄라이징 펄스신호의 주기가 2ns일 때 상기 제1도와의 제3도의 신호파형도.
본 발명은 감지증폭기에 관한 것으로서, 특히 반도체 메모리 장치에 이용되는 감지증폭기에 관한 것이다.
DRAM 반도체 장치에 있어서, 메모리 셀 트랜지스터에 저장된 데이터를 읽어내기 위해서는 감지증폭기를 이용한다. 그리고 메모리 셀 트랜지스터와 감지증폭기를 연결시켜주는 비트라인과 상보비트라인은 메모리 셀 트랜지스터에 저장된 데이터를 빠른 시간에 읽어내되 노이즈없이 읽어내기 위해서 데이터를 읽기전에는 항상 전원전압의 절반상태로 이퀄라이징(equalizing)된 상태로 대기한다. 만일 비트라인과 상보비트라인이 이퀄라이징되지 않은 상태에서 메모리 셀 트랜지스터에 저장된 데이터를 읽어낼 경우에, 감지증폭기는 데이터를 부정확하게 감지하는 오동작을 하게될 수가 있다. 따라서 비트라인과 상보비트라인은 항상 정확하게 이퀄라이징되어 있어야 한다.
제1도는 종래의 교차결합 감지증폭기의 회로도이다.
그 구조는 메모리 셀 트랜지스터에 저장된 데이터를 감지하는 차동증폭단(1)과, 상기 차동증폭단(1)의 출력라인을 이퀄라이징시켜주는 이퀄라이징부(3)로 구성되어 있다.
상기 차동증폭단(1)은 전원전압(Vcc)에 연결된 두개의 PMOS트랜지스터들(5, 7)과, 상기 두개의 PMOS트랜지스터들(5, 7)에 각각 연결된 NMOS트랜지스터들(9, 11) 및 상기 NMOS트랜지스터들(9, 11)에 공통으로 접속된 NMOS트랜지스터(13)로 구성되어 있다. 그리고, 상기 두개의 NMOS트랜지스터들(9, 11)에 입력신호인 sai와 saib가, 상기 두개의 PMOS트랜지스터들(5, 7)에 출력신호인 o_saO와 o_saob가, 상기 NMOS트랜지스터(13)에 펄스신호인 pse신호가 연결되어 있다. 상기 이퀄라이징부(3)는 전원전압에 연결된 두개의 PMOS트랜지스터들(15, 17)과, 상기 두개의 PMOS트랜지스터들(15, 17) 사이에 연결되면서 한 쪽은 o_sao에 다른 한쪽은 o_saob에 연결된 NMOS트랜지스터(19)와 상기 각각의 게이트들에 연결된 이퀄라이징신호인 eq로 구성되어 있다.
제1도의 감지증폭기의동작을 살펴보면, 대기상태에서 eq신호에 의해 o_sao와 o_saob는 이퀄라이징이 되어 있고, 이 상태에서 sai가 하이(high)레벨로 saib가 로우(low)레벨로 입력됨과 동시에 pse가 하이레벨로 입력되면, 제3NMOS트랜지스터(13)가 턴온되어 제1NMOS트랜지수터(9)에 흐르는 전류가 제2NMOS트랜지스터(11)에 흐르는 전류보다 크게 된다. 이것은 제2PMOS트랜지스터(7)를 많이 턴온시켜서 o_sao로 많은 전압이 유기되게하여 sai의 전압이 감지되게 한다.
그런데 제2도에서 보는 바와 같이 pse로 1ns의 짧은 펄스신호가 입력된 상태에서 o_sao와 o_saob가 이퀄라이징이 정확하게 되어있지 않을 경우, 제1PMOS트랜지스터(5)와 제2PMOS트랜지스터(7)에 흐르는 전류가 제1NMOS트랜지스터(9)와 제2NMOS트랜지스터(11)에 흐르는 전류보다 크게 되어 o_sao와 o_saob를 래취시켜서 입력신호를 감지하지 못하게 되어 오동작을 일으키게 된다.
상술한 바와 같이 종래의 PMOS 교차결합 감지증폭기는 이퀄라이징이 정확하게 되어있지 않게 되면 감지증폭기의 오동작을 유발하게 된다.
따라서, 본 발명의 목적은 이퀄라이징이 안된 상태에서도 데이터를 정확하게 감지할 수 있는 감지증폭기를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은, 입력데이터를 감지하는 차동증폭단과 상기 차동증폭단의 출력라인을 이퀄라이징시키는 이퀄라이징부로 구성된 감지증폭기에 있어서, 상기 차동증폭단에 연결되어서 이퀄라이징이 안됨으로 말미암아 차동증폭기의 출력이 래취되는 현상을 풀어주는 언래취부를 구비하는 감지증폭기를 제공한다.
상기 언래취부는 소오스가 전원전압에 연결되고 게이트와 드레인은 서로 접속된 상태에서 차동증폭단에 연결된 PMOS트랜지스터와 상기 PMOS트랜지스터의 드레인에 드레인이 연결되고 게이트에 감지증폭기의 입력신호가 연결되며 소오스는 차동증폭단에 연결된 NMOS트랜지스터로 구성되는 것이 바람직하다.
상기 본 발명에 의하여 감지증폭기의 출력라인이 이퀄라이징이 되지 않더라도 감지증폭기는 입력데이터를 감지할 수가 있다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
제3도는 본 발명의 PMOS 교차결합 감지증폭기의 회로도이다. 그 구조는 메모리 셀 트랜지스터에 저장된 데이터를 감지하는 차동증폭단(21)과, 상기 차동증폭단(21)의 출력라인을 이퀄라이징시켜주는 이퀄라이징부(23) 및 상기 차동증폭단(21)이 래취되지 않도록 하는 언래취부(25)로 구성되어 있다. 상기 차동증폭단(21)은 전원전압에 연결된 제1PMOS트랜지스터(27) 및 제2PMOS트랜지스터(29)와, 상기 제1PMOS트랜지스터(27) 및 제2PMOS트랜지스터(29)에 각각 연결된 제1NMOS트랜지스터(31) 및 제2NMOS트랜지스터(33)와, 상기 제1NMOS트랜지스터(31) 및 제2NMOS트랜지스터(33)에 공통으로 접속된 제3NMOS트랜지스터(35)로 구성되어 있다. 그리고, 상기 제1NMOS트랜지스터(31)와 제2NMOS트랜지스터(33)에 입력신호인 sai와 saib가, 상기 제1PMOS트랜지스터(27) 및 제2PMOS트랜지스터(29)에 출력신호인 n_sao와 n_saob가, 상기 제3NMOS트랜지스터(35)에 펄스신호인 pse신호가 연결되어 있다. 상기 이퀄라이징부(23)는 전원전압에 연결된 두개의 PMOS트랜지스터와, 상기 두개의 PMOS트랜지스터 사이에 연결되면서 한쪽은 n_sao에 다른 한쪽은 n_saob에 연결된 NMOS트랜지스터와 상기 각각의 게이트들에 연결된 이퀄라이징신호인 eq로 구성되어 있다. 상기 언래취부(25)는 전원전압에 소오스가 연결되고 게이트와 드레인은 서로 접속된 상태에서 상기 차동증폭단(21)의 제2PMOS게이트(29)에 연결된 제3PMOS트랜지스터(37) 및 상기 제3PMOS트랜지스터(37)의 드레인에 드레인이 연결되고 게이트는 sai와 연결되며 소오스는 상기 차동증폭단(21)의 제2NMOS트랜지스터(33)의 드레인에 연결된 제4NMOS트랜지스터(39)로 구성되어 있다.
제3도의 감지증폭기의 동작을 살펴보면, 대기상태에서 sai가 로우레벨이고 saib가 하이레벨일 때, 제2NMOS트랜지스터(33)에는 제1NMOS트랜지스터(31)와 제4NMOS트랜지스터(39)를 합한 전류값 보다 더 많은 전류가 흐르게 되어 n_sao는 n_saob보다 상대적으로 낮은 전압을 갖는다. 이로 인해 제1PMOS트랜지스터(27)는 많이 턴온되어 n_saob전압은 높게되고 제2PMOS트랜지스터(29)는 더욱 오프(off)되어 n_sao는 전압이 더 낮아진다. 다음에 제3도의 T1시점에서 보듯이 n_sao와 n_saob가 이퀄라이징되지 않은 상태에서 sai가 하이(high)레벨로 saib가 로우(low)레벨로 입력됨과 동시에 pse가 하이레벨로 입력되면, 제1NMOS트랜지스터(31)에 흐르는 전류가 제2NMOS트랜지스터(33)에 흐르는 전류보다 크게 된다. 그런데 이전의 상태에서는 n_sao가 로우레벨이므로 제1PMOS트랜지스터(27)가 많이 열려있어서 n_saob의 전압은 낮아지고 이로 인해 제2PMOS트랜지스터(29)는 더 많이 온되어 n_sao를 하이레벨로 올려주어서 입력전압을 감지하게 된다.
제4도는 이퀄라이징 펄스신호의 주기가 2ns일 때 상기 제1도와의 제3도의 신호 파형도이다. 이퀄라이징 펄스신호의 주기가 2ns일 때, 감지증폭기의 감지상태를 보여준다. 본 발명의 감지증폭기(출력신호인 n_sao와 n_saob)와 종래의 감지증폭기(출력신호인 o_sao와 o_saob) 모두 입력데이터를 제대로 감지하지만, 종래의 감지증폭기가 본 발명의 감지증폭기에 비해 5ns 지연되어 입력데이터를 감지하는 것을 알 수 있다.
상술한 바와 같이, 본 발명의 감지증폭기는 차동증폭단의 래취현상의 발생을 방지하여 차동증폭단의 출력라인이 이퀄라이징되지 않은 상태에서도 입력데이터를 정확하게 감지할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.
Claims (2)
- 입력데이터를 감지하는 차동증폭단과 상기 차동증폭단의 출력라인을 이퀄라이징시키는 이퀄라이징부로 구성된 감지증폭기에 있어서, 상기 차동증폭단에 연결되어서 이퀄라이징 되지 않아 차동증폭기의 출력이 래취되는 현상을 풀어주는 언래취부를 구비하는 것을 특징으로 하는 감지증폭기.
- 제1항에 있어서, 상기 언래취부는 소오스가 전원전압에 연결되고 게이트와 드레인은 서로 접속된 상태에서 차동증폭단에 연결된 PMOS트랜지스터와 상기 PMOS트랜지스터의 드레인에 드레인이 연결되고 게이트에 감지증폭기의 입력신호가 연결되며 소오스는 차동증폭단에 연결된 NMOS트랜지스터로 구성되는 것을 특징으로 하는 감지증폭기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960003079A KR100196507B1 (ko) | 1996-02-08 | 1996-02-08 | 감지증폭기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960003079A KR100196507B1 (ko) | 1996-02-08 | 1996-02-08 | 감지증폭기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970063255A KR970063255A (ko) | 1997-09-12 |
| KR100196507B1 true KR100196507B1 (ko) | 1999-06-15 |
Family
ID=19450963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019960003079A KR100196507B1 (ko) | 1996-02-08 | 1996-02-08 | 감지증폭기 |
Country Status (1)
| Country | Link |
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| KR (1) | KR100196507B1 (ko) |
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| KR20020034636A (ko) * | 2000-11-02 | 2002-05-09 | 윤종용 | 저전력 시스템에서 비트라인 센스앰프의 동작특성이향상되는 반도체 메모리 장치 |
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1996
- 1996-02-08 KR KR1019960003079A patent/KR100196507B1/ko not_active IP Right Cessation
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| KR970063255A (ko) | 1997-09-12 |
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