KR100328160B1 - 자동비트라인프리차지및등화기능과함께비트라인부하를가진메모리 - Google Patents

자동비트라인프리차지및등화기능과함께비트라인부하를가진메모리 Download PDF

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Abstract

비트 라인 부하(380)는 비트 라인 쌍에 연결되며, 바이폴라 풀업 트랜지스터(389, 403), P-채널 부하 트랜지스터(390, 404), NAND 논리 게이트(395), 및 P-채널 등화 트랜지스터를 포함한다. 상기 NAND 논리 게이트(395)는 상기 비트 라인 쌍 위에 차동 전압을 감지하여 등화 신호를 제공한다. 기록 제어 신호가 기록 사이클의 종료를 표시할 때, 등화 신호는 비트 라인 쌍의 프리차지 및 등화를 개시한다.

Description

자동 비트 라인 프리차지 및 등화기능과 함께 비트 라인부하를 가진 메모리
본 발명은 일반적으로 메모리, 특히 자동 비트 라인 프리차지 및 등화 기능과 함께 비트 라인 부하를 가진 메모리에 관한 것이다.
정적 랜덤 액세스 메모리(SRAM)에서, 한 메모리 쎌로부터 판독되거나 또는 그것에 기록된 데이타 비트는 전형적으로 당해 메모리 쎌에 연결된 비트 라인 쌍사이의 차동(differential)으로 표시된다. 다중 메모리 쎌이 한 비트 라인 쌍에 연결된다. 상기 메모리의 한 기록 사이클동안, 상기 데이타 비트가 한 차동 전압으로써 상기 비트 라인 쌍 위로 구동된다. 상기 차동 전압은 상기 선택된 메모리 쎌 안에서 현재 값을 오버라이팅하기에 충분하리 만큼 크다. 판독 사이클이 발생할 때, 상기 선택된 메모리 쎌은 그 안에 저장된 데이타 비트를 비교적 적은 차동 전압으로써 상기 비트 라인 쌍 위에 위치시킨다.
판독 사이클이 발생하기 전, 상기 비트 라인 쌍 위에 존재하는 차동 전압은 당해 판독 사이클동안 데이타가 메모리 쎌 내에 오기록되지 않을 정도로 충분히 낮은 레벨로 감소되어야 한다. 상기 차동 전압은, 기록 사이클의 종료 시, 판독 사이클이 불필요하게 연장되지 않도록 빠르게 감소되어야만 한다. 이 프로세스는 기록 회수(write recovery)로 불린다.
기록 회수는 전형적으로 비트 라인 부하로 알려진 회로를 사용함으로써 이루어진다. 상기 비트 라인 부하는 이것이 연결되는 비트 라인 쌍 상에서 차동 전압을 프리차지 또는 등화시킨다. 몇몇 메모리에서, 상기 비트 라인 쌍은 상기 비트라인 부하에 의해 프리차지된 상태로 유지되며, 이 경우 상기 비트 라인 부하는 상기 비트 라인 쌍을 재충전시키는 기능을 할 수도 있다.
비트 라인 등화 동안, 상기 비트 라인 부하는 상기 비트 라인 쌍 중 한 비트라인을 나머지 다른 비트 라인에 연결시킨다. 상기 비트 라인 쌍을 "프리차지" 하기 위해, 각각의 비트 라인은, 상기 비트 라인 쌍 위의 전압을 소정의 전압으로 증가시키도록 전원 전압 단자에 연결된다.
BICMOS (bipolar-complementary metal-oxide semiconductor) 기술이, 그들의 고속 동작 및 비교적 낮은 전원 소모로 인해, 통상적으로 상기 비트 라인 부하에서 사용된다. 한편, 점점 높아지는 액세스 시간이 요구됨에 따라, 기록 회수동안과 같이 가능한 한 빨리 메모리의 비트 라인 쌍을 프리차지 및 등화시키는 것이 중요하다.
따라서, 메모리에서 한 비트 라인 쌍에 연결되며, 감지 회로 및 등화 회로를 가진 비트 라인 부하가 한 형태로 제공된다. 상기 감지 회로는 상기 비트 라인 쌍에 연결되며 이 비트 라인 쌍 위에서 차동 전압을 감지한다. 상기 차동 전압 감지에 응답하여, 상기 감지 회로는 등화 신호를 제공한다. 상기 등화 회로는 상기 비트 라인 쌍에 연결되며 상기 등화 신호의 수신에 응답하여 상기 비트 라인 쌍 위의 차동 전압을 감소시킨다. 이들 및 기타 다른 특징 및 이점은 첨부된 도면과 관련한이하의 상세한 설명으로부터 확실하게 이해될 것이다.
제 1도는 본 발명에 따른 메모리(20)를 블럭도 형태로 도시한 도면이다. 메모리(20)는 메모리 어레이(22), 비트 라인 부하/기록 구동기(30), 어드레스 레지스터(26), 행 디코더 (28), 열 디코딩/감지 증폭기(32), 출력 레지스터(34), 출력 버퍼(36), 클럭 버퍼(38), 레벨 변환기(40), 2-제산(divide-by- two) 회로(42), 판독제어 지연 고정 루프 회로(44), 모조 (dummy) 경로(46), 출력 인에이블 레지스터(48), 기록 제어 지연 고정 루프 회로(52), 및 기록 제어 논리(54)를 포함한다.
메모리 어레이(22)는 다수의 정적 랜덤 액세스 메모리 쎌을 포함한다. 각각의 메모리 쎌은 한 워드 라인 및 한 비트 라인 쌍에 연결된다. 각각의 비트 라인 쌍은 메모리(20)의 기록 사이클동안 상기 메모리 쎌에 대한 입력 역할을 하며 판독 사이클동안 출력 역할을 한다. 대표적인 메모리 쎌(24)이 "WL" 로 라벨된 한 워드 라인과 "BL" 및 "BL*" 로 라벨된 한쌍의 비트 라인에 연결되게 도시된다. 신호 이름 뒤의 아스테리스크 "*" 는, 당해 신호가 아스테리스크 "*" 가없는 동일 명칭의 신호의 논리적 상보형임을 표시한다는 것을 주목하여라. 한 신호의 논리적 참 상태가 디지탈 논리 레벨 1일 경우, 그 논리적 상보 상태는 디지탈 논리 레벨 0이 된다. 그리고, 한 신호의 논리적 참 상태가 디지탈 논리 레벨 0일 경우, 그 논리적 상보 상태는 디지탈 논리 레벨 1이 된다. 제 1도 및 제 2도에 도시된 신호는, 단지 논리적 참 신호 명칭이 어느 신호가 논리적으로 참인 신호인지를 나타내는데 사용되는 차동 신호임을 주목하여라.
어드레스 레지스터(26)는 "ADDRESS" 로 라벨된 ECL 레벨 어드레스 신호를 수신하며, "ROW ADDRESS" 로 라벨된 행 어드레스 신호를 행 디코더(28)에 제공하고, "COLUMN ADDRESS" 로 라벨된 열 어드레스 신호를 열 디코딩/감지 증폭기 (32)에 제공한다. 특정 어드레스 신호가 어떤 특별한 의미도 같지 않으며, 이는 기타 다른 실시예에서 달라질 수도 있다는 것을 주목하여라. 또한, 행 및 열 디코더에 의해 실행된 디코딩 량은 기타 다른 실시예에서 달라질 수도 있다.
데이타 입력 버퍼(도시되지 않음)는 "DATA" 로 라벨된 입력 데이타 신호를 비트 라인 부하/기록 구동기(30)에 제공한다. 비트 라인 부하/기록 구동기(30)는 입력 데이타 신호 DATA 와, "WCQ" 로 라벨된 기록 제어 신호, 및 "GEQ" 로 라벨된 전역 등화 신호를 수신하며, 메모리 어레이(22)의 각각의 비트 라인 쌍에 연결된다.
클럭 버퍼(38)는 "CLK" 로 라벨된 외부 ECL 클릭 신호를 수신하며, "KECL" 로 라벨된 버퍼된 클럭 신호를 제공한다. 2-제산 회로(42)는 버퍼된 클럭 신호 KECL를 수신하며, 이 클럭 신호 KECL의 1/2 주파수에서 "CL2" 로 라벨된 클럭 신호를 제공한다. 레벨 변환기 회로(40)는 또한 클럭 신호 KECL를 수신하며, "KCMOS" 로 라벨된 CMOS (Complementary Metal-Oxide Semiconductor) 레벨 클럭 신호를 제공한다. 클럭 신호 KCMOS는 기록 제어 지연 고정 루프(52)와, 모조 경로(46), 및 어드레스 레지스터(26)에 제공된다. 판독 제어 지연 고정 루프 회로(44)는 클럭 신호 CL2, 클럭 신호 KECL, 및 "ASYNC*" 로 라벨된 모드 제어 신호를 수신하며, 응답으로 "KU" 로 라벨된 클럭 신호를 제공한다. 판독 제어 지연 고정 루프 회로(44)는 제 3도에서보다 상세히 도시된다. 모조 경로(46)는 클럭 신호 CL2 를 수신하며, 응답으로"MD90" 으로 라벨된 클럭 신호를 제공한다. 모조 경로(46)는 제 4도에서 보다 상세히 도시된다. 출력 인에이블 레지스터(48)는 클럭 신호 KECL, "CS*" 로 라벨된 칩 선택 신호, "W*" 로 라벨된 기록 인에이블 신호, 모드 제어 신호 ASYNC*, "PIFE2*"로 라벨된 파이프라이닝 제어 신호를 수신하며, 응답으로 "OE2" 로 라벨된 출력 인에이블 신호를 제공한다. 출력 인에이블 레지스터(48)는 제 2도에서 보다 상세히 도시된다. 출력 레지스터(34)는 데이타 신호 MUX, 출력 인에이블 신호 OE2, 클럭신호 KU 와 MD90, 모드 제어 신호 ASYNC*, 및 파이프라이닝 제어 신호 PIPE2* 를 수신하며, 응답으로 데이타 신호 Q 를 제공한다. 출력 레지스터(34)는 제 2도에서보다 상세히 도시된다. 모드 제어 회로(50)는 "MODE" 로 라벨된 외부 모드 제어신호를 수신하며, 응답으로 모드 제어 신호 ASYNC* 와 파이프라인 제어 신호 PIPE2* 를 제공한다. 기록 제어 지연 고정 루프 회로(52)는 클럭 신호 KCMOS, 모드제어 신호 ASYNC* 를 수신하며, 응답으로 "KSD" 로 라벨된 클럭 신호를 제공한다.
메모리(20)의 판독 사이클동안, 한 열을 선택하도록 열 어드레스 신호 COLUMN ADDRESS 가 열 디코딩/감지 증폭기 (32)에 제공된다. 한 워드 라인을 선택하도록 행 어드레스 신호 ROW ADDRESS 가 행 디코더(28)에 제공된다. 인에이블된 워드 라인 상에 위치한 메모리 쎌은 각각의 자체 비트 라인 쌍에 데이타를 제공한다. 한 비트 라인 쌍에 의해 제공된 데이타에 대응하는 "MUX" 로 라벨된 데이타 신호가 열 디코더/감지 증폭기(32)에 의해 제공된다. 상기 감지 증폭기는 선택된 비트 라인 쌍으로부터 수신된 비교적 작은 신호를 감지 및 증폭하며, "MUX" 로 라벨된 데이타 신호를 출력 레지스터(34)에 제공한다. 그후 출력 레지스터(34)는"Q" 로 라벨된 데이타 신호를 출력 버퍼 (36)에 제공한다. 출력 버퍼(36)는 그후"QPAD" 로 라벨된 출력 데이타 신호를 출력 패드(도시되지 않음)에 제공한다. 도시를 목적으로, 한 데이타 신호에 대해 단지 한 출력 데이타 경로만이 제 1도 실시예에 도시됨을 주목하여라. 기타 다른 실시예에서, 추가 데이타 경로가 사용될 수도있다. 메모리(20)에 제공되거나 그것으로부터 수신된 데이타 신호 및 어드레스 신호 수는 어떠한 특별 의미도 갖지 않으며, 다른 실시예에서 달라질 수도 있음을 주목하여라.
기록 사이클동안, 데이타의 흐름은 본질적으로 반전된다. 데이타를 메모리(20)에 기록하기 위해, 행 디코더(28)는 한 워드 라인을 선택하도록 행 어드레스신호 ROW ADDRESS 를 수신한다. 열 어드레스 신호 COLUMN ADDRESS 는 열 디코딩/감지 증폭기(32)에 제공된다. 열 디코딩/감지 증폭기(32)는 각각의 비트 라인 쌍에 연결된다. 선택된 워드 라인에 연결된 메모리 어레이(22)의 각각의 메모리 쎌은 대응하는 비트 라인 쌍 위에서 차동 전압을 수신한다. 판독 사이클에서와 같이, 인에이블된 워드 라인 상에 위치한 메모리 쎌은 비트 라인 쌍에 데이타를 제공한다. 한편, 비트 라인 부하/기록 구동기(30)에 의해 비트 라인 쌍 위로 구동된 차동 전압은 메모리 쎌의 구동 전압보다 크며, 상기 메모리 쎌안에 저장된 비트를 오버라이트한다. 기록 사이클의 끝에서, 상기 비트 라인 쌍 위의 차동 전압은, 데이타가 그 다음 판독 사이클동안 메모리 쎌에 오기록되지 않도록 충분히 작은 레벨로 감소된다. 상기 비트 라인 쌍의 등화는 비트 라인 부하/ 기록 구동기(30)에 의해 이루어진다. 상기 비트 라인 부하는 제 17도에 보다 상세히 도시되며, 메모리(20)의 기록 사이클에 이어 상기 비트 라인 쌍 위의 차동 전압을 감소 또는 등화시키는데 사용된다. 기록 사이클에 이은 비트 라인 쌍의 등화는 보통 "기록 회수"로 공지되어 있다.
제 2도는 출력 레지스터(34) 및 출력 인에이블 레지스터 (48)를 부분 블럭도 및 부분 논리도 형태로 도시한 도면이다. 출력 레지스터(34)는 레지스터(56, 57, 60 및 61), 스위치 (58, 59 및 64), 및 인버터(55, 65 및 66)를 포함한다. 인버터(55)는 클럭 신호 MD90 를 수신하는 입력 단자, 및 출력 단자를 갖는다. 레지스터(56)는 데이타 신호 MUX를 수신하는 입력 단자, 클럭 신호 MD90 를 수신하는 제 1 제어 단자, 모드 제어 신호 ASYNC* 를 수신하는 제 2 제어 단자, 및 "MUX1" 로 라벨된 데이타 신호를 제공하는 출력 단자를 갖는다. 레지스터 (57)는 데이타 신호 MUX 를 수신하는 입력 단자, 인버터(55)의 출력 단자에 접속된 제 1 제어 단자, 모드 제어 신호 ASYNC* 를 수신하는 제 2 제어 단자, 및 "MUX2" 로 라벨된 데이타 신호를 제공하는 출력 단자를 갖는다. 스위치(58)는 데이타 신호 MUX1 를 수신하기 위해 레지스터(56)의 출력 단자에 접속된 제 1 입력 단자, '0' 으로 라벨된 리세트논리 값을 수신하는 제 2 입력 단자, 출력 인에이블 신호 OE2 를 수신하는 제어 단자, 및 "PT1" 으로 라벨된 데이타 신호를 제공하는 출력 단자를 갖는다. 스위치(59)는 데이타 신호 MUX2 를 수신하기 위해 레지스터(57)의 출력 단자에 접속된 제 1 입력 단자, 리세트 논리 값 '0' 을 수신하는 제 2 입력 단자, 및 "PT2" 로 라벨된 데이타 신호를 제공하는 출력 단자를 갖는다. 레지스터(60)는 데이타 신호 PT1를 수신하기 위해 스위치(58)의 출력 단자에 접속된 입력 단자, 제 1 제어 단자, 모드 제어 신호 ASYNC* 를 수신하는 제 2 제어 단자, 및 "QT1" 으로 라벨된 데이타 신호를 제공하는 출력 단자를 갖는다. 레지스터(61)는 데이타 신호 PT2 를 수신하기 위해 스위치(59)의 출력 단자에 접속된 입력 단자, 제 1 제어 단자, 모드 제어신호 ASYNC* 를 수신하는, 제 2 제어 단자, 및 "QT2" 로 라벨된 데이타 신호를 제공하는 출력 단자를 갖는다. 최종 증폭기(62)는 데이타 신호 QT1 를 수신하기 위해 레지스터(60)의 출력 단자에 접속된 제 1 입력 단자, 데이타 신호 QT2 를 수신하기 위해 레지스터(61)의 출력 단자에 접속된 제 2 입력 단자, 제 1 제어 단자, 모드 제어 신호 ASYNC* 를 수신하는 제 2 제어 단자, 및 데이타 신호 Q 를 제공하는 출력 단자를 갖는다. 인버터(65)는 지연된 클럭 신호 KU 를 수신하는 입력 단자, 및 출력 단자를 갖는다. 스위치(64)는 지연된 클럭 신호 KU 를 수신하는 제 1 입력 단자, 인버터(65)의 출력 단자에 접속된 제 2 입력 단자, 파이프라인 제어 신호 PIPE2* 를 수신하는 제어 단자, 및 레지스터(61)와 최종 증폭기 (62)의 제 1 제어 단자에 접속된 출력 단자를 갖는다. 인버터 (66)는 스위치(64)의 출력 단자에 접속된 입력 단자, 및 레지스터 (60)의 제 1 제어 단자에 접속된 출력 단자를 갖는다.
출력 인에이블 레지스터(48)는 인버터(70, 72, 79 및 81), NAND 논리게이트(71), 및 레지스터(73 내지 78)를 포함한다. 인버터(70)는 칩 선택 신호 CS* 를 수신하는 입력 단자, 및 출력 단자를 갖는다. NAND 논리 게이트(71)는 인버터(70)의 출력 단자에 접속된 제 1 입력 단자, 기록 인에이블 신호 W* 를 수신하는 제 2 입력 단자, 및 출력 단자를 갖는다.
인버터(72)는 NAND 게이트(71)의 출력 단자에 접속된 입력 단자, 및 "CSW*"로 라벨된 제어 신호를 제공하는 출력 단자를 갖는다. 인버터(79)는 클럭 신호 KECL를 수신하는 입력 단자, 및 출력 단자를 갖는다. NAND 논리 게이트(80)는 파이프라인 제어 신호 PIPE2* 를 수신하는 제 1 입력 단자, 모드 제어 신호 ASYNC* 를 수신하는 제 2 입력 단자, 및 출력 단자를 갖는다. 인버터(81)는 NAND 논리 게이트(80)의 출력 단자에 접속된 입력 단자, 및 출력 단자를 갖는다. 레지스터 (73)는 인버터(72)의 출력 단자에 접속된 입력 단자, 인버터 (79)의 출력 단자에 접속된 제어 단자, 및 "NS" 로 라벨된 신호를 제공하는 출력 단자를 갖는다. 레지스터(74)는 레지스터(73)의 출력 단자에 접속된 입력 단자, 클럭 신호 KECL를 수신하는 제어 단자, 및 출력 단자를 갖는다. 레지스터(75)는 레지스터(74)의 출력 단자에 접속된 입력 단자, 인버터(79)의 출력 단자에 접속된 제 1 제어 단자, 인버터 (81)의 출력 단자에 접속된 제 2 제어 단자, 및 "OEO" 으로 라벨된 신호를 제공하는 출력 단자를 갖는다. 레지스터(76)는 레지스터(75)의 출력 단자에 접속된 입력 단자, 클럭 신호 KCMOS를 수신하는 제 1 제어 단자, 인버터(81)의 출력 단자에 접속된 제 2 제어 단자, 및 "OE1" 로 라벨된 신호를 제공하는 출력 단자를 갖는다. 레지스터(77)는 레지스터(76)의 출력 단자에 접속된 입력 단자, 인버터(79)의 출력 단자에 접속된 제 1 제어 단자, 모드 제어 신호 ASYNC* 를 수신하는 제 2 제어 단자, 및 출력 단자를 갖는다. 레지스터(78)는 레지스터(77)의 출력 단자에 접속된 입력단자, 클럭 신호 KCMOS를 수신하는 제 1 제어 단자, 모드 제어 신호 ASYNC* 를 수신하는 제 2 제어 단자, 및 출력 인에이블 신호 OE2 를 제공하는 출력 단자를 갖는다.
출력 레지스터(34)는 2개의 병렬 인터리브형, 출력 데이타 경로를 갖는다. 한 출력 데이타 경로는 레지스터(56), 스위치(58), 및 레지스터(60)를 통해 최종 증폭기(62)까지이다. 다른 출력 데이타 경로는 레지스터(57), 스위치(59), 및 레지스터(61)를 통해 최종 증폭기(62)까지이다. 상기 병렬 데이타 경로는 클럭 신호 MD90, 및 지연된 클럭 신호 KU 에 의해 제어된다. 출력 인에이블 레지스터(48)는 메모리(20)의 기록 사이클동안 스위치(58 및 59)에 출력 인에이블 신호를 제공한다. 클럭 신호 MD90 가 고 논리일 때, 데이타 신호 MUX 는 데이타 신호 MUX1 로써 레지스터(56)를 통해 전송되는 반면, 다른 출력 데이타 경로 안의 데이타는 레지스터(57)에 의해 래치된다. 클럭 신호 MD90 가 저 논리일 때, 선행 클럭 사이클 동안 레지스터(57)안에 포착된 데이타 신호 MUX 는 대응하는 데이타 신호 MUX2 로써 레지스터(57)를 통해 전송되는 반면, 다음 데이타 신호 MUX 가 레지스터(56)에서 래치된다.
클럭 신호 MD90 는 클럭 신호 CLK 의 하강 에지로부터 발생되는 반면, 데이타 신호 MUX 는 CLK 의 상승 에지로부터 발생된다(제 18도 및 제 19도 참조). 판독또는 기록 사이클 동안 메모리를 액세스하는 것과 관련된 고유 전파 지연이 존재한다. 메모리(20)에서, 어드레스가 어드레스 레지스터 (26)에 제공되는 시간으로부터 데이타 신호 MUX 가 출력 레지스터(34)에 도달하는 시간까지 측정된 지연은 판독 사이클 동안 모조 경로(46)에 의해 복제된다. 다시 말해, 모조 경로 (46)는 메모리(20)의 전파 지연을 추적하고, 메모리(20)의 전파 지연에 일치하는 지연 후 클럭 신호 MD90 를 제공하기 위한 여러 소자를 갖는다. 클럭 신호 MD90 가 메모리(20)의 전파 지연을 추적하기 때문에, MD90 는 데이타 신호 MUX 의 데이타 유효 윈도우의 중간에서 전환한다(제 18도 및 제 19도 참조).
병렬 데이타 출력 경로를 사용함으로써, 데이타 신호 MUX1 및 MUX2 의 유효주기는 데이타 신호 MUX 의 유효 주기보다 크다. 판독 사이클 동안, 출력 인에이블 신호 OE2 가 고 논리가 되며, 그 결과 데이타 신호 MUX1 및 MUX2 가 각각 레지스터 (60 및 61)에 제공된다. 데이타 신호 MUX1 및 MUX2 는 데이타 신호 MUX 만큼 종종 단지 1/2 만 변화한다. 클럭 신호 MD90 가 모조 경로(46)에 의해 메모리(20)의 전파 지연에 상관되기 때문에, 클럭 신호 MD90 는 프로세스, 전원, 또는 온도변화의 관점에서 데이타 신호 MUX 를 추적한다. 한 모조 경로에 의해 제어된 병렬데이타 경로를 사용하는 다른 이점은, 클럭 신호 CLK 의 주파수가 감소할 경우, 클럭 신호 MD90 가 메모리 (20)의 전파 지연과 계속 정합함으로써, 데이타 유효 윈도우 안에 머무르게 된다는 것이다.
지연된 클럭 신호 KU 는 레지스터(60 및 61)의 동작을 제어한다. 파이프라이닝 제어 신호 PIPE2* 가 고 논리일 때, 클럭 신호 KUOR 가 지연된 클럭 신호 KU와동일한 논리 상태가 된다. 클럭 신호 KUOR 가 저 논리일 때, 데이타 신호 PT1가 데이타 신호 QT1 에 대응하도록 레지스터(60)를 통해 전송되는 반면, 데이타 신호 QT2 는 레지스터(61)에 의해 래치된다. 또한, 클럭 신호 KUOR 가 저 논리인 동안, 데이타 신호 QT2 가 최종 증폭기(62)에 의해 출력 데이타 신호 Q 로써 제공된다. 클럭 신호 KUOR 가 고 논리인 동안, 데이타 신호 PT2 는 데이타 신호 QT2 에 대응하게 되도록 레지스터(61)를 통해 전송되는 반면, 데이타 신호 QT1 는 레지스터(60)에 의해 래치된다. 또한, 데이타 신호 QT1 가 최종 증폭기(62)를 통해 출력데이타 신호 Q 로써 제공된다(제 18도 및 제 19도 참조).
지연된 클럭 신호 KU 가 클럭 신호 CLK 의 상승 에지 조금 전에 발생함으로써, 출력 데이타 신호 Q 가 클럭 신호 CLK 의 상승 에지와 동시에 변화할 것이다. 지연된 클럭 신호 KU 가 판독 제어 지연 고정 루프(44)에 의해 제공되며, 이에 대해서는 후술된다.
메모리(20)는 3-스테이지 파이프라인을 갖는다. 즉, 출력 데이타 신호 Q 는 이 출력 데이타 신호 Q 를 수신하기에 앞서 3 클럭 사이클 액세스된 어드레스에 위치된 데이타에 상응한다. 제 18도를 참조하면, 지연된 클럭 신호 KU 의 상승 에지가 AO 에 해당하는 데이타를 필요로 함을 주목하여라. 지연된 클럭 신호 KU 의 하강 에지 상에서 어드레스 A1 에 해당하는 데이타가 요구된다. 병렬 데이타 레지스터를 사용하는 것은 데이타 유효 윈도우를 확장함으로써 고속 동작동안 오류 데이타(wrong data)가 요구될 가능성을 작게 해준다.
정상보다 느린 클럭 주파수에서 메모리(20)를 동작시키기 위해, 메모리(20)는 3-스테이지 파이프라인 동작 모드로부터 2-스테이지 파이프라인 동작 모드로 변화될 수 있다. 이것은, 클럭 신호 KUOR 의 극성을 반전시킴으로써 출력 레지스터에서 달성된다. 파이프라이닝 제어 신호 PIPE2* 가 저 논리일 때, 지연된 클럭 신호 KU 는 출력 레지스터(34)에 제공되기 전에 반전된다. 따라서, 클럭 신호 KUOR는 지연된 클럭 신호 KU 의 논리적 보수이다. 2-스테이지 파이프라인 동작 모드의 타이밍도가 제 19도에 도시된다. 지연된 클럭 신호 KU 의 하강 에지가 3-스테이지파이프라인 모드에서의 경우와 같이, 지연된 클럭 신호 KU 의 상승 에지 대신, 어드레스 AO 에 해당하는 데이타를 요구함을 주목하여라. 2-스테이지 파이프라인 모드에서, 출력 데이타는, 한 어드레스가 어드레스 레지스터(26)에 제공된 후 2 클럭 사이클 최종 증폭기 (62)에 의해 수신된다. 데이타가 지연된 클럭 신호 KU 의 선행 에지에 의해 얻어지기 때문에, 상기 클럭 사이클 시간은 3-스테이지 파이프라인모드에서 보다 느려질 수 있다.
출력 인에이블 신호 OE2 가 저 논리일 경우, 저 논리 데이타 신호 PT1 및 PT2 가 최종 증폭기(62)의 출력 단자에 제공된다. 3-스테이지 파이프라인 모드에서, 기록 인에이블 신호 W* 가 저 논리일 경우, 또는 칩 선택 신호 CS* 가 고 논리일 경우, 최종 증폭기(62)의 출력 단자는, 출력 인에이블 신호 OE2 가 저 논리가 된 후 3 사이클 저 논리가 된다. 2-스테이지 파이프라인 모드에서, 최종 증폭기(62)의 출력 단자는 차후 2 사이클 저 논리가 된다.
출력 인에이블 신호 OE2 는 출력 인에이블 레지스터 (48)에 의해 발생된다. 레지스터(73 및 74)는 제어 신호 CSW* 의 논리 상태를 요구 및 래치하는 2 위상 클럭 레지스터이다. 레지스터(73)는 제 6도에서 보다 상세히 도시된다. 레지스터(75 및 76)는 1 클럭 사이클에 대해 제어 신호 CSW* 를 기록하며, 레지스터(77 및 78)는 다른 클럭 사이클에 대해 제어 신호 CSW* 를 기록한다. 3-스테이지 파이프라인 모드에서, 출력 인에이블 신호 OE2 는 2 클럭 사이클에 대해 기록된 후, 출력레지스터(34)에 제공되는 제어 신호 CSW* 와 동일한 논리 상태를 갖는다. 2-스테이지 파이프라인 모드에서, 출력 인에이블 신호 OE2 의 논리 상태는 단지 1 사이클에 대해 기록된 제어 신호 CSW* 의 논리 상태에 일치한다. 2-스테이지 파이프 라인 모드에서의 동작을 위해, 레지스터(75 및 76)는 플로우 쓰루 모드(flow through mode)에 위치하게 된다. 레지스터 (75 및 76)는 제 5도에 도시된 출력 레지스터(56)와 비슷하다.
비동기적 모드에서, 출력 데이타는 클럭 신호 CLK 로부터 바로 발생된다. 클럭 신호 MD90 및 KU 는 무시된다. 상기 비동기적 모드는 플로우 쓰루 모드를 출력 레지스터(34)에 부가함으로써 이루어진다. 레지스터(56, 57, 60 및 61) 및 최종 증폭기(62)는 상기 플로우 쓰루 모드를 제공하기 위해 모드 제어 신호 ASYNC*를 수신한다. 모드 제어 신호 ASYNC* 가 저 논리일 때, 데이타는, 클럭 신호의 상태와 무관하게 출력 레지스터 (34)를 통과한다. 모드 제어 신호 ASYNC* 는 출력 인에이블 레지스터(48)에 플로우 쓰루 모드를 제공하는데 사용된다. 모드 제어 신호 ASYNC* 가 저 논리일 때, 레지스터(75, 76, 77 및 78)는 플로우 쓰루 모드에 있게 된다. 이 방법의 모드 제어의 이점은, 이것이, 메모리(20)로 하여금, 금속층을 변화시키는 대신, 외부 입력 신호의 논리 상태를 변화시키는 모드 또는 기타 다른 제조 변경으로 동작하게 허용하면서 전기적으로 이루어진다는 것이다.
출력 레지스터(34)가 도시된 실시예에서 두개의 병렬 데이타 경로를 갖는다는 것을 주목하여라. 한편, 다른 실시예에서, 더 많은 출력 데이타 경로가 사용될 수도 있다. 더 많은 병렬 경로를 사용하는 것의 이점은, 내부 병렬 기록 경로가 최대 클럭 사이클이 도달하기 전 훨씬 느린 클럭 사이클을 허용하며, 훨씬 넓은 데이타 유효 윈도우를 제공하면서 휠씬 덜 빈번하게 변화한다는 것이다. 병렬 출력데이타 레지스터는 SRAM 또는 DRAM (dynamic random access memory)와 같은 임의형태의 동기식 메모리와 함께 사용될 수 있다.
제 3도는 판독 제어 지연 고정 루프(44)를 블럭도 형태로 도시한 도면이다. 판독 제어 지연 고정 루프(44)는 전압 제어 지연(VCD) (85), 중재 회로(86), VCD제어 회로(87), 컬랩스(collapse) 검출기(88), 모조 레지스터(89), 모조 출력 버퍼(90), 부하(91), 및 ECL 버퍼 회로(92)를 포함한다. 전압 제어 지연(85)은 클럭신호 CL2, "PCON" 으로 라벨된 제어 전압을 수신하며, 응답으로 출력 단자에서 클럭 신호 KU 를 제공한다. 중재 회로(86)는 클럭 신호 KECL및 CL2, "QDUMAR" 로 라벨된 모조 출력 신호를 수신하며, 응답으로 출력 단자에서 지연 신호 "RETR" 를 제공한다. VCD 제어 회로(87)는 중재 회로(86)의 출력 단자에 접속된 입력 단자, 입력 단자 및 제어 전압 PCON 을 제공하는 출력 단자를 갖는다. 컬랩스 검출기(88)는 전압 제어 지연(85)의 출력 단자에 접속된 입력 단자, 모드 제어 신호 ASYNC*를 수신하는 제어 단자, 및 "FIBR" 로 라벨된 컬랩스 검출기 출력 신호를 제공하는 출력단자를 갖는다. 모조 레지스터(89)는 전압 제어 지연(85)의 출력 단자에 접속된 입력 단자, 및 출력 단자를 갖는다. 모조 출력 버퍼(90)는 모조 레지스터(89)의 출력 단자에 접속된 입력 단자, 및 "QDUM" 으로 라벨된 모조 출력 신호를 제공하는 출력 단자를 갖는다. 부하(91)는 모조 출력 버퍼(90)의 출력 단자에 접속된다. ECL 버퍼 회로(92)는 모조 출력 버퍼(90)의 출력 단자에 접속된 입력 단자, 및 중재 회로(86)의 제 2 입력 단자에 접속된 출력 단자를 갖는다.
지연 고정 루프(44)에서의 신호는 "소 신호" 또는 ECL (emitter-coupled logic) 레벨 신호이며, 클럭 신호 CL2, 클럭 신호 KECL, 모조 출력 신호 QDUMAR, 및 지연된 클럭 신호 KU 는 모두 상보적 신호임을 주목하여라.
동작시, 중재 회로(86)는 두 신호, 즉 클럭 신호 KECL또는 모조 출력 신호 QDUMAR 중 어느 것이 논리 상태를 변화시키는데 우선인지를 결정한다. 중재 회로(86)는 클럭 신호 CL2 에 의해 제어된다. 클럭 신호 CL2 의 주파수는 클럭 신호 CLK 주파수의 1/2 에 일치한다. 클럭 신호 CLK 는, 클럭 신호 CL2 가 저 논리일때 중재 회로(86)를 인에이블시키거나 "언 마스크(unmask)" 시키는데 사용된다. 클럭 신호 CL2 가 고 논리일 때, 중재 회로(86)는 디스에이블되거나 "마스크(masked)" 되며, 양 입력 신호(KECL및 QDUMAR) 모두를 무시한다. 클럭 신호 CL2로 중재 회로(86)를 제어하는 것은 지연 고정 루프(44)로 하여금 서로 다른 주파수를 가진 두 신호를 위상 고정시키게 해준다. 이것은, 종래의 지연 고정 루프가 단지 동일한 주파수를 가진 두 신호를 위상 고정할 수 있는 종래 기술에 비해 유리하다.
중재 회로(86)에 대해 상기 기술된 바에서, 모조 출력 신호 QDUMAR 는 클럭신호 KECL주파수의 1/2 이다. 클럭 신호 CL2 의 첫 번째 1/2 사이클동안 중재 회로(86)를 인에이블 또는 언마스킹하고, 나머지 1/2 사이클에서 상기 중재 회로 (86)를 디스에이블시킴으로써, 중재 회로(86)는 고 주파수를 가진 신호가 저주파수를 가진 신호를 오버런할 때 오 신호 에지 상으로 잘못 고정되지 않게 된다. 중재 회로(86)가 어느 신호가 빨리 전환하는지를 결정했을 때, 그것은 VCD 제어 회로 (87)에 지연 신호 RETR 를 제공한다. 예컨대, 모조 출력 신호 QDUMAR (이 모조 출력신호 QDUMAR 는 상보적 신호임을 기억하여라)의 교차점이 클럭 신호 KECL의 교차점전에 발생할 경우, 지연 신호 RETR 는 고 논리로써 제공되지만, 모조 출력 신호 QDUMAR 의 교차점이 클럭 신호 KECL의 교차점 후에 발생할 경우, 지연 신호 RETL 는 저 논리로 제공된다. VCD 제어 회로(87)는 그후 제어 전압 PCON 을 증가 또는 감소시키는데 이 정보를 사용한다. 지연 신호 RETR 가 고 논리일 경우, 이는 모조 출력 신호 QDUMAR 가 클럭 신호 KECL에 비해 너무 빠르다는 것을 의미하는 것으로, 그 때 VCD 제어 회로(87)는 비교적 소량 Vss 를 향해 제어 전압 PCON 을 감소시킨다. 이것은 상대적으로 VCD 회로(85)에 의해 지연 클럭 신호 KU 의 전파 지연을 증가시킬 것이다. 지연 신호 RETR 가 저 논리일 경우, 이는 클럭 신호 KECL에 비교했을 때 모조 출력 신호 QDUMAR 가 너무 느리다는 것을 의미하는 것으로, 그때 VCD제어회로(87)는 소량 VDD를 향해 제어 전압 PCON 을 증가시킨다. 이것은 상대적으로 VCD 회로 (85)에 의해 제공된 전파 지연을 감소시킨다.
모조 레지스터(89) 및 모조 출력 버퍼(90)는 지연된 클럭 신호 KU 의 상승 에지 및/또는 하강 에지로부터 출력 신호 QPAD의 한 에지까지의 지연을 추적하는데 사용된다. 이 지연은 앞서 지연된 클럭 신호 KU 가 클럭 신호 CLK 에 대해 얼마나 빨리 발생되어야 하는 지를 나타낸다.
컬랩스 검출기(88)는 VCD 회로(85)가 "컬랩스" 하는지 여부를 검출한다. VCD 회로(85)는, 이 VCD 회로(85)에 의해 제공된 전파 지연이 너무 길 때 "컬랩스"한다. VCD 회로(85)는 클럭 신호 KECL및 CL2 가 토글링(toggling)할 때도 "컬랩스"할 수 있지만, 상기 지연된 클럭 신호 KU 는 응답시 그의 논리 상태를 변화시킬 시간이 없다. 이것은 VCD 회로(85)의 내부 노드에서의 너무 많은 용량성 부하로 인해 초래될 수도 있다. 결국, 중재 회로(86)는 모조 출력 신호 QDUMAR 가 너무 빠르다는 것을 부정확하게 결정할 수도 있으며, 결과적으로, VCD 제어 회로 (87)는 제어 전압 PCON 을 더 낮춤으로써 모조 출력 신호 QDUMAR 를 느리게 하고자 하게 된다. 한편, 실제로, 모조 출력 신호 QDUMAR 는 너무 느리고 제어 전압 PCON은 VDD를 향해 높아져야 한다. 이 상태는 메모리(20)의 파워-업 동안 발생할 수도 있다. 파워-업 동안, 내부 회로 노드는 비공지 상태로 될 수도 있으며, 제어 전압 PCON의 초기 값이 Vss에 일치할 경우, VCD 회로(85)는 컬랩스할 수도 있다.
제 4도는 제 1도의 모조 경로(46)를 블럭도 형태로 도시한 도면이다. 모조 경로(46)는 직렬 접속된 지연 소자를 포함하며, 각각의 지연 소자는 메모리(20)를 액세스하는데 필요한 기능을 실행하는데 요구된 메모리(20)의 지연을 모델링한다. 모조 경로(46)는 모조 어드레스 버퍼(95), 모조 행 프리디코더/래치 (96), DRP 부하(97), 모조 행 선택(98), DRS 부하(99), 모조 워드 라인 구동기(100), DWL 부하(101), 모조 쎌(102), 모조 데이타 라인 디코더(103), DDIF 부하(104), 모조 제 1 스테이지 증폭기(105), DGDL 부하(106), 및 DGDL 멀티플렉서(107)를 포함한다. 모조 어드레스 버퍼(95)는 클럭 신호 CL2를 수신하는 입력 단자, 및 "ADUM" 으로 라벨된 모조 어드레스 신호를 제공하는 출력 단자를 갖는다. 모조 행 프리디코더/래치는 모조 어드레스 버퍼(95)의 출력 단자에 접속된 입력 단자, 클럭 신호 KCMOS를 수신하는 제어 단자, 및 "DRP" 로 라벨된 모조 행 프리디코더 신호를 제공하는 출력 단자를 갖는다. DRP 부하(97)는 모조 행 프리디코더/래치(96)의 출력 단자에 접속된 입력 단자를 갖는다. 모조 행 선택(98)은 모조 행 프리디코더/ 래치(96)의 출력 단자에 접속된 입력 단자, 및 "DRS" 로 라벨된 모조 행 선택 신호를 제공하는 출력 단자를 갖는다. DRS 부하(99)는 모조 행 선택(98)의 출력 단자에 접속된 입력 단자를 갖는다. 모조 워드 라인 구동기(100)는 모조 행 선택(98)의 출력 단자에 접속된 입력 단자, 및 "DWL" 로 라벨된 모조 워드 라인 신호를 제공하는 출력단자를 갖는다. DWL 부하(101)는 모조 워드 라인 구동기(100)의 출력 단자에 접속된 입력 단자를 갖는다. 모조 쎌(102)은 모조 워드 라인 구동기(100)의 출력단자에 접속된 입력 단자, 및 "DDL" 로 라벨된 모조 데이타 라인 신호를 제공하는 출력 단자를 갖는다. 모조 데이타 라인 리코더(103)는 모조 쎌(102)의 출력 단자에 접속된 입력 단자, 및 "DDIF" 로 라벨된 데이타 라인 디코더 신호를 제공하는 출력단자를 갖는다. DDIF 부하(104)는 모조 데이타 라인 디코더 (103)의 출력 단자에 접속된 입력 단자를 갖는다. 모조 제 1 스테이지 증폭기(105)는 모조 데이타 라인 디코더(103)의 출력 단자에 접속된 입력 단자, 및 "DGDL' 로 라벨된 모조 제 1 스테이지 증폭기 신호를 제공하는 출력 단자를 갖는다. DGDL 부하(106)는 모조 제 1 스테이지 증폭기(105)의 출력 단자에 접속된 입력 단자를 갖는다. DGDL 멀티플렉서(107)는 모조 제 1 스테이지 증폭기(105)의 출력 단자에 접속된 입력 단자, 및 클럭 신호 MD90 를 제공하는 출력 단자를 갖는다.
모조 경로(46)는 메모리(20)에서 발생하는 지연 경로의 규모 축소(scaled down) 버젼 또는 모델을 포함한다. 규모 축소된 버젼을 사용함으로써, 금속 부하 및 회로 부하가 구동 회로 자체의 크기와 함께 감소된다. 규모 축소된 버젼을 사용하는 것은 또한 메모리(20)의 전력 소모 및 표면적을 감소시킨다. 모조 경로(46)를 통한 실제 지연은 SRAM을 통했을 때와 동일해야 한다. 메모리(20)에 사용된 실제 회로와 비슷한 회로를 사용함으로써, 클럭 신호 MD90 는 프로세스, 전원, 및 온도 변화의 관점에서 보다 정확하게 출력 데이타 신호 MUX 를 추적할 것이다.
제 5도는 제 2도 출력 레지스터(34)의 출력 레지스터(56)를 배선도 형태로 도시한 도면이다. 출력 레지스터(56)는 차등 증폭기(110), 차등 쌍(115 및 118), N-채널 트랜지스터(121, 122, 125 내지 129), 및 에미터-팔로워 트랜지스터(123 및124)를 포함한다. 차동 증폭기(110)는 저항기(111 및 112), 및 NPN 트랜지스터(113 및 114)를 포함한다. 차동 쌍(115)은 NPN 트랜지스터 (116 및 117)를 포함한다. 차동 쌍(118)은 NPN 트랜지스터(119 및 120)를 포함한다.
저항기(111)는 "VDD" 로 라벨된 전원 전압 단자에 접속된 제 1단자, 및 제 2 단자를 갖는다. 저항기(112)는 전원 전압 단자 VDD에 접속된 제 1 단자, 및 제 2 단자를 갖는다. NPN 트랜지스터(113)는 저항기(111)의 상기 제 2 단자에 접속된 콜렉터, 데이타 MUX 를 수신하는 베이스, 및 에미터를 갖는다. NPN 트랜지스터(114)는 저항기(112)의 상기 제 2 단자에 접속된 콜렉터, 데이타 신호 MUX* 를 수신하는 베이스, 및 NPN 트랜지스터(113)의 에미터에 접속된 에미터를 갖는다. NPN 트랜지스터(116)는 NPN 트랜지스터(113)의 콜렉터에 접속된 콜렉터, 베이스, 및 에미터를 갖는다. NPN 트랜지스터(117)는 NPN 트랜지스터(114)의 콜렉터에 접속된 콜렉터, 베이스, 및 NPN 트랜지스터(116)의 에미터에 접속된 에미터를 갖는다. NPN 트랜지스터(119)는 NPN 트랜지스터(113 및 114)의 에미터에 접속된 콜렉터, 클럭 신호 MD90 를 수신하는 베이스, 및 에미터를 갖는다. NPN 트랜지스터(120)는 NPN 트랜지스터(116 및 117)의 에미터에 접속된 콜렉터, 클럭 신호 MD90* 를 수신하는 베이스, 및 NPN 트랜지스터(119)의 에미터에 접속된 에미터를 갖는다. N-채널 트랜지스터(121)는 NPN 트랜지스터(113 및 114)의 에미터에 접속된 드레인, 모드 제어 신호 ASYNC 를 수신하는 게이트, 및 소스를 갖는다. N-채널 트랜지스터(122)는 NPN 트랜지스터(119 및 120)의 에미터에 접속된 드레인, 모드 제어 신호 ASYNC* 를 수신하는 게이트, 및 N-채널 트랜지스터(121)의 소스에 접속된 소스를 갖는다. 에미터-팔로워 트랜지스터(123)는 VDD에 접속된 콜렉터, NPN 트랜지스터(113)의 콜렉터에 접속된 베이스, 및 데이타 신호 MUX1* 를 제공하도록 NPN 트랜지스터(117)의 베이스에 접속된 에미터를 갖는다. 에미터-팔로워 트랜지스터 (124)는 VDD에 접속된 콜렉터, NPN 트랜지스터(114)의 콜렉터에 접속된 베이스, 및 데이타 신호 MUX1 를 제공하도록 NPN 트랜지스터(116)의 베이스에 접속된 에미터를 갖는다. N-채널 트랜지스터(125)는 에미터-팔로워 트랜지스터(123)의 에미터에 접속된 드레인, "NBIAS" 로 라벨된 베이스 전압을 수신하는 게이트, 및 "Vss" 로 라벨된 전원 전압 단자에 접속된 소스를 갖는다. N-채널 트랜지스터(126)는 NPN 트랜지스터(116 및 117)의 에미터에 접속된 드레인, 바이어스 전압 NBIAS을 수신하는 게이트, 및 Vss에 접속된 소스를 갖는다. N-채널 트랜지스터(127)는 NPN 트랜지스터(113 및 114)의 에미터에 접속된 드레인, 바이어스 전압 NBIAS을 수신하는 게이트, 및 Vss에 접속된 소스를 갖는다. N-채널 트랜지스터(128)는 N-채널 트랜지스터(121 및 122)의 소스에 접속된 드레인, 바이어스 전압 NBIAS을 수신하는 게이트, 및 Vss에 접속된 소스를 갖는다. N-채널 트랜지스터 (129)는 에이터-팔로워 트랜지스터(124)의 에미터에 접속된 드레인, 바이어스 전압 NBIAS을 수신하는 게이트, 및 Vss에 접속된 소스를 갖는다.
출력 레지스터(56)에서, 두 차동 쌍 중 어느 하나, 즉 차동 증폭기(110) 또는 차동 쌍(115)이 선택된다. 차동 클럭 신호 MD90/MD90* 는 어느 차동 쌍이 선택되는 지를 결정한다. 클럭 신호 MD90 가 고 논리이고 클럭 신호 MD90* 가 저 논리일 경우, 차동 데이타 신호 MUX/MUX* 의 논리 상태는 저항기 (111 및 112)에서 전류를 제어할 것이다. 클럭 신호 MD90* 가 클럭 신호 MD90보다 높을 경우, 차동 데이타 신호 MUX1/MUX1* 의 논리 상태는 저항기(111 및 112)에서의 전류를 제어할것이다. 전류는 제어 입력 신호가 비교적 높은 전압인 트랜지스터를 통해 조정된다. 차동 모드 제어 신호 ASYNC/ASYNC* 는 출력 레지스터(56)의 동작을 결정한다.
출력 레지스터(56)는, 차동 모드 제어 신호 ASYNC 가 저 논리이고 차동 모드제어 신호 ASYNC* 가 고 논리일 때 레지스터로써 기능한다. ASYNC 가 저 논리일때, N-채널 트랜지스터(121)는 사실상 비도전된다. 그 때 클럭 신호 MD90 는 NPN 트랜지스터(113 및 114)의 도전성을 제어할 수 있으며, 클럭 신호 MD90* 는 차동 쌍(115)의 도전성을 제어할 수 있다. 출력 레지스터(56)가 하나의 레지스터로써 기능하고 있는 경우, 클럭 신호 MD90 는 고 논리이고 클럭 신호 MD90* 는 저 논리이며, 차동 데이타 신호 MUX/MUX* 는 차동 증폭기(110)에 제공되고, 전류는 차동데이타 신호 MUX/MUX* 의 논리 상태에 의존하여 저항기(111 및 112)를 통해 조정된다. 차동 출력 신호 MUX1/MUX1* 는 각각 차동 데이타 신호 MUX/MUX* 의 논리 상태에 상응하여 에미터-팔로워 트랜지스터(124 및 123)의 에미터에 제공된다. 클럭신호 MD90 가 저 논리로 변이할 때, 클럭 신호 MD90* 는 고 논리가 된다. MUX1/MUX1* 의 논리 상태는, 클럭 신호 MD90/MD90* 가 논리 상태를 다시 변화시킬 때까지 차동 쌍(115)에 의해 유지된다.
N-채널 트랜지스터(125 내지 129)는 전류원으로써 사용된다. N-채널 트랜지스터(125 및 129)는 각각 에미터-팔로워 트랜지스터(123 및 124)에 전류를 제공하며, N-채널 트랜지스터 (128)는 클럭 신호 MD90/MD90* 에 의해 조정된 전류를 공급한다. N-채널 트랜지스터(126 및 127)는 NPN 트랜지스터(119 및 120)의 베이스들이 클럭 신호 MD90/MD90* 를 수신하지 않을 경우, 차동 증폭기(110) 및 차동 쌍(115)의 공통 에미터 전압이 각각 변하는 것을 막아주는 저 전류, 전압 레벨 "키퍼(keeper)" 이다.
제 6도는 제 2도의 출력 인에이블 레지스터(48)의 출력 인에이블 레지스터(73)를 배선도 형태로 도시한 도면이다. 출력 인에이블 레지스터(73)는 차동 증폭기(135), 차동 쌍(140 및 143), 에미터-팔로워 트랜지스터(146 및 147), N-채널 트랜지스터 (148 내지 152)를 포함한다. 차동 증폭기(135)는 저항기(136 및 137), 및 NPN 트랜지스터(138 및 139)를 포함한다. 차동 쌍(140)은 NPN 트랜지스터(141 및 142)를 포함한다. 차동 쌍(143)은 NPN 트랜지스터(144 및 145)를 포함한다. 출력 인에이를 레지스터(73)는 차동 제어 신호 CSW/CSW* 및 차동 클럭 신호 KECL/KECL* 를 수신하며, 응답으로 제어 신호 NS/NS* 를 제공한다. 출력 인에이블 레지스터(73)는, 이 출력 인에이블 레지스터(73)가 차동 모드 제어 신호 ASYNC/ASYNC* 를 수신하지 않는다는 것을 제외하면, 출력 레지스터(56)와 본질적으로 동일한 방식으로 접속된다, 출력 인에이를 레지스터(73)는, 이 출력 인에이블레지스터(73)가 모드 제어 신호 ASYNC/ASYNC* 를 수신하기 위해 출력 레지스터(56)에 대해 도시된 바와 같이 연결된 N-채널 트랜지스터를 갖지 않는다는 것을 제외하면출력 레지스터(56) (제 5도)와 본질적으로 동일하게 동작한다.
제 7도는 제 2도 출력 레지스터(34)의 최종 증폭기 (62)를 배선도 형태로 도시한 도면이다. 최종 증폭기(62)는 차동 증폭기(140), 차동 쌍(145), 차동 쌍(148), 에미터-팔로워 트랜지스터(153 및 154), 및 N-채널 트랜지스터(151, 152, 155 내지 159)를 포함한다. 최종 증폭기(62)는, 에미터-팔로워 트랜지스터(153 및 154)의 에미터가 NPN 트랜지스터(146 및 147)의 베이스에 접속되지 않는다는 것을 제외하면, 출력 레지스터(56)와 본질적으로 동일한 방식으로 접속된다.
최종 증폭기(62)에서, 두 쌍의 차동 데이타 신호 중 한 쌍 즉 차동 데이타 신호 QT1/QT1* 또는 차동 데이타 신호 QT2/Q72* 가 선택된다. 차동 클럭 신호 KUOR/KUOR* 는 어느 차동 신호 쌍이 선택되는지를 결정한다. 클럭 신호 KUOR 가고 논리이고 클럭 신호 KUOR* 가 저 논리일 경우, 차동 입력 신호 QT2/QT2* 의 논리 상태는 저항기(141 및 142)안의 전류를 제어할 것이다. 클럭 신호 KUOR* 가 클럭 신호 KUOS 보다 클 경우, 차동 입력 신호 QT1/QT1* 의 논리 상태는 저항기(141 및 142)안의 전류를 제어할 것이다. 전류는 제어 입력 신호가 비교적 높은 전압인 트랜지스터를 통해 조정된다. 예컨대, 클럭 신호 KUOR 가 고 논리일 경우, 데이타 신호 QT2/QT2* 는 출력 신호 OUT/OUT* 의 논리 상태를 제어한다. 그러므로, 입력 신호 QT2* 가 고 논리이고, 입력 신호 QT2 가 저 논리일 경우, 전류는, 출력 신호 OUT 가 저 논리가 되고 출력 신호 OUT* 가 고 논리가 되게 하면서, 저항기(142)를 통해 조정된다. 클럭 신호 KUOR* 가 고 논리일 경우, 데이타 신호 QT1/QT1* 는 출력 신호 OUT/OUT* 의 논리 상태를 제어한다. 그러므로, 데이타 신호 QT1* 가고 논리이고, 데이타 신호 QT1 가 저 논리일 경우, 전류는, 출력 신호 OUT 가 저 논리가 되고, 출력 신호 OUT* 가 고 논리가 되게 하면서, 저항기(142)를 통해 조정된다. 한편, 클럭 신호 KECL* 가 고 논리일 때 데이타 신호 QT1 가 저 논리가 되고, 데이타 신호 QT1* 가 고 논리가 될 경우, 전류는, 출력 신호 QUT* 가 저 논리가 되고 출력 신호 OUT가 고 논리가 되게 하면서 저항기 (141)를 통해 조정된다.
주지한 바와 같이, N-채널 트랜지스터(155 내지 159)는 전류원으로써 사용된다. N-채널 트랜지스터(155 내지 159)는 각각 에미터-팔로워 트랜지스터(153 내지 154)에 전류를 제공하고, N-채널 트랜지스터(156)는 데이타 신호 QT2/QT2* 에 의해 조절된 전류를 저항기(141 및 142)에 공급한다. N-채널 트랜지스터(157 내지 158)는, NPN 트랜지스터(149 내지 150)의 베이스가 클럭 신호 KUOR/KUOR* 를 수신하지 않을 경우, 차동 증폭기(140) 및 차동 쌍(145)의 공통 에미터 전압이 각각 변하는 것을 막아주는 저 전류 전압 레벨 "키퍼" 이다.
제 8도는 제 3도 판독 제어 지연 고정 루프(44)의 중재 회로(86)를 부분 논리도 및 부분 블럭도 형태로 도시한 도면이다. 중재 회로(86)는 인버터(160 및 161), NAND 논리 게이트(162, 163, 164 및 165), 레지스터(166, 167 및 168), 및 레벨 변환기(169)를 포함한다. 인버터(160)는 클럭 신호 CL2 를 수신하는 입력 단자, 및 출력 단자를 갖는다. 인버터(161)는 인버터(160)의 출력 단자에 접속된 입력 단자, 및 출력 단자를 갖는다. NAND 논리 게이트(162)는 클럭 신호 KECL를 수신하는 제 1 입력 단자, 인버터(160)의 출력 단자에 접속된 제 2 입력 단자, 및 출력단자를 갖는다. NAND 논리 게이트 (163)는 모조 출력 신호 QDUMAR 를 수신하는 제 1 입력 단자, 인버터(160)의 출력 단자에 접속된 제 2 입력 단자, 및 출력 단자를 갖는다. NAND 논리 게이트(164)는 NAND 논리 게이트 (162)의 출력 단자에 접속된 제 1 입력 단자, 제 2 입력 단자, 및 출력 단자를 갖는다. NAND 논리 게이트(165)는 NAND 논리 게이트(163)의 출력 단자에 접속된 제 1 입력 단자, NAND 논리 게이트(164)의 출력 단자에 접속된 제 2 입력 단자 및 NAND 논리 게이트(164)의 제 2 입력 단자에 접속된 출력 단자를 갖는다. 레지스터(166)는 NAND 논리 게이트(164)의 출력 단자에 접속된 입력 단자, 인버터(60)의 출력 단자에 접속된 제어 단자, 및 출력 단자를 갖는다. 레지스터(167)는 NAND 논리 게이트(165)의 출력 단자에 접속된 입력 단자, 인버터(160)의 출력 단자에 접속된 제어 단자를 갖는다. 레지스터(168)는 레지스터(166)의 출력 단자에 접속된 입력 단자, 인버터(161)의 출력 단자에 접속된 제어 단자, 및 출력 단자를 갖는다. 레벨 변환기(169)는 레지스터(168)의 출력 단자에 접속된 입력 단자, 및 CMOS 레벨 지연 신호 RETR 를 제공하는 출력 단자를 갖는다.
NAND 논리 게이트(164 및 165)는 교차-연결되며(cross- coupling), 랫칭 플립-플롭으로써 기능한다. 상기 랫칭 플립-플롭은 NAND 논리 게이트(164 및 165)의 양 입력 단자 모두가 저 논리일 때 고 논리를 제공하도록 리세트된다. 상기 플립-플롭이 리세트될 때, 입력 신호 중 하나가 고 논리가 되자마자, NAND 논리 게이트의 출력은 저 논리가 되며, 이것은 상대적으로 다른 NAND 논리 게이트를 디스에이블시키고 다른 NAND 논리 게이트의 출력을 고 논리로 한다.
클럭 신호 CL2 는 인에이블 신호로써 기능한다. 클럭 신호 CL2 가 고 논리일 때, NAND 논리 게이트(162 및 163)는 디스에이블된다. 클럭 신호 CL2 가 저 논리일 때, 이는 중재 회로(86)를 언마스크 또는 인에이블시키는 것으로써, NAND 논리 게이트(162 및 63)는 클럭 신호 KECL및 모조 출력 신호 QDUMAR 의 상태가 전파되게 하면서 인에이블된다. 이 주기동안, 클럭 신호 KECL및 모조 출력 신호 QDUMAR는 순간적으로 고 논리에 있게 되며, 이는 상기 플립-플롭을 리셋트시킨다. 클럭신호 CL2 가 고 논리가 되고 중재 회로(86)를 완전히 마스킹하기 바로 전에, 상기 입력중 한 입력이 낮아지며 상기 랫칭 플립-플롭은 그의 적절한 상태로 세트될 것이다. 예컨대, 클럭 신호 KECL가 모조 출력 신호 QDUMAR 가 하강하기 전에 하강할, 경우, NAND 논리 게이트(164)의 출력 단자는 저 논리가 되며 NAND 논리 게이트(165)의 출력 단자는 고 논리가 된다. 모조 출력 신호 QDUMAR 가, 클럭 신호 KECL가 하강하기 전에 하강할 경우, NAND 논리 게이트(164)의 출력 단자는 고 논리가 되며, NAND 논리 게이트(165)의 출력 단자는 저 논리가 된다. 일단 클럭 신호 CL2가 고 논리가 되면, 레지스터 (166)는 NAND 논리 게이트(164)의 출력 단자의 현재 논리 상태를 래치하고, 이 논리 상태는 레지스터(168)에 제공된다. 클럭 신호 CL2가 다시 하강할 때, 레지스터(168)는 이 정보를 래치하며, 이 정보는 레벨 변환기(169)를 통해 비교적 소 신호로부터 CMOS 레벨 지연 신호 RETR 로 변환된다.
레지스터(167)는 NAND 논리 게이트(164 및 165)를 구비한 플립-플롭에 대해부하를 등화시키는데 사용되며, 그에 따라 클럭 신호 KECL및 모조 출력 신호 QDUMAR의 상승 또는 하강 에지가 서로에 대해 시간적으로 매우 밀접하게 발생할 경우, 상기 플립-플롭은 비정합된 부하로 인해 상기 신호 중 하나에 대해 나머지 하나를 편애하지 않게 될 것이다. NAND 논리 게이트(162 내지 165)가 ECL 게이트로써 실현됨을 주목하여라.
제 9도는 제 3도 판독 제어 지연 고정 루프(44)의 전압 제어 지연(VCD) 회로(85)를 배선도 형태로 도시한 도면이다. VCD 회로(85)는 차동 증폭기(173 및 190), 다이오드(176 내지 179), P-채널 트랜지스터(186, 187 및 188), N-채널 트랜지스터 (182, 183, 200, 201 및 202), 및 NPN 트랜지스터(196, 197, 198 및 199)를 포함한다. 차동 증폭기(173)는 저항기(174 및 175), 및 NPN 트랜지스터(180 및 181)를 포함한다. 차동 증폭기(190)는 저항기(192 및 193), 및 NPN 트랜지스터(194 및 195)를 포함한다.
저항기(174)는 VDD에 접속된 제 1 단자, 및 제 2 단자를 갖는다. 저항기(175)는 VDD에 접속된 제 1 단자, 및 제 2단자를 갖는다. NPN 트랜지스터(180)는 저항기(174)의 제 2 단자에 접속된 콜렉터, 클럭 신호 CL2 를 수신하는 베이스, 및 에미터를 갖는다. NPN 트랜지스터(181)는 저항기(175)의 제 2 단자에 접속된 콜렉터, 클럭 신호 CL2* 를 수신하는 베이스, 및 NPN 트랜지스터(180)의 에미터에 접속된 에미터를 갖는다. 다이오드(176)는 VDD에 접속된 제 1 단자, 및 제 2 단자를 갖는다. 다이오드(177)는 다이오드(176)의 제 2 단자에 접속된 제 1 단자, 및 NPN 트랜지스터(181)의 콜렉터에 접속된 제 2 단자를 갖는다. 다이오드(178)는 VDD에 접속된 제 1 단자, 및 제 2 단자를 갖는다. 다이오드(179)는 다이오드 (178)의 제 2 단자에 접속된 제 1 단자, 및 NPN 트랜지스터(181)의 콜렉터에 접속된 제 2 단자를 갖는다. P-채널 트랜지스터(188)는 VDD에 접속된 소스, 제어 전압 PCON 을 수신하는 게이트, 및 드레인을 갖는다. N-채널 트랜지스터(189)는 P-채널 트랜지스터 (188)의 드레인에 접속된 드레인과 게이트, 및 Vss에 접속된 소스를 갖는다. N-채널 트랜지스터(182)는 NPN 트랜지스터 (180 및 181)의 에미터에 접속된 드레인, P-채널 트랜지스터 (188)의 드레인에 접속된 게이트, 및 Vss에 접속된 소스를 갖는다, N-채널 트랜지스터(183)는 NPN 트랜지스터(180 및 181)의 에미터에 접속된 드레인, 바이어스 전압 NBIAS을 수신하는 게이트, 및 Vss에 접속된 소스를 갖는다. 캐페시터(184)는 VDD에 접속된 제 1 플레이트 전극, 및 제 2 플레이트 전극을 갖는다. 캐패시터(185)는 VDD에 접속된 제 1 플레이트 전극, 및 제 2 플레이트 전극을 갖는다. P- 채널 트랜지스터(186)는 캐패시터(184)의 제 2 플레이트 전극에 접속된 소스, 제어 전압 PCON 을 수신하기 위해 P-채널 트랜지스터(188)의 게이트에 접속된 게이트, 및 NPN 트랜지스터 (180)의 콜렉터에 접속된 드레인을 갖는다. P-채널 트랜지스터 (187)는 캐패시터(185)의 제 2 플레이트 전극에 접속된 소스, 제어 전압 PCON 을 수신하기 위해 P-채널 트랜지스터(188)의 게이트에 접속된 게이트, 및 NPN 트렌지스터(181)의 콜렉터에 접속된 드레인을 갖는다.
저항기(192)는 VDD에 접속된 제 1 단자, 및 제 2 단자를 갖는다. 저항기(193)는 VDD에 접속된 제 1 단자, 및 제 2 단자를 갖는다. NPN 트랜지스터(194)는 클럭 신호 KU 를 제공하기 위해 저항기(192)의 제 2 단자에 접속된 콜렉터, 베이스 및 에미터를 갖는다. NPN 트랜지스터(195)는 클럭 신호 KU* 를 제공하기 위해 저항기(193)의 제 2 단자에 접속된 콜렉터, 베이스 및 NPN 트랜지스터(194)의 에미터에 접속된 에미터를 갖는다. NPN 트랜지스터(196)는 VDD에 접속된 콜렉터, NPN 트랜지스터(195)의 콜렉터에 접속된 베이스, 및 NPN 트랜지스터(194)의 베이스에 접속된 에미터를 갖는다. NPN 트랜지스터(197)는 VDD에 접속된 콜렉터, NPN 트랜지스터 (194)의 콜렉터에 접속된 베이스, 및 NPN 트랜지스터(195)의 베이스에 접속된 에미터를 갖는다. NPN 트랜지스터(198)는 VDD에 접속된 콜렉터, P-채널 트랜지스터(186)의 드레인에 접속된 베이스, 및 NPN 트랜지스터(194)의 베이스에 접속된 에미터를 갖는다. NPN 트랜지스터(199)는 VDD에 접속된 콜렉터, P-채널 트랜지스터(187)의 드레인에 접속된 베이스, 및 NPN 트랜지스터(195)의 베이스에 접속된 에미터를 갖는다. N-채널 트랜지스터(200)는 NPN 트랜지스터(196 및 198)의 에미터에 접속된 드레인, 바이어스 전압 NBIAS을 수신하는 게이트, 및 Vss에 접속된 소스를 갖는다. N-채널 트랜지스터(201)는 NPN 트랜지스터(194 및 195)의 에미터에 접속된 드레인, 바이어스 전압 NBIAS을 수신하는 게이트, 및 Vss에 접속된 소스를 갖는다. N-채널 트랜지스터(202)는 NPN 트랜지스터(197 및 199)의 에미터에 접속된 드레인, 바이어스 전압 NBIAS을 수신하는 게이트, 및 Vss에 접속된 소스를 갖는다.
VCD 회로(85)에서, NPN 트랜지스터(180 및 181)의 콜렉터에서의 출력 폭주(excursion) 및 출력 슬루 레이트(slew rate)는 VCD 회로(85)의 전파 지연을 변화시키는데 사용되는 2개의 변수이다. 상보적 클럭 신호 CL2/CL2* 가 차동 증폭기(173)에 제공된다. 차동 증폭기(173)는 2개의 전류원, 즉 N-채널 트랜지스터(182 및 183)를 갖는다. N-채널 트랜지스터(183)는 비교적 정전류원을 제공한다. N-채널 트랜지스터(182)는 가변 전류원으로써 기능한다. N-채널 트랜지스터(183)에 의해 제공되는 전류량은 제어 전압 PCON 의 전압 레벨에 의존한다, 제어 전압 PCON의 전압이 감소할 경우, N-채널 트랜지스터 (182)에 의해 제공된 전류량은 증가한다. N-채널 트랜지스터 (182)가 사실상 비도전될 때, 즉 제어 전압 PCON 이 거의 VDD에 일치할 때, N-채널 트랜지스터(183)는 차동 증폭기 (173)가 계속해서 기능하는데 충분한 만큼만 전류를 제공한다.
저항기(174 및 175)는 값이 고정되며, 그들 양단의 전압은 N-채널 트랜지스터(182)에 의해 제공된 전류에 의존한다. 다이오드(176, 177, 178 및 179)는 저항기(174 및 175) 양단의 전압을 약 2개의 베이스-에미터 다이오드 전압 강하(VBE) 에서 약VBE로 클램프시키는데 사용된다. 이것은, VCD 회로(85)가 비교적 높은 전원 전압을 수신할 때 NPN 트랜지스터 (180 및 181)가 포화 상태로 동작하는 것으로부터 보호하기 위해 이루어진다.
제어 전압 PCON 이 약 VDD에 일치하는 전압에 위치할 때, P-채널 트랜지스터(186 및 187)는 사실상 비도전되며, NPN 트랜지스터(180 및 181)의 콜렉터는 캐패시퍼(184 및 185)로부터 전기적으로 차단된다. 단지 N-채널 트랜지스터(183)가 도전되기 때문에, 저항기(174 및 175) 양단의 폭주 전압은 작아진다. 즉, 이는 양호한 실시예에서 약 200mV 보다 작아진다. 한편, 제어 전압 PCON이 VDD- P-채널 임계 전압보다 작은 전압에 위치할 때, 저항기(174 및 175) 양단의 전압 진폭은 보다 커질 것이고, NPN 트랜지스터(180 및 181)의 콜렉터에서의 상승 시간은 캐패시터(184 및 185)에 의해 제공된 추가 용량성 부하로 인해 보다 느려질 것이다.
NPN 트랜지스터(180 및 181)의 콜렉터에서의 전압은 NPN 트랜지스터(198 및 199)를 통해 차동 증폭기(190)에 제공된다. 이 스테이지에서, NPN 트랜지스터(180 및 181)의 콜렉터에서의 전압은 NPN 트랜지스터(194 및 195)의 콜렉터에서의 전압과 비교된다. NPN 트랜지스터(180 및 181)의 콜렉터에서의 전압이 NPN 트랜지스터(194 및 195)의 콜렉터에서의 전압보다 클 경우, NPN 트랜지스터(194 및 195)의 콜렉터에서의 전압은 무시되며, 차동 클럭 신호 KU 및 KU* 는, NPN 트랜지스터(180 및 181)의 콜렉터에서의 전압이 변화할 때 논리 상태를 변화시킨다. NPN트랜지스터(180 및 181)의 콜렉터 중 어느 한 콜렉터에서의 전압이 NPN 트랜지스터(194 및 195)의 콜렉터에서의 전압 중 비교적 높은 전압보다 낮을 경우, 클럭 신호 KU 및 KU* 는, NPN 트랜지스터(180 및 181)의 콜렉터로부터 비교적 낮은 전압이 NPN 트랜지스터(194 및 195)의 전압 중 비교적 높은 전압을 통과할 때 단지 상태를 변화시킨다. 저항기(174 및 175) 양단에서의 증가된 폭주 전압, 및 NPN 트랜지스터(180 및 181)의 콜렉터에서의 전압의 비교적 느린 상승 시간은 상기 VCD 회로(85)의 전파 지연을 증가시킨다.
VCD 회로(85)의 한 특징은, 제어 전압 PCON 이 낮아질 때, 전파 지연이 클럭신호 CL2 의 1/2 주기보다 길어지며, 이때 VCD 회로(85)가 컬랩스한다는 것이다. 앞서 논의된 바와 같이, 이것은 클럭 신호(CL2/CL2*)가 토글링할 때 발생하지만, 지연된 클럭 신호(KU)는 결과적으로 상태를 변화시키지 않는다. 이것은 각각 P-채널 트랜지스터(186 및 187)를 통해 너무 많은 용량성 부하가 NPN 트랜지스터(180 및 181)의 콜렉터에 연결되어 있음으로 인해 초래된 것이다. 이 특징으로 인해, 지연된 클럭 신호 KU 는 양호한 실시예에서 클럭 신호 CL2 와 위상적으로 겨우 180도가 된다. 그러므로, 지연 고정 루프(44)는 아주 오랫동안 지연된 클럭 신호 KU를 지연시키지 않게 보호된다. 지연된 클럭 신호 KU 가 너무 오랫동안 지연되었을 경우, 지연 고정 루프(44)는 차후 사이클, 예를 들면 위상적으로 360° 후에 발생하는 사이클 상으로 부정확하게 고정될 수도 있다.
VCD 회로(85)에서, 소 신호 레벨 또는 ECL 레벨 신호가 사용되며, 이는 ECL레벨 신호를 CMOS 논리 레벨로 레벨 변환시킬 필요성을 없애준다. 게다가,VCD회로(85)는 종래의 병렬- 캐패시터 VCD 에 비해 비교적 높은 최대 지연 대 최소 지연율을 가지며, 종래의 스타브형-인버터(starved-inverter) VCD 에 비해 노이즈에 덜 민감하다.
제 10도는 제 3도의 판독 제어 지연 고정 루프(44)의 VCD 제어 회로(87)를 배선도 형태로 도시한 도면이다. VCD 제어 회로(87)는 지연 신호 RETR를 수신하며, 응답으로 전압 제어 지연 회로(85)에 대해 제어 전압 PCON 을 발생시킨다. VCD 제어 회로(87)는 P-채널 트랜지스터(205, 206, 209 및 210), N-채널 트랜지스터(207 및 208), 인버터(211), 및 캐패시터(212)를 포함한다.
P-채널 트랜지스터(205)는 VDD에 접속된 소스, 바이어스 전압 PBIAS을 수신하는 게이트, 및 드레인을 갖는다. P-채널 트랜지스터(206)는 P-채널 트랜지스터(205)의 드레인에 접속된 소스, 지연 신호 RETR 를 수신하는 게이트, 및 제어 전압 PCON 을 제공하는 소스를 갖는다. N-채널 트랜지스터(207)는 P-채널 트랜지스터(206)의 드레인에 접속된 드레인, P-채널 트랜지스터(206)의 게이트에 접속된 게이트, 및 소스를 갖는다. N-채널 트랜지스터(208)는 N-채널 트랜지스터(207)의 소스에 접속된 드레인, 바이어스 전압 NBIAS을 수신하는 게이트, 및 Vss에 접속된 소스를 갖는다. P-채널 트랜지스터(209)는 VDD에 접속된 소스, P-채널 트랜지스터(205)의 게이트에 접속되어 바이어스 전압 PBIAS을 수신하는 게이트, 및 드레인을 갖는다. P-채널 트랜지스터(210)는 P-채널 트랜지스터(209)의 드레인에 접속된 소스, 게이트, 및 P-채널 트랜지스터(206)의 드레인에 접속된 드레인을 갖는다. 캐패시터(212)는 VDD에 접속된 제 1 플레이트 전극, 및 P-채널 트랜지스터(206)의 드레인에 접속된 제 2 플레이트 전극을 갖는다. 인버터(211)는 컬랩스 검출기 출력 신호 FIBR 를 수신하는 입력 단자, 및 P-채널 트랜지스터(210)의 게이트에 접속된 출력 단자를 갖는다.
VCD 제어 회로(87)의 목적은 아날로그 제어 전압 PCON 을 발생시키는 것이다. 제어 전압 PCON 은 VCD 회로(85)에 의해 제공된 전파 지연을 제어하는데 사용된다. 지연 신호 RETR 가 고 논리일 때, N-채널 트랜지스터(207)는 도전되고, P-채널 트랜지스터(206)는 사실상 비도전되며, 이는 소량의 전하가 캐패시터(212)로부터 Vss로 누설되게 하며, 이는 상대적으로 제어 전압 PCON 을 비교적 소량 Vss를 향해 감소시킨다. N-채널 트랜지스터(208)의 상대적 크기, 바이어스 전압 NBIAS및 PBIAS의 전압 레벨, 캐패시터(212)의 상대적 크기, 및 지연 신호 RETR 가 고 논리인 시간은, 얼마나 빨리 제어 전압 PCON 이 변화하는 지를 결정하며, 원하는 성능을 부여하도록 조절된다. 마찬가지로, 지연 신호 RETR 가 저 전압일 때, N-채널트랜지스터 (207)는 오프되며 P-채널 트랜지스터(206)는 온 되고, 소량의 전류가 P-채널 트랜지스터(205 및 206)를 통해 흐르며, 이는 캐패시터(212)를 충전시키고 제어 전압 PCON 의 전압을 VDD을 향해 비교적 소량 증가시킨다.
정상 동작동안, 지연된 클릭 신호 KU는 항상 토글링하며, 컬랩스 검출기 신호 FIBR 는 저 논리이다. 한편, VCD 회로(85)가 컬랩스할 때 (앞서 논의된 바와같이), 컵랩스 검출기 신호 FIBR 는 고 논리가 되고, 그 결과 P-채널 트랜지스터(210)가 도전된다. P-채널 트랜지스터(209)는 P-채널 트랜지스터(205)보다 크며, 그에 따라 보다 많은 전류가 캐패시터(212)로 흐르게 되며, 이것은 또한 제어 전압 PCON 이 보다 빨리 증가하게 해준다. 컬랩스 검출기 신호 FIBR 는, 지연된 클럭신호 KU 가 다시 논리 상태를 규칙적으로 변화시킬 때까지 고 논리 상태를 유지한다.
제 11도는 제 3도 지연 고정 루프 회로(44)의 컬랩스 검출기 회로(88)를 부분 논리도 및 부분 배선도 형태로 도시한 도면이다. 컬랩스 검출기 회로(88)는 레벨 변환기 제 1 스테이지 (215), 레벨 변환기 제 2 스테이지(230), 및 컬랩스 검출기(235)를 포함한다. 레벨 변환기 제 1 스테이지(215)는 차동 증폭기 (216), 에미터-팔로워 트랜지스터(221, 222, 223, 224), 및 N-채널 트랜지스터(225 내지 229)를 포함한다. 차동 증폭기 (216)는 저항기(217 및 218), 및 NPN 트랜지스터(219 및 220)를 포함한다. 레벨 변환기 제 2 스테이지는 P-채널 트랜지스터(231 및 232), 및 N-채널 트랜지스터(233 및 234)를 포함한다. 컬랩스 검출기(235)는 P-채널 트랜지스터(236, 237, 241, 242 및 249), N-채널 트랜지스터(240, 243 및 248), 인버터(238, 239, 244, 245, 250, 252, 253, 254 및 256), 캐패시터(246 및 247), 및 NAND 논리 게이트(251 및 255)를 포함한다.
저항기(217)는 VDD에 접속된 제 1 단자, 및 제 2 단자를 갖는다. 저항기(218)는 VDD에 접속된 제 1 단자, 및 제 2 단자를 갖는다. NPN트랜지스터(219)는 저항기(217)의 제 2 단자에 접속된 콜렉터, 베이스 및 에미터를 갖는다. NPN 트랜지스터(220)는 저항기(218)의 제 2 단자에 접속된 콜렉터, 베이스 및 NPN 트랜지스터(219)의 에미터에 접속된 에미터를 갖는다. 에미터-팔로워 트랜지스터(221)는 VDD에 접속된 콜렉터, 저항기(217)의 제 2 단자에 접속된 베이스, 및 에미터를 갖는다. 에미터-팔로워 트랜지스터(222)는 VDD에 접속된 콜렉터, 저항기(218)의 제 2 단자에 접속된 베이스, 및 에미터를 갖는다. 에미터-팔로워 트랜지스터(223)는 VDD에 접속된 콜렉터, 클럭 신호 KU 를 수신하는 베이스, 및 NPN 트랜지스터 (219)의 베이스에 접속된 에미터를 갖는다. 에미터-팔로워 트랜지스터(224)는 VDD에 접속된 콜렉터, 클럭 신호 KU* 를 수신하는 베이스, 및 NPN 트랜지스터(220)의 베이스에 접속된 에미터를 갖는다. N-채널 트랜지스터(225)는 에미터-팔로워 트랜지스터(223)의 에미터에 접속된 드레인, 바이어스 전압 NBIAS을 수신하는 게이트, 및 Vss에 접속된 소스를 갖는다. N-채널 트랜지스터(226)는 에미터-팔로워 트랜지스터(221)의 에미터에 접속된 드레인, 바이어스 전압 NBIAS을 수신하는 게이트, 및 Vss에 접속된 소스를 갖는다. N-채널 트랜지스터 (227)는 NPN 트랜지스터(219 및 220)의 에미터에 접속된 드레인, 바이어스 전압 NBIAS을 수신하는 게이트, 및 Vss에 접속된 소스를 갖는다. N-채널 트랜지스터(228)는 에미터- 팔로워 트랜지스터(222)의 에미터에 접속된 드레인, 바이어스 전압 NBIAS을 수신하는 게이트, 및 Vss에 접속된 소스를 갖는다. N-채널 트랜지스터(229)는 에미터-팔로워 트랜지스터(224)의 에미터에 접속된 드레인, 바이어스 전압 NBIAS을 수신하는 게이트, 및 Vss에 접속된 소스를 갖는다.
P-채널 트랜지스터(231)는 VDD에 접속된 소스, 에미터- 팔로워 트랜지스터(221)의 에미터에 접속된 게이트, 및 드레인을 갖는다. N-채널 트랜지스터(233)는 P-채널 트랜지스터(231)의 드레인에 접속된 드레인, 게이트, 및 Vss에 접속된 소스를 갖는다. P-채널 트랜지스터(232)는 VDD에 접속된 소스, 에미터-팔로워 트랜지스터(222)의 에미터에 접속된 게이트, 및 드레인을 갖는다. N-채널 트랜지스터(234)는 P-채널 트랜지스터(232)의 드레인에 접속된 드레인과 게이트 및 Vss에 접속된 소스를 갖는다.
P-채널 트랜지스터(236)는 VDD에 접속된 소스, 바이어스 전압 PBIAS을 수신하는 게이트, 및 드레인을 갖는다. P-채널 트랜지스터(237)는 P-채널 트랜지스터(236)의 드레인에 접속된 소스, 게이트, 및 드레인을 갖는다. N-채널 트랜지스터(240)는 P-채널 트랜지스터(237)의 드레인에 접속된 드레인, P-채널 트랜지스터(237)의 게이트에 접속된 게이트, 및 Vss에 접속된 소스를 갖는다. 인버터(238)는 P-채널 트랜지스터 (231)의 드레인에 접속된 입력 단자, 및 출력 단자를 갖는다. 인버터(239)는 인버터(238)의 출력 단자에 접속된 입력 단자, 및 P-채널 트랜지스터(237)의 게이트에 접속된 출력 단자를 갖는다. P-채널 트랜지스터(241)는 VDD에 접속된 소스, 게이트, 및 드레인을 갖는다. N-채널 트랜지스터(242)는 P-채널 트랜지스터(241)의 드레인에 접속된 드레인, P-채널 트랜지스터 (241)의 게이트에 접속된 게이트, 및 소스를 갖는다. N-채널 트랜지스터(243)는 N-채널 트랜지스터(242)의 소스에 접속된 드레인, 바이어스 전압 NBIAS을 수신하는 게이트, 및 Vss에 접속된 소스를 갖는다. 인버터(244)는 P-채널 트랜지스터(231)의 드레인에 접속된 입력 단자, 및 출력 단자를 갖는다. 인버터(245)는 인버터(244)의 출력 단자에 접속된 입력 단자, 및 출력 단자를 갖는다. 캐패시터(246)는 P-채널 트랜지스터 (237)의 드레인에 접속된 제 1 플레이트 전극, 및 Vss에 접속된 제 2 플레이트 전극을 갖는다. 캐패시터(247)는 VDD에 접속된 제 1 플레이트 전극, 및 P-채널 트랜지스터(241)의 드레인에 접속된 제 2 플레이트 전극을 갖는다. N-채널 트랜지스터(248)는 P-채널 트랜지스터(237)의 드레인에 접속된 드레인, 게이트, 및 Vss에 접속된 소스를 갖는다. P-채널 트랜지스터(249)는 VDD에 접속된 소스, 모드 제어 신호 ASYNC* 를 수신하는 게이트, 및 P-채널 트랜지스터(241)의 드레인에 접속된 드레인을 갖는다. 인버터(250)는 P-채널 트랜지스터(237)의 드레인에 접속된 입력 단자, 및 출력 단자를 갖는다. 인버터(253)는 P-채널 트랜지스터 (241)의 드레인에 접속된 입력 단자, 및 출력 단자를 갖는다, 인버터(254)는 인버터(253)의 출력 단자에 접속된 입력 단자, 및 출력 단자를 갖는다. NAND 논리 게이트(251)는 인버터(250)의 출력 단자에 접속된 제 1 입력 단자, 인버터(254)의 출력단자에 접속된 제 2 입력 단자, 및 출력 단자를 갖는다. NAND 논리 게이트(255)는 NAND 논리 게이트(251)의 출력 단자에 접속된 제 1 입력 단자, 모드 제어 신호 ASYNC* 를 수신하는 제 2 입력 단자, 및 출력 단자를 갖는다. 인버터(252)는 NAND 논리 게이트(255)의 제 2 입력 단자에 접속되어 모드 제어 신호 ASYNC* 를 수신하는 입력 단자, 및 N-채널 트랜지스터(248)의 게이트에 접속된 출력 단자를 갖는다. 인버터(256)는 NAND 논리 게이트(255)의 출력 단자에 접속된 입력 단자, 및 컬랩스 검출기 출력 신호 FIBR를 제공하는 출력 단자를 갖는다.
앞서 주지된 바와 같이, 컬랩스 검출기 회로(88)의 기능은 VCD 회로(85)가 "컬랩스하는지" 여부를 검출하는 것이다. VCD 회로(85)는, 제어 전압 PCON 의 전압이 오 값을 가질 때 당해 VCD 회로가 너무 큰 전파 지연을 가짐으로써 컬랩스하며, 그에 따라 지연된 클럭 신호 KU 가 논리 상태를 변화시키기 전에 클럭 신호 CL2 가 반대 논리 상태로 전환한다. VCD 회로(85)는 파워 업 동안 컬랩스할 수도 있으며, 이때 내부 회로 노드는 비공지된 상태이다. VCD 회로(85)가 컬랩스하고, 모조 출력 신호 QDUMAR 가 저 논리 상태일 경우, 중재 회로(86)는 모조 출력 신호 QDUMAR 가 클럭 신호 KECL보다 빠른지를 결정할 수도 있다. 왜냐하면, 모조 출력 신호 QDUMAR 가 NAND 논리 게이트(164 및 168)를 포함하는 플립-플롭을 리세트하기위해 고 논리 전압으로 전이하지 않기 때문이다. 결과적으로, 중재 회로(86)는 스톨된(stalled)지연 클럭 신호 KU 의 전파 지연을 증가시키기 위해 VCD 제어 회로(87)에 지연 신호 RETR 를 부정확하게 제공한다. 이것은 결국 VCD 회로(85)를 컬랩스 상태로 한다.
VDC 회로(85)가 컬랩스하는 것을 막기 위해, 컬랩스 검출기 회로(88)는 차동지연된 클럭 신호 KU/KU* 를 모니터한다. 지연된 클럭 신호 KU/KU* 는 레벨 변환기 제 1 스테이지(215) 및 레벨 변환기 제 2 스테이지(230)에 의해 ECL 레벨 신호에서 CMOS 레벨 신호로 변환된다. 지연된 클럭 신호 KU/KU* 에 상당하는 CMOS 레벨 신호가 컬랩스 검출기(235)의 인버터(238 및 244)에 제공된다. 지연된 클럭 신호 KU/KU* 가 토글링할 때, N-채널 트랜지스터(240)의 드레인은 약 Vss에 일치하는 전압을 가지며, P-채널 트랜지스터(241)의 드레인은 약 VDD에 일치하는 전압을 갖는다. N-채널 트랜지스터(240) 및 P-채널 트랜지스터 (241)의 크기는 P-채널 트랜지스터(237 및 236) 및 N-채널 트랜지스터(242 및 243)의 크기보다 크며, 그에 따라 P-채널 트랜지스터(237 및 236) 및 N-채널 트랜지스터(242 및 243)는, N-채널트랜지스터(240) 및 P-채널 트랜지스터(241)가 사실 비도전될 때, N-채널 트랜지스터(240) 및 P-채널 트랜지스터 (241)의 드레인 상의 전압에 거의 영향을 미치지 않게 될 것이다. 한편, 클럭 신호 KU 및 KU* 가 토글링하지 않을 때, P-채널 트랜지스터(237) 또는 N-채널 트랜지스터(242)중 단지 한 트랜지스터만 도전되고, 다른 나머지 한 트랜지스터는 사실상 비도전될 것이다. 클럭 신호 KU 및 KU* 가 비교적 긴 시간 주기(양호한 실시예에서 약 200ns 보다 큼)동안 논리 상태를 변화시키지 않을 경우, N-채널 트랜지스터(240)의 드레인이, P-채널 트랜지스터(237)가 도전될 경우 약 VDD에 일치하는 전압으로 충전하거나 또는 N-채널 트랜지스터(242)가 도전될 경우에는 P-채널 트랜지스터(241)의 드레인이 약 Vss로 누설한다. 캐패시터(246 및 247)의 용량은 VCD 회로(85)의 컬랩스를 시그널링하기 전에 컬랩스 검출기(235)가 대기하는 시간 량을 결정한다. 양호한 실시예에 있어서, 컬랩스는, 클럭신호 KU 가 약 200ns 에서 논리 상태를 변화시키지 않을 경우, 발생한다. 일단 컬랩스가 발생하면, 컬랩스 검출기 신호 FIBR 는 고 논리로 나타나게 된다. 한편, 비동기적 동작 모드동안, 클럭 신호 CLK 의 주기는 200ns 보다 길어질 수도 있다. 그러므로, 비동기적 동작 모드에서 제어 신호 ASYNC* 는 컬랩스 검출기(230)를 디스에이블시키도록 저 논리로써 나타난다.
제 12도는 제 1도 메모리(20)의 기록 제어 지연 고정 루프 (52)를 블럭도 형태로 도시한 도면이다. 기록 제어 지연 고정 루프(52)는 VCD 회로(260), 2-제산회로(263), 중재 회로(264), VCD 제어 회로(265), 및 컬랩스 검출기(266)를 포함한다. VCD 회로(260)는 제 1 VCD (261) 및 제 2 VCB (262)를 포함한다.
제 1 VCD 회로(261)는 클럭 신호 KCMOS를 수신하는 입력 단자, "VCON" 으로 라벨된 제어 전압을 수신하는 제어 단자, 및 클럭 신호 KSD를 제공하는 출력 단자를 갖는다. 제 2 VCD 회로(262)는 클럭 신호 KSD를 수신하는 입력 단자, 제어 전압 VCON 을 수신하는 제어 단자, 및 "KSD2*" 로 라벨된 클럭 신호를 제공하는 출력단자를 갖는다. 2-제산 회로 (263)는 클럭 신호 KCMOS를 수신하는 입력 단자, 및 "KX"로 라벨된 클럭 신호를 제공하는 출력 단자를 갖는다. 중재 회로(264)는 클럭 신호 KCMOS를 수신하는 제 1 입력 단자, 제 2 VCD 회로(262)의 출력 단자에 접속되어 클럭 신호 KSD2* 를 수신하는 제 2 입력 단자, 2-제산 회로(263)의 출력 단자에 접속되어 클럭 신호 KX 를 수신하는 제어 단자, 및 "RETW" 로 라벨된 기록 지연 신호를 제공하는 출력 단자를 갖는다. VCD 제어 회로(265)는 중재 회로(264)의 출력 단자에 접속되어 기록 지연 신호 RETW 를 수신하는 입력 단자, "FIBW" 로 라벨된 컬랩스 검출기 신호를 수신하는 제 2 입력 단자, 및 제어 전압 VCON 을 제공하는 출력 단자를 갖는다. 컬랩스 검출기(266)는 제 1 VCD 회로(261)의 출력 단자에 접속되어 클럭 신호 KSD 를 수신하는 제 1 입력 단자, 제 2 VCD (262)의 출력단자에 연결되어 클럭 신호 KSD2* 를 수신하는 제 2 입력 단자, 및 VCD 제어 회로(265)의 제 2 입력 단자에 접속되어 컬랩스 검출기 출력 신호 FIBW 를 제공하는 출력 단자를 갖는다.
제 12도는 메모리(20)의 기록 사이클을 제어하는데 사용되는 지연 고정 루프 회로를 도시한다. 제 1 VCD (261)는 CMOS 레벨 클럭 신호 KCMOS를 수신하고 이 신호를 90도 지연시켜 CMOS 레벨 지연 클럭 신호 KSD 를 발생시킨다. VCD 회로(260)에 의해 제공된 지연은 제어 전압 VCON 의 값에 의해 제어된다. 제어 전압 VCON 이 높을 때, VCD 회로 (260)의 지연은 비교적 크며, 제어 전압 VCON 이 낮을 때, VCD 회로(260)의 지연은 비교적 작다. 제 2 VCD (262)는 CMOS 신호 KSD 를 수신하며 이 신호를 90도 지연시켜 지연된 클럭 신호 KSD2* 를 발생시키고, 이 지연된 클럭 신호는 클럭 신호 KOMOS로부터 180° 지연된다. 2-제산 회로(263)는 클럭 신호 KCMOS를 수신하고 KCMOS의 1/2 주파수인 클럭 신호 KX를 발생시킨다. 중재 회로(264)는 클럭 신호 KCMOS, KSD2*, 및 KX를 수신하며, 클럭 신호 KX 가 고 논리일때 클럭 신호 KCMOS의 타이밍을 클럭 신호 KSD2* 와 비교한다. 클럭 신호 KSD2* 가 클럭 신호 KCMOS전에 상승할 경우, 클럭 신호 KSD2* 는 너무 이르고 지연 신호 RETW는 해당 사이클동안 고 논리로써 제공된다. 클럭 신호 KSD2* 가 클럭 신호 KCMOS후 상승할 경우, 클럭 신호 KSD2* 는 너무 느리고 지연 신호 RETW 는 해당 사이클동안 저 논리로써 제공된다.
VCD 제어 회로(265)는 지연 신호 RETW 및 컬랩스 검출기 신호 FIBW 를 수신하며, 지연 신호 RETW 가 고 논리일 경우에는 제어 전압 VCON 의 값을 증가시키고, 지연 신호 RETW 가 저 논리일 경우에는 제어 전압 VCON 의 값을 감소시킨다.
컬랩스 검출기(266)는 지연된 클럭 신호 KSD 및 클럭 신호 KCMOS를 수신하며, 클럭 신호 KSD2* 에 부과된 지연이 중재 회로(264)의 동작 범위보다 큰지 여부를 검출한다. 클럭 신호 KSD2* 에 부과된 지연이 중재 회로의 동작 범위보다 클 경우, 컬랩스 검출기 신호 FIBW 는 고 논리로 구동되며, 이는 VCD 제어 회로(265)로 하여금 제어 전압 VCON 을 보다 낮게 구동시키게 한다. 제어 전압 VCON 이 감소될 때, VCD 회로(260)에 의해 제공되는 전파 지연은 감소되며, 이는 지연된 클럭신호 KSD가 보다 빨리 발생하게 한다.
기록 제어 논리(54)는 디코딩된 기록 제어 신호 WCQ 를 제공한다. 기록 제어 신호 WCQ 는 고 논리로써 활성인 펄스이다. 상기 펄스의 폭은 지연된 클럭 신호 KSD 의 고 논리 펄스 폭에 일치한다. 기록 제어 신호 WCQ 가 고 논리일 때, 비트 라인 부하/기록 구동기(30)는 데이타를 메모리 어레이(22)에 기록한다. 기록 제어 신호 WCQ 가 저 논리로 복귀할 때, 기록 사이클이 종료되며 기록 회수가 발생한다. 상기 기록 동작은 메모리 어레이 디코딩과 동시에 발생하며, 상기 디코딩 동작은, 클럭 신호 KCMOS가 고 논리가 될 때 시작된다.
클럭 신호 KCMOS에 대해 제 1 VCD (261)에 의해 발생된 90도 지연으로 인해, 클럭 신호 KCMOS의 사이클 시간이 증가할 경우, 기록 사이클의 사이클 시간은 클럭신호 KCMOS가 증가한 량의 25% 만큼 증가한다. 상기 기록 사이클의 듀레이션(duration)은 클럭 신호 KCMOS가 고 논리가 되는 시간과 동일한 량만큼 증가되며, 이는 상기 사이클 시간의 약 50% 이다. 한 기록 사이클의 끝에서 그 다음 판독 사이클까지의 시간(기록 회수 시간)은 클럭 신호 KCMOS의 사이클 시간에서의 증가의 25% 만큼 증가한다.
기록 사이클의 타이밍을 변화시키므로써, 기록 타이밍 여분이 사이클 시간에서의 증가에 비례하여 증가될 수 있다. 따라서, 메모리(20)의 제조 공정에서의 편차는 메모리(20)의 기록 사이클 시간을 조절함으로써 보상될 수 있다. 이것은, 판독 및 기록 사이클 파라미터에 대한 명세를 루스하게 하는 불량 성능이 테스트될수 있는 파트를 가진 비동기식 SRAM 에 대해 서로 다른 속도 빈(speed bins)을 갖는 것과 유사하다.
지연된 클럭 신호 KSD 가 고정된 지연만큼 발생될 경우, 기록 사이클의 시작은, 클럭 사이클 시간이 변화될 때 변화하지 않을 것이다. 또한, 메모리(20)의 온도, 전원 전압, 및 공정 편차들은, 기록 사이클이 너무 빨리 발생할 수 있고, 앞서 디코딩된 메모리 어레이 위치가 무심코 기록될 수 있는 레이스 상태(race condition)를 초래할 수도 있다. 기록 제어 지연 고정 루프(52)를 사용함으로써 메모리(20)의 기록 사이클 시간을 조절하여 상기 레이스 상태를 피할 수 있으며, 그 결과 기록 사이클 타이밍의 한 부분이 증가될 경우, 모든 기록 타이밍 여분이 증가된다. 테스트하는 동안 메모리(20)의 기록 사이클 시간을 조절함으로써, 공정 파라미터 및 동작 상태에서의 편차가 보상될 수 있으며, 따라서 메모리(20)의 제조동안 양품률을 증가시키게 된다.
제 13도는 제 12도 기록 제어 지연 고정 루프(52)의 VCD 회로(260)를 부분 배선도 및 부분 논리도 형태로 도시한 도면이다. VCD 회로(260)는 제 1 VCD(261) 및 제 2 VCD (262)를 포함한다. 제 VCD (261)는 인버터(270, 271, 286 및 287), 차동 증폭기(272 및 279), N-채널 트랜지스터(277 및 284), 및 캐패시터(278 및 285)를 포함한다. 차동 증폭기 (272)는 P-채널 트랜지스터(273 및 274), 및 N-채널 트랜지스터 (275 및 276)를 포함한다. 차동 증폭기(279)는 P-채널 트랜지스터(280 및 281), 및 N-채널 트랜지스터(282 및 283)를 포함한다. 제 2 VCD 회로(262)는 인버터(288, 289, 304 및 305), 차동 증폭기(290 및 297), N-채널 트랜지스터(295 및302), 및 캐패시터(296 및 303)를 포함한다. 차동 증폭기(290)는 P-채널 트랜지스터(291 및 292), 및 N-채널 트랜지스터(293 및 294)를 포함한다. 차동 증폭기(297)는 P-채널 트랜지스터(298 및 299), 및 N-채널 트랜지스터(300 및 301)를 포함한다.
P-채널 트랜지스터(273)는 VDD에 접속된 소스, 게이트, 및 드레인을 포함한다. N-채널 트랜지스터(275)는 P-채널 트랜지스터(273)의 드레인에 접속된 드레인, 게이트, 및 Vss에 접속된 소스를 갖는다. P-채널 트랜지스터(274)는 VDD에 접속된 소소, P-채널 트랜지스터(273)의 게이트에 접속된 게이트, 및 드레인을 갖는다. N-채널 트랜지스터(276)는 P-채널 트랜지스터(274)의 드레인에 접속된 드레인, 게이트, 및 Vss에 접속된 소스를 갖는다. 인버터(270)는 클럭 신호 KCMOS를 수신하는 입력 단자, 및 N-채널 트랜지스터(275)의 게이트에 접속된 출력 단자를 갖는다. N-채널 트랜지스터(277)는 인버터 (270)의 출력 단자에 접속된 드레인, 제어 전압 VCON 을 수신하는 게이트, 및 소스를 갖는다. 캐패시터(278)는 N-채널트랜지스터(278)의 소스에 접속된 제 1 플레이트 전극, 및 Vss에 접속된 제 2 플레이트 전극을 갖는다. 인버터(271)는 클럭 신호 KCMOS를 수신하는 입력 단자, 및 N-채널 트랜지스터(276)의 게이트에 접속된 출력 단자를 갖는다. N-채널 트랜지스터 (284)는 인버터(271)의 출력 단자에 접속된 드레인, 제어 전압 VCON 을 수신하는 게이트, 및 소스를 갖는다. 캐패시터(285)는 N-채널 트랜지스터(284)의 소스에 접속된제 1 플레이트 전극, 및 Vss에 접속된 제 2 플레이트 전극을 갖는다. P-채널 트랜지스터(280)는 VDD에 접속된 소스, 게이트, 드레인을 갖는다. N-채널 트랜지스터(282)는 P-채널 트랜지스터(280)의 트레인 및 게이트 모두에 접속된 드레인, 인버터(271)의 출력 단자에 접속된 게이트, 및 Vss에 접속된 소스를 갖는다. P-채널 트랜지스터(281)는 VDD에 접속된 소스, P-채널 트랜지스터(280)의 게이트에 접속된 게이트, 및 드레인을 갖는다. N-채널 트랜지스터(283)는 P-채널 트랜지스터(281)의 드레인에 접속된 드레인, 인버터(270)의 출력 단자에 접속된 게이트를 갖는다. 인버터(287)는 P-채널 트랜지스터(281)의 드레인에 접속된 입력 단자, 및 클럭 신호 KSD* 를 제공하는 출력 단자를 갖는다.
인버터(288)는 인버터(286)의 출력 단자에 접속된 입력 단자, 및 출력 단자를 갖는다. N-채널 트랜지스터(295)는 인버터(288)의 출력 단자에 접속된 드레인, 제어 전압 VCON을 수신하는 게이트, 및 소스를 갖는다. 캐패시터(296)는 N-채널 트랜지스터(295)의 소스에 접속된 제 1 플레이트 전극, 및 Vss에 접속된 제 2 플레이트 전극을 갖는다. P-채널 트랜지스터(291)는 VDD에 접속된 소스, 게이트, 및 드레인을 갖는다. P-채널 트랜지스터(292)는 VDD에 접속된 소스, P-채널 트랜지스터(291)의 게이트 및 드레인 모두에 접속된 게이트, 및 드레인을 갖는다, N-채널트랜지스터(294)는 P-채널 트랜지스터(292)의 드레인에 접속된 드레인, 게이트, 및 Vss에 접속된 소스를 갖는다. 인버터(304)는 P-채널 트랜지스터(292)의 드레인에 접속된 입력 단자, 및 클럭 신호 KSD2 를 제공하는 출력 단자를 갖는다. 인버터(289)는 인버터 (287)의 출력 단자에 접속된 입력 단자, 및 N-채널 트랜지스터(294)의 게이트에 접속된 출력 단자를 갖는다. N-채널 트랜지스터(302)는 인버터(289)의 출력 단자에 접속된 드레인, 제어 전압 VCON 을 수신하는 게이트, 및 소스를 갖는다. 캐패시터(303)는 N-채널 트랜지스터(302)의 소스에 접속된 제 1 플레이트 전극, 및 Vss에 접속된 제 2 플레이트 전극을 갖는다. P-채널 트랜지스터(298)는 VDD에 접속된 소스, 게이트, 및 드레인을 갖는다. N-채널 트랜지스터(300)는 P-채널 트랜지스터(298)의 드레인에 접속된 드레인, 인버터(289)의 출력단자에 접속된 게이트, 및 Vss에 접속된 소스를 갖는다. P-채널 트랜지스터(299)는 VDD에 접속된 소스, P-채널 트랜지스터(298)의 게이트 및 드레인 모두에 접속된 게이트, 및 드레인을 갖는다. N-채널 트랜지스터(301)는 P-채널 트랜지스터 (299)의 드레인에 접속된 드레인, N-채널 트랜지스터(293)의 게이트에 접속된 게이트, 및 Vss에 접속된 소스를 갖는다. 인버터(305)는 P-채널 트랜지스터(299)의 드레인에 접속된 입력 단자, 및 클럭 신호 KSD2* 를 제공하는 출력 단자를 갖는다.
VCD 제어 회로(265)에 의해 발생된 제어 전압 VCON 은, 얼마나 많은 용량성부하가 인버터(270, 271, 288 및 289)의 출력 단자에 부가되는지를 결정한다. 부가된 지연량은 제 1 VCD (261) 및 제 2 VCD(262) 모두에 대해 동일하다. 양호한 실시예에서, 지연된 클럭 신호 KSD 는 클럭 신호 KCMOS보다 1/4 사이클 후 발생된다.VCD 회로(260)는, 차동 증폭기(272, 279, 290 및 297)가 각각 구동기 스테이지 인버터(270, 271, 188, 및 189) 다음에 부가된다는 점에서 종래 기술의 병렬-캐패시터 VCD 와 상이하다. 차동 증폭기(272, 279, 290 및 297)의 목적은 지연된 클럭 신호 KSD 및 KSD2* 를 재규격화(re-normalize) 하거나 버퍼링하는 것이다. 예컨대, 제어 전압 VCON 이 비교적 높은 레벨(VDD근방)에 존재할 경우, VCD 회로(260)에 의해 제공된 전파 지연은 최대값에 존재한다. 상기 전파 지연이 최대값에 위치할때, 차동 증폭기(272, 279, 290 및 297)는 지연된 클럭 신호 KSD 및 KSD2* 가 왜곡되는 것과 느린 램프율(ramp rate)을 갖는 것을 막아준다. 상기 차동 증폭기는 지연된 클럭 신호 KSD 및 KSD2* 의 왜곡된 파형을 보정하며, 상기 램프율을 개선하기 위해 이들 신호를 재규격화 한다.
N 채널 트랜지스터(276 및 283)의 게이트, 및 N-채널 트랜지스터(294 및 301)의 게이트는 교차 연결된다. 이는, 상기 지연된 클럭 신호 KSD 및 KSD2* 가 확실히 50% 의 듀티-사이클 (duty-cycle)을 갖게 해준다. 인버터(286 및 287)는 제 2 VCD (262)에 대해 신호를 버퍼링하는데 사용된다. 인버터 (270, 271, 288, 및 289)에 대한 부하가 사실상 동일하므로, 클럭 신호 KCMOS로부터 지연된 차동 클럭 신호 KSD/KSD* 및 KSD2/KSD2* 로의 전파 지연은 거의 일치하며, 상기 지연은 동일량 만큼 변화한다. 이것은 또한 기록 여분을 동일량 만큼 변화시킬 것을 허용해준다. 양호한 실시예에서, 기록 설정 여분은 기록 사이클 시간의 약 1/4 사이클이며, 실제 기록은 기록 사이클 시간의 약 1/2 사이클이 소요된다. 상기 기록 회수는 그 나머지 1/4 사이클을 사용한다. 기록 사이클 시간에 의존하는 기록 여분을 가짐으로써, 설계자로 하여금, 메모리가 비교적 빠른 클럭 사이클에서 실패할 경우, 비교적 느린 클럭 사이클에서 메모리(20)를 여전히 디버깅하게 해준다.
제 14 도는 제 12 도 기록 제어 지연 고정 루프(52)의 중재 회로(264)를 부분 배선도 및 부분 논리도 형태로 도시한 도면이다. 중재 회로(264)는 NAND 논리게이트(310, 311, 312, 및 313), 전송 게이트(314, 317, 318, 319, 322, 및 323), 인버터(324, 325, 326 및 327), P-채널 트랜지스터(328), 및 N-채널 트랜지스터(329)를 포함한다. 각각의 전송 게이트는 P-채널 트랜지스터 및 N-채널 트랜지스터를 포함한다. 실예를 통해, 전송 게이트(314)는 N-채널 트랜지스터(314)와 병렬로 접속된 P-채널 트랜지스터(315)를 포함한다. NAND 논리 게이트 (310)는 클럭신호 KCMOS를 수신하는 제 1 입력 단자, 클럭 신호 KX를 수신하는 제 2 입력 단자, 및 출력 단자를 갖는다. NAND 논리 게이트(311)는 클럭 신호 KSD2* 를 수신하는 제 1 입력 단자, 클럭 신호 KX 를 수신하는 제 2 입력 단자, 및 출력 단자를 갖는다. NAND 논리 게이트(312)는 제 1 입력 단자, NAND 논리 게이트(310)의 출력 단자에 접속된 제 2 입력 단자, 및 출력 단자를 갖는다. NAND 논리 게이트(313)는 NAND 논리 게이트(312)의 출력 단자에 접속된 제 1 입력 단자, NAND 논리 게이트(311)의 출력 단자에 접속된 제 2 입력 단자, 및 NAND 논러 게이트(312)의 제 1 입력 단자에 접속된 출력 단자를 갖는다. 전송 게이트(314)는 NAND 논리 게이트(312)의 출력 단자에 접속된 입력 단자, 클럭 신호 KX 를 수신하는 제 1 제어 단자, 클럭 신호 KX* 를수신하는 제 2 제어 단자, 및 출력 단자를 갖는다. 전송 게이트(317)는 NAND 논리 게이트(313)의 출력 단자에 접속된 입력 단자, 클럭 신호 KX 를 수신하는 제 1 제어 단자, 클럭 신호 KX* 를 수신하는 제 2 제어 단자 및 출력 단자를 갖는다. 인버터(320)는 전송 게이트 (314)의 출력 단자에 접속된 입력단자, 및 출력 단자를 갖는다. 인버터(321)는 전송 게이트(317)의 출력 단자에 접속된 입력 단자, 및 출력 단자를 갖는다. 전송 게이트(318)는 인버터 (321)의 출력 단자에 접속된 입력 단자, 클럭 신호 KX* 를 수신하는 제 1 제어 단자, 클럭 신호 KX를 수신하는 제 2 제어 단자, 및 인버터(320)의 입력 단자에 접속된 출력 단자를 갖는다. 전송 게이트(319)는 인버터(320)의 출력 단자에 접속된 입력 단자, 클럭 신호 KX* 를 수신하는 제 1 제어 단자, 클럭 신호 KX 를 수신하는 제 2 제어단자, 및 인버터(321)의 입력 단자에 접속된 출력 단자를 갖는다. 전송 게이트(322)는 인버터 (320)의 출력 단자에 접속된 입력 단자, 클럭 신호 KX* 를 수신하는 제 1 제어 단자, 클럭 신호 KX를 수신하는 제 2 제어 단자, 및 출력 단자를 갖는다. 인버터(324)는 전송 게이트 (322)의 출력 단자에 접속된 입력 단자, 및 출력 단자를 갖는다. 인버터(325)는 인버터(324)의 출력 단자에 접속된 입력 단자 및 출력 단자를 갖는다, 전송 게이트(323)는 인버터(325)의 출력 단자에 접속된 입력 단자, 클럭 신호 KX를 수신하는 제 1 제어 단자, 클럭 신호 KX* 를 수신하는 제 2 제어 단자, 및 인버터 (324)의 입력 단자에 접속된 출력 단자를 갖는다. 인버터 (326)는 인버터(324)의 출력 단자에 접속된 입력 단자, 및 출력 단자를 갖는다. 인버터(327)는 인버터(326)의 출력 단자에 접속된 입력 단자, 및 지연 신호 RETW를 제공하는 출력 단자를 갖는다. P-채널 트랜지스터(328)는 VDD에 접속된 소스 및 드레인과, 클럭 신호 KX* 를 수신하는 게이트를 갖는다. N-채널 트랜지스터(329)는 Vss에 접속된 드레인 및 소스, 및 클럭 신호 KX* 를 수신하는 게이트를 갖는다.
중재 회로(264)는, 이것이 CMOS 형인 반면, 중재 회로 (86)가 ECL 을 사용하여 실현되는 것을 제외하면, 제 8 도의 중재 회로(86)와 비슷한 방식으로 동작한다. 클럭 신호 KX 는 클럭 신호 KCMOS주파수의 1/2 에 일치하는 주파수를 갖는다.
클럭 신호 KX 는, 클럭 신호 KX 가 고 논리일 때는 중재 회로(264)를 인에이블시키고, 저 논리일 때는 중재 회로(264)를 디스에이블 시킨다. P-채널 트랜지스터(328) 및 N-채널 트랜지스터(329)는 차동 클럭 신호 KX 및 KX* 에 대한 부하를 등화시키는데 사용된다.
제 15 도는 제 12 도의 기록 제어 지연 고정 루프(52)의 VCD 제어 회로(265)를 부분 배선도 및 부분 논리도 형태로 도시한 도면이다. VCD 제어 회로(265)는 P-채널 트랜지스터(335 및 337), N-채널 트랜지스터(338, 339 및 340), 인버터(336), 및 캐패시터(341)를 포함한다. P-채널 트랜지스터(335)는 VDD에 접속된 소스, 바이어스 전압 PBIAS을 수신하는 게이트, 및 드레인을 갖는다. P-채널 트랜지스터(337)는 P-채널 트랜지스터 (335)의 드레인에 접속된 소스, 게이트, 및 제어 전압 VCON 을 제공하는 드레인을 갖는다. 인버터(336)는 지연 신호 RETW 를 수신하는 입력 단자, 및 P-채널 트랜지스터(337)의 게이트에 접속된 출력 단자를 갖는다. N-채널 트랜지스터(338)는 P-채널 트랜지스터(337)의 드레인에 접속된 드레인, P-채널 트렌지스터 (337)의 게이트에 접속된 게이트, 및 소스를 갖는다. N-채널 트랜지스터(339)는 N-채널 트랜지스터(338)의 소스에 접속된 드레인, 바이어스 전압 NBIAS을 수신하는 게이트, 및 Vss에 접속된 소스를 갖는다. N-채널 트랜지스터(340)는 P-채널 트랜지스터(337)의 드레인에 접속된 드레인, 컬랩스 검출기 출력 신호 FIBW 를 수신하는 게이트, 및 Vss에 접속된 소스를 갖는다. 캐패시터(341)는 P-채널 트랜지스터(337)의 드레인에 접속된 제 1 플레이트 전극, 및 Vss에 접속된 제 2 플레이트 전극을 갖는다.
VCD 제어 회로(265)는 제 10 도의 VCD 제어 회로(87)와 비슷한 방식으로 동작한다. 지연 신호 RETW 가 고 논리일 때, 제어 전압 VCON 은 비교적 작은 량만큼증가되며, 지연 신호 RETW 가 저 논리일 때, 제어 전압 VCON 은 비교적 소량 감소된다. 제 12 도의 지연된 클럭 신호 KSD/KSD* 가 토글링하지 않을 때 컬랩스 검출기 출력 신호 FIBW 는 고 논리이다. 컬랩스 검출기 출력 신호 FIBW 가 고 논리일때, 제어 전압 VCON 은, 차동 지연 클럭 신호 KSD/KSD* 가 다시 토글링을 시작할 때까지, Vss를 향해 비교적 높은 비율로 감소된다.
제 16 도는 제 12 도 기록 제어 지연 고정 루프(52)의 컬랩스 검출기 회로(266)를 부분 배선도 및 부분 논리도 형태로 도시한 도면이다. 컬랩스 검출기 회로(266)는 소정 시간보다 큰 클럭 신호 KSD 에서의 지연을 검출하여, 클럭 신호KSD 가 클럭 신호 KCMOS와 180 도 위상차보다 큰지 여부를 검출한다. 컬랩스 검출기 회로(266)는 컬랩스 검출기부(345) 및 180 도 위상 시프트 검출기부(365)를 갖는다.
P-채널 트랜지스터(346)는 VDD에 접속된 소스, 바이어스 전압 PBIAS을 수신하는 게이트, 및 드레인을 갖는다. P-채널 트랜지스터(347)는 P-채널 트랜지스터(346)의 드레인에 접속된 소스, 게이트, 및 드레인을 갖는다. N-채널 트랜지스터(348)는 P-채널 트랜지스터(347)의 드레인에 접속된 드레인, P-채널 트랜지스터(347)의 게이트에 접속된 게이트, 및 Vss에 접속된 소스를 갖는다. 인버터(349)는 클럭 신호 KSD2 를 수신하는 입력 단자, 및 출력 단자를 갖는다. 인버터(350)는 인버터 (349)의 출력 단자에 접속된 입력 단자, 및 P-채널 트랜지스터 (347) 및 N-채널 트랜지스터(348) 모두의 게이트에 접속된 출력 단자를 갖는다. 인버터(351)는 클럭 신호 KSD2 를 수신하는 입력 단자, 및 출력 단자를 갖는다. 인버터(352)는 인버터 (351)의 출력 단자에 접속된 입력 단자, 및 출력 단자를 갖는다. P-채널 트랜지스터(353)는 VDD에 접속된 소스, 인버터(352)의 출력 단자에 접속된 게이트, 및 드레인을 갖는다. N-채널 트랜지스터(354)는 P-채널 트랜지스터(353)의 드레인에 접속된 드레인, P-채널 트랜지스터(353)의 게이트에 접속된 게이트, 및 소스를 갖는다. N-채널 트랜지스터(355)는 N-채널 트랜지스터 (354)의 소스에 접속된 드레인, 바이어스 전압 NBIAS을 수신하는 게이트, 및 Vss에 접속된 소스를 갖는다. 캐패시터 (356)는 P-채널 트랜지스터(347)의 드레인에 접속된 제 1 플레이트 전극, 및 Vss에 접속된 제 2 플레이트 전극을 갖는다. 캐피시터(357)는 VDD에 접속된 제 1 플레이트 전극, 및 P-채널 트랜지스터(353)의 드레인에 접속된 제 2 플레이트 전극을 갖는다. 인버터(358)는 P-채널 트랜지스터(347)의 드레인에 접속된 입력 단자, 및 출력 단자를 갖는다. 인버터 (359)는 P-채널 트랜지스터(353)의 드레인에 접속된 입력 단자, 및 출력 단자를 갖는다. 인버터(360)는 인버터(359)의 출력 단자에 접속된 입력 단자, 및 출력 단자를 갖는다. NAND 논리 게이트(361)는 인버터(358)의 출력 단자에 접속된 제 1 입력 단자, 인버터(360)의 출력 단자에 접속된 제 2 입력 단자, 및 출력 단자를 갖는다. NAND 논리 게이트(362)는 모드 제어 신호 ASYNC* 를 수신하는 제 1 입력 단자, NAND 논리 게이트(361)의 출력 단자에 접속된 제 2 입력 단자, 및 출력 단자를 갖는다. NAND 논리 게이트(374)는 NAND 논리 게이트(362)의 출력 단자에 접속된 제 1 입력 단자, 제 2 입력단자, 및 출력 단자를 갖는다. 인버터(375)는 NAND 논리 게이트(374)의 출력 단자에 접속된 입력 단자, 및 출력 단자를 갖는다. 인버터(376)는 인버터(375)의 출력단자에 접속된 입력 단자, 및 컬랩스 검출기 출력 신호 FIBW 를 제공하는 출력 단자를 갖는다.
전송 게이트(366)는 클럭 신호 KSD 를 수신하는 입력 단자, 클럭 신호 KCMOS*를 수신하는 제 1 제어 단자, 클럭 신호 KCMOS를 수신하는 제 2 제어 단자, 및 출력단자를 갖는다. 전송 게이트(367)는 클럭 신호 KSD* 를 수신하는 입력 단자, 클럭신호 KCMOS* 를 수신하는 제 1 제어 단자, 클럭 신호 KCMOS를 수신하는 제 2 제어 단자, 및 출력 단자를 갖는다. 전송 게이트(368)는 입력 단자, 클럭 신호 KCMOS를 수신하는 제 1 제어 단자, 클럭 신호 KCMOS* 를 수신하는 제 2 제어 단자, 및 전송게이트(366)의 출력 단자에 접속된 출력 단자를 갖는다. 전송 게이트(369)는 입력 단자, 클럭 신호 KCMOS를 수신하는 제 1 제어 단자, 클럭 신호 KCMOS* 를 수신하는 제 2 제어 단자, 및 전송 게이트(367)의 출력 단자에 접속된 출력 단자를 갖는다. 인버터(370)는 전송 게이트(366)의 출력 단자에 접속된 입력 단자, 및 전송게이트(369)의 입력 단자에 접속된 출력 단자를 갖는다. 인버터(371)는 전송 게이트 (367)의 출력 단자에 접속된 입력 단자, 및 전송 게이트(368)의 입력 단자에 접속된 출력 단자를 갖는다. 전송 게이트(372)는 인버터(370)의 출력 단자에 접속된 입력 단자, 클럭 신호 KCMOS를 수신하는 제 1 제어 단자, 클럭 신호 KCMOS* 를 수신하는 제 2 제어 단자, 및 출력 단자를 갖는다. 인버터(373)는 전송 게이트(372)의 출력 단자에 접속된 입력 단자, 및 NAND 논리 게이트(374)의 제 2 입력 단자에 접속된 출력 단자를 갖는다.
컬랩스 검출기 회로(266)는, 당해 컬랩스 검출기 회로(266)가 180 도 위상시프트 검출기부(365)를 포함하는 것을 제외하면, 제 11 도의 컬랩스 검출기 회로(88)와 비슷한 방식으로 동작한다. 컬랩스 검출기 회로(266)가 CMOS 레벨 신호를 수신하기 때문에, 컬랩스 검출기 회로(88)와 함께 요구되는 레벨 변환기 회로는 필요하지 않다. 지연된 클럭 신호 KSD 가 제 12 도에 도시된 바와 같이 클럭 신호KCMOS로부터 발생됨을 주목하여라.
180 ° 위상 시프트 검출기부(365)는 지연된 클럭 신호 KSD 가 클럭 신호 KCMOS와 180 도 이상 위상차가 있는지 여부를 검출하는 기능을 한다. 클럭 신호 KCMOS* 가 저 논리이고 클럭 신호 KCMOS가 고 논리일 때, 전송 게이트(366 및 367)는 도전되고, 이는 지연된 클럭 신호 KSD 및 KSD* 의 상태가 전파하게 해준다. 클럭 신호 KCMOS* 가 상승하고 클럭 신호 KCMOS가 하강할 때, 전송 게이트(366 및 367)는 사실상 비도전하고, 지연된 클럭 신호 KSD 및 KSD* 의 상태는 전송 게이트(368 및 369) 및 인버터(370 및 371)에 의해 래치된다. 지연된 클럭 신호 KSD/KSD* 의 래치된 논리 상태는 그후 전송 게이트(372)를 통해 NAND 논리 게이트(374)에 제공된다. 따라서, 지연된 클럭 신호 KSD 가 클럭 신호 KCMOS와 180 ° 이상 위상차가 날경우, 클럭 신호 KCMOS가 하강하면, 지연된 클럭 신호 KSD 의 논리 상태는 저 논리가 된다. 클럭 신호 KSD 가 클럭 신호 KCMOS와 위상차가 0 도와 180 도 사이에 위치할 경우, 클럭 신호 KSD 의 논리 상태는 고 논리가 된다. 양호한 실시예에서, 지연된 클럭 신호 KSD 는 항상 0 도보다 크게 되는데, 왜냐하면 클럭 신호 KCMOS로부터 지연된 클럭 신호 KSD 까지 최소의 지연이 존재하기 때문이다. 일단 지연된 클럭 신호 KSD 의 논리 상태가 래치되면, 180 ° 위상 시프트 검출기부(365)는 지연된 클럭 신호 KSD 가 클럭 신호 KCMOS와 180 ° 이상 위상차가 있는지 여부를 결정할수 있다. 지연된 클럭 신호 KSD 가 클럭 신호 KCMOS와 180 ° 이상 위상차가 있을 경우, 컬랩스 검출기 신호 FIBW 는, 지연된 클럭 신호 KSD 의 전파 지연을 감소시키도록 고 논리로써 나타난다. 이것은 지연 고정 루프(52)가 오 클럭 사이클 상에서 고정되는 것을 막아주며, 이는 메모리 어레이 (22)의 오 메모리 쎌에 데이타가 기록되게 할 수도 있다. 지연된 클럭 신호 KSD 가 클럭 신호 KCMOS와 180 ° 이내에 있고, 지연 신호 FIBW 가 저 논리일 경우, N-채널 트랜지스터 (340)(제 15 도)는 비도전되어 제어 전압 VCON 의 값에 영향을 미치지 않는다.
모드 제어 신호 ASYNC* 는 그것이 저 논리일 때 컬랩스 검출기 회로(266)를 디스에이블시키며, 이는 메모리(20)가 비등기식 모드로 동작하고 있음을 나타낸다.
제 17 도는 제 1 도 비트 라인 부하/기록 구동기 (30)의 일부분인 비트 라인부하(380)를 부분 배선도 및 부분 논리도 형태로 도시한 도면이다. 비트 라인 부하(380)는 P-채널 트랜지스터(381, 384, 387, 388, 390, 391, 393, 394, 396, 399, 402, 및 404), N-채널 트랜지스터(382, 383, 385, 386, 392, 397, 398, 400 및 401), NPN 트랜지스터(389 및 403) 및 NAND 논리 게이트(395)를 포함한다.
P-채널 트랜지스터(381)는 기록 제어 신호 WCQ 를 수신하는 제 1 드레인/소스 단자, 데이타 신호 DATA 를 수신하는 게이트, 및 제 2 드레인/소스 단자를 갖는다. N-채널 트랜지스터(382)는 P-채널 트랜지스터(381)의 제 2 드레인/소스 단자에 접속된 드레인, 바이어스 전압 NBIAS을 수신하는 게이트, 및 Vss에 접속된 소스를 갖는다. N-채널 트랜지스터 (383)는 P-채널 트랜지스터(381)의 제 2 드레인/소스단자에 접속된 드레인, 게이트, 및 Vss에 접속된 소스를 갖는다. P-채널 트랜지스터(384)는 VDD에 접속된 소스, N-채널 트랜지스터(383)의 드레인에 접속된 게이트, 및 드레인을 갖는다. N-채널 트랜지스터(385)는 P-채널 트랜지스터 (384)의 드레인에 접속된 드레인, N-채널 트랜지스터(383)의 드레인에 접속된 게이트, 및 Vss에 접속된 소스를 갖는다. N-채널 트랜지스터(386)는 비트 라인 BL 에 접속된 드레인, N-채널 트랜지스터(385)의 게이트에 접속된 게이트, 및 Vss에 접속된 소스를 갖는다. P-채널 트랜지스터(387)는 N-채널 트랜지스터(385)의 드레인에 접속된 제 1 드레인/소스 단자, 기록 제어 신호 WCQ 를 수신하는 게이트, 및 제 2 드레인/ 소스 단자를 갖는다. P-채널 트랜지스터(388)는 N-채널 트랜지스터(385)의 드레인에 접속된 제 1 드레인/소스 단자, Vss에 접속된 게이트, 및 비트 라인 BL 에 접속된 제 2 드레인/ 소스 단자를 갖는다. NPN 트랜지스터(389)는 VDD에 접속된 콜렉터, N-채널 트랜지스터(385)의 드레인에 접속된 베이스, 및 비트 라인 BL 에 접속된 에미터를 갖는다. P-채널 트랜지스터 (390)는 VDD에 접속된 소스, 기록 제어 신호 WCQ 를 수신하는 게이트, 및 비트 라인 BL 에 접속된 드레인을 갖는다. P-채널 트랜지스터(391)는 VDD에 접속된 소스, 게이트, 및 드레인을 갖는다. N-채널 트랜지스터(392)는 P-채널 트랜지스터(391)의 드레인에 접속된 드레인, P-채널트랜지스터(391)의 게이트에 접속된 게이트, 및 기록 제어 신호 WCQ 를 수신하는 소스를 갖는다. P-채널 트랜지스터(393)는 비트 라인 BL 에 접속된 제 1 드레인/소스 단자,P-채널 트랜지스터(391)의 드레인에 접속된 게이트, 및 비트 라인 BL*에 접속된 제 2 드레인/소스 단자를 갖는다. P-채널 트랜지스터(394)는 비트 라인 BL 에 접속된 제 1 드레인/소스 단자, "GEQ*"로 라벨된 전역 등화 신호를 수신하는 게이트, 및 비트 라인 BL* 에 접속된 제 2 드레인/소스 단자를 갖는다. NAND 논리게이트(395)는 비트 라인 BL 에 접속된 제 1 입력 단자, 비트 라인 BL* 에 접속된 제 2 입력 단자, 및 N-채널 트랜지스터(383)의 게이트 및 P-채널 트랜지스터(391)및 N-채널 트랜지스터(392)의 게이트 모두에 접속된 출력 단자를 갖는다. P-채널트랜지스터(396)는 기록 제어 신호 WCQ 를 수신하는 제 1 드레인/소스 단자, 데이타 신호 DATA* 를 수신하는 게이트, 및 제 2 드레인/소스 단자를 갖는다. N-채널트랜지스터(397)는 P-채널 트랜지스터(396)의 제 2 드레인/소스 단자에 접속된 드레인, 바이어스 전압 NBIAS을 수신하는 게이트, 및 Vss에 접속된 소스를 갖는다. N-채널 트랜지스터(398)는 N-채널 트랜지스터(397)의 드레인에 접속된 드레인, NAND 논리 게이트(395)의 출력 단자에 접속된 게이트, 및 Vss에 접속된 소스를 갖는다. P-채널 트랜지스터(399)는 VDD에 접속된 소스, N-채널 트랜지스터(397)의 드레인에 접속된 게이트, 및 P-채널 트랜지스터(387)의 제 2 드레인/소스 단자에 접속된 소스를 갖는다. N-채널 트랜지스터(400)는 P-채널 트랜지스터(399)의 드레인에 접속된 드레인, P-채널 트랜지스터(399)의 게이트에 접속된 게이트, 및 Vss에 접속된 소스를 갖는다. N-채널 트랜지스터(401)는 비트 라인 BL* 에 접속된 드레인,P-채널 트랜지스터(399)의 게이트에 접속된 게이트, 및 Vss에 접속된 소스를 갖는다. P-채널 트랜지스터 (402)는 P-채널 트랜지스터(399)의 드레인에 접속된 제 1 드레인/소스 단자, Vss에 접속된 게이트, 및 비트 라인 BL* 에 접속된 제 2 드레인/소스 단자를 갖는다. NPN 트랜지스터 (403)는 VDD에 접속된 콜렉터, N-채널 트랜지스터(400)의 드레인에 접속된 베이스, 및 비트 라인 BL* 에 접속된 에미터를 갖는다. P-채널 트랜지스터(404)는 VDD에 접속된 소스, 기록 제어 신호 WCQ를 수신하는 게이트, 및 비트 라인 BL* 에 접속된 소스를 갖는다.
메모리(20)의 판독 사이클동안, 기록 제어 신호 WCQ 는 저 논리가 되며, 이는 P-채널 부하 트랜지스터(390 및 404)를 도전시킨다. P-채널 부하 트랜지스터(390 및 404)는 비트 라인 BL 및 BL* 을 VDD로 풀업시키며, 메모리 어레이(22)의 메모리 쎌에 대한 부하 장치로써 작용한다. 전역 등화 신호 GEQ* 가 고 논리일때, 이는 P-채널 트랜지스터(394)를 사실상 비도전 상태로 한다. 기록 동작이 실행될 때, 차동 데이타 신호 DATA 및 DATA* 는 선택된 메모리 쎌내에 기록될 데이타에 대응하는 논리 상태로 가장 먼저 세트되며, 그후 기록 제어 신호 WCQ 는 고 논리가 되어, 데이타 신호 DATA/DATA* 가 P-채널 트랜지스터 (384 및 399)의 게이트로 제공되게 한다. 고 논리 신호가 데이타 신호 DATA 또는 DATA* 중 어느 것이 저 논리가 되는지에 의존하여 P-채널 트랜지스터(381 또는 396)중 하나를 통해 전달된다. 상기 고 논리 신호는 P-채널 트랜지스터(384)를 턴-오프시키거나 N-채널트랜지스터(386)를 턴온시켜, 비트 라인 BL 을 낮게 하거나 P-채널 트랜지스터(399)를 턴오프시키고 N-채널 트랜지스터(401)를 턴온시켜, 비트 라인 BL* 을 낮게 한다. 이 낮은 값은 메모리 어레이(22)의 선택된 메모리 쎌로 전달된다. 비트 라인 BL 또는 BL* 중 어느 하나가 낮아질 때, NAND 논리 게이트(395)의 출력 단자는 고 논리로써 제공되어, N-채널 트랜지스터(383 및 398)를 턴온시킨다.
기록 제어 신호 WCQ 가 기록 사이클의 끝을 시그날링 하면서 저 논리 상태가 될때, N-채널 트랜지스터(383 또는 398)중 기록 사이클동안 고 논리였던 한 트랜지스터의 드레인이 P-채널 트랜지스터(384 또는 399) 중 한 트랜지스터를 턴온시키고, 및 NPN 트랜지스터(389 또는 403)중 한 트랜지스터를 턴온시키면서 방전된다. 또한, P-채널 트랜지스터(387)는 비트 라인 BL 및 BL* 상에서 보다 양호한 등화를 이루기 위해 바이폴라 트랜지스터(403 및 389)의 베이스를 쇼트시키도록 턴온된다. 게다가, 저 논리 기록 제어 신호 WCQ 는 P-채널 트랜지스터(390 및 404)를 턴온시키며, 이는 비트 라인 BL 및 BL* 을 고 논리 상태로 프리차지시킨다. BL 또는 BL* 중 어느 하나가 저 논리가 될때 초래되는 NAND 논리 게이트(395)의 고 논리 출력단자는 P-채널 트랜지스터(393)의 게이트를 낮게 하도록 N-채널 트랜지스터(392)를 턴온시키며, 동시에 P-채널 트랜지스터(393)를 도전시킨다. P-채널 트랜지스터(393)는 비트 라인 BL 및 BL* 상의 차동 전압을 등화시킨다. NAND 논리 게이트(395)의 출력 단자는, 비트 라인 BL 및 BL* 상의 차동 전압이 등화될 때 저 논리 상태로 리턴한다. 비트 라인 쌍의 상태를 감지하고, 기록되거나 판독된 비트 라인 쌍의 프리차지 및 등화를 자동으로 시작하므로써, 상기 비트 라인 쌍이 다음판독 사이클을 위해 재빨리 준비될 수 있다.
전역 등화 신호 GEQ* 는 기록될 메모리 어레이(22)의 블록 안에 모든 열을 등화시키도록 기록 사이클의 끝에서 발생된다. 이 신호는 인접한 비트 라인 쌍으로의 기록에서 발생된 잡음에 의해 초래된 상기 비트 라인 쌍 위의 차동 전압을 등화시킨다.
Vss에 바로 접속된 N-채널 트랜지스터(383 및 398)의 소스를 풀 다운시킴으로써, 비트 라인 부하 회로(380)는 메모리 (20)의 기록 사이클을 빨리 발생시킨다. 또한, 상기 비트 라인 쌍은, 일반적으로 큰 구동력을 갖지 않은 MOS 트랜지스터를 사용하기보다는 오히려 NPN 트랜지스터(389 및 403)를 사용함으로써 빨리 프리차지될 수 있다. 게다가, 판독 사이클 후 비트 라인 쌍을 자동으로 등화시키기 위해 비트 라인 BL 및 BL* 의 상태를 감지함으로써, 기록 회수가 최소의 지연으로 발생한다.
제 18 도는 3-스테이지 파이프라인 모드동안 제 1 도 메모리(20)의 여러 신호의 타이밍도를 도시한다. 제 18 도의 타이밍도는 실적대로 그려져 있지 않음을 주목하여라. 클럭 신호 CLK 의 상승 에지는 데이타 신호 MUX 를 발생시킨다. 클럭 신호 CLK 의 하강 에지는 클럭 신호 MD90 를 발생시킨다. 내부 메모리 전파 지연 후, 데이타 신호 MUX 는 상태를 변화시키며, 모조 경로(46)(제 4 도)를 통한 지연 후, 클럭 신호 MD90 는 상태를 변화시킨다. 클럭 신호 MD90 는 데이타 신호 MUX 의 데이타 유효 시간의 중간점에서 상태를 변화시킨다. 데이타 신호 MUX 는, 클럭 신호 MD90 가 고 논리가 될 때 데이타 신호 MUX1 가 된다. 데이타 신호 MUX2는, 클럭 신호 MD90 가 저 논리가 될 때 제공된다. 클럭 신호 KU 는 그후 데이타 신호 MUX1 및 MUX2 를 요하며 이들 신호를 데이타 신호 QPAD 로써 출력에 제공한다. 데이타 신호 MUX1 및 MUX2 가 데이타 신호 MUX 의 약 1/2 주파수에서 변하므로, 지연된 클럭 신호 KU 는 데이타 신호 MUX 1 및 MUX2 를 얻기 위한 유효성을 가진 비교적 큰 윈도우를 갖는다. 3 스테이지 파이프라인 모드에서, 사이클 "0"에서 어드레스 AO 에 해당하는 데이타는 사이클 "3"에서 유효 출력 데이타이며, 따라서 3 스테이지 파이프라인을 제공한다. 모조 출력 신호 QDUM 가 지연된 클럭 신호 KU에서 발생되며 지연된 클럭 신호 KU 의 지연을 제어하도록 지연된 클럭 신호 KU 의 지연을 추적한다. 데이타 신호 QPAD 와는 달리, 모조 출력 신호 QDUM 는 지연된 클럭 신호 KU 의 각 사이클동안 상태를 변화시킨다. 데이타 신호 QPAD 는, 모든 클럭 사이클에서 변화할 필요가 없기 때문에 중재 회로(86)에 의해 사용되지 않는다.
제 19 도는 2-스테이지 파이프라인 모드에서 제 1 도 메모리(20)의 여러 신호의 타이밍도를 도시한다. 제 19 도의 타이밍도는 실척대로 그려지지 않았음을 주목하여라. 2 스테이지 파이프라인 모드에서, 어드레스 AO 에 해당하는 데이타는 사이클 "0"에서 얻어지며, 사이클 "2"에서 유효 출력 데이타로써 제공됨으로써, 2-스테이지 파이프라인을 제공한다. 제 2 도와 관련하여 앞서 언급된 바와 같이, 이는 데이타 신호 MUX1 및 MUX2 가 KU 의 대향 에지 상에서 얻어지도록 지연된 클럭신호 KU 의 내부 상태를 반전시키고, 상기 데이타 신호를 2 사이클 후 메모리(20)의 출력에 제공함으로써 이루어진다. 제 19 도로부터 알 수 있는 바와 같이, 이는, 클럭신호 KU 가 오류 데이타를 얻기 전에 3-스테이지 파이프라인 모드에 비교했을 때 클럭 신호 CLK 의 주파수를 보다 낮게 하고, 따라서 클럭 사이클 시간 위의 최대 제한을 증가시킨다.
제 20 도는 판독 및 기록 사이클동안 비동기식 모드에서 제 1 도 메모리(20)의 여러 신호의 타이밍도이다. 제 20 도의 타이명도는 실척대로 그려지지 않았음을 주목하여라. 비동기식 모드에서, 데이타 신호 QPAD 는 클럭 신호 CLK 의 상승 에지 후 가능한 한 곧바로 유효 상태가 된다. 이것은, 출력 레지스터 (34)가 플로우 쓰루 모드에 있기 때문이다. 기록 사이클동안, 출력 인에이블 레지스터(40)는 또한 플로우 쓰루 모드에 있게 되며, 그 결과 기록 인에이블 신호 W* 가 저 논리로 제공된 후 메모리(20)의 출력이 비교적 빨리 저 논리가 된다. 또한, 기록 사이클 동안, 지연된 클럭 신호 KSD 는 최대 전파 지연 후 제공되며, 이는 결국 기록 어드레스 설정 시간, 기록 펄스폭 시간, 및 기록 어드레스 유지 시간에 비교적 큰 여분을 제공한다. 기록 제어 신호 WCQ 의 폭이 클럭 신호 CLK 의 사이클의 약 1/2 에 일치함을 주목하여라.
병렬 데이타 경로의 사용은 메모리(20)의 데이타 출력에서 데이타 유효 시간을 증가시킨다. 제 18 도는 데이타 신호 MUX1 및 MUX2 의 데이타 유효 시간이 데이타 신호 MUX 의 데이타 유효 시간보다 큼을 도시하며, 이는 데이타 신호 MUX1 및 MUX2 가 데이타 신호 MUX 만큼 종종 단지 1/2 만 변화하기 때문이다. 또한, 클럭신호 MD90 는 모조 경로(46)에 의해 내부 메모리 지연에 상관되며 프로세스, 전원, 및 온도 변화의 견지에서 데이타 신호 MUX 를 추적한다. 게다가, 클럭 신호 CLK의주파수가 감소할 경우, 클럭 신호 MD90 는 데이타 유효 시간의 중간에서 유지되며, 데이타 유효 윈도우가 증가한다. 그러므로, 지연된 클럭 신호 KU 가 출력 데이타를 얻게 하여, 원하는 시간에 출력 데이타 패드(도시되지 않음)에 상기 출력 데이타가 제공되게 하는 것이 훨씬 용이해진다.
본 발명은 양호한 실시예와 관련하여 기술된 반면, 본 발명이 여러 방식으로 변경될 수 있고 위에서 특히 제시되고 언급된 것과 다른 많은 실시예를 취할 수 있다는 것이 당업자들에 의해 명백해질 것이다. 따라서, 첨부된 특허청구 범위는 본 발명의 진정한 정신 및 범주 안에 해당하는 본 발명의 모든 변경 안을 커버해야 한다.
제 1도는 본 발명에 따른 메모리를 블럭도 형태로 도시한 도면.
제 2도는 제 1도 메모리의 일부분을 부분 블럭도 및 부분 논리도 형태로 도시한 도면.
제 3도는 제 1도의 판독 제어 지연 고정 루프를 블럭도 형태로 도시한 도면.
제 4도는 제 1도의 모조 경로를 블럭도 형태로 도시한 도면.
제 5도는 제 2도의 출력 경로 레지스터를 배선도 형태로 도시한 도면.
제 6도는 제 2도의 출력 인에이블 레지스터를 배선도 형태로 도시한 도면.
제 7도는 제 2도의 최종 증폭기를 배선도 형태로 도시한 도면.
제 8도는 제 3도의 중재 회로를 부분 논리도 및 부분 블럭도 형태로 도시한도면.
제 9도는 제 3도의 전압 제어 지연 회로를 배선도 형태로 도시한 도면.
제 10도는 제 3도의 VCD 제어 회로를 배선도 형태로 도시한 도면.
제 11도는 제 3도의 컬랩스 검출 회로를 부분 논리도 및 부분 배선도 형태로 도시한 도면.
제 12도는 제 1도의 기록 제어 지연 고정 루프를 블럭도 형태로 도시한 도면.
제 13도는 제 12도의 전압 제어 지연 회로를 부분 배선도 및 부분 논리도 형태로 도시한 도면.
제 14도는 제 12도의 중재 회로를 부분 배선도 및 부분 논리도 형태로 도시한 도면.
제 15도는 제 12도의 VCD 제어 회로를 부분 배선도 및 부분 논리도 형태로 도시한 도면.
제 16도는 제 12도의 컬랩스 검출 회로를 부분 배선도 및 부분 논리도 형태로 도시한 도면.
제 17도는 제 1도의 비트 라인 부하 회로를 부분 배선도 및 부분 논리도 형태로 도시한 도면.
제 18도는 3 스테이지 파이프라인 모드에서 제 1도 메모리의 여러 신호의 타이밍 도를 도시한 도면.
제 19도는 2 스테이지 파이프라인 모드에서 제 l도 메모리의 여러 신호의 타이밍 도를 도시한 도면.
제 20도는 판독 및 기록 사이클동안 비동기적 모드에서 제 1도 메모리의 여러 신호의 타이밍 도를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명 *
380 : 비트 라인 부하
389 및 403 : 바이폴라 풀 업 트랜지스터
390 : P-채널 부하 트랜지스터
395 : NAND 논리 게이트

Claims (2)

  1. 메모리에서 비트 라인 쌍에 연결된 비트 라인 부하에 있어서, 상기 비트라인 부하는,
    상기 비트 라인 쌍에 연결되어, 상기 비트 라인 쌍 상의 차동 전압을 감지하는, 감지 회로;
    상기 비트 라인 쌍에 연결되어, 상기 비트 라인 쌍 상의 상기 차동 전압을 감소시키는, 등화 회로; 및,
    등화 신호로서, 상기 비트 라인 쌍 상의 상기 차동 전압을 감지하는 상기 감지 회로에 응답하여 상기 감지 회로에 의해 상기 등화 회로에 제공되는, 상기 등화 신호를 구비하는 비트 라인 부하.
  2. 메모리에서 비트 라인 쌍에 연결된, 자동 비트 라인 등화를 갖는 비트 라인 부하 회로에 있어서, 상기 메모리는 제 1 논리 상태에 있는 기록 제어 신호에 의해 나타난 판독 사이클과 제 2 논리 상태에 있는 기록 제어 신호에 의해 나타난 기록 사이클을 갖고, 상기 비트 라인 쌍은 제 1 비트 라인과 제 2 비트 라인을 갖고, 상기 비트 라인 부하 회로는,
    상기 제 1 비트 라인에 연결되는 제 1 입력 단자, 상기 제 2 비트 라인에 연결되는 제 2 입력 단자, 및 출력 단자를 가지며, 상기 제 1 비트 라인과 상기 제 2비트 라인 사이의 차동 전압을 감지하는, 비트 라인 감지 회로;
    상기 제 1 비트 라인과 상기 제 2 비트 라인에 연결되는 프리차지 및 등화 회로로, 상기 제 1 비트 라인과 상기 제 2 비트 라인 사이의 상기 차동 전압을 감소시키고, 상기 제 1 비트 라인과 상기 제 2 비트 라인 둘 다의 전압을 증가시키는, 상기 프리차지 및 등화 회로; 및,
    상기 제 1 비트 라인과 상기 제 2 비트 라인 사이의 상기 차동 전압을 감지하는 상기 비트 라인 감치 회로에 응답하여 상기 비트 라인 감지 회로에 의해 상기 프리차지 및 등화 회로에 제공되는, 등화 신호를 구비하는 비트 라인 부하 회로.
KR1019950004343A 1994-03-08 1995-02-28 자동비트라인프리차지및등화기능과함께비트라인부하를가진메모리 KR100328160B1 (ko)

Applications Claiming Priority (3)

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US207,515 1994-03-08
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