KR102529187B1 - 복수의 통신 규격들을 지원하는 수신 인터페이스 회로 및 이를 포함하는 메모리 시스템 - Google Patents

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Abstract

수신 인터페이스 회로는, 터미네이션 제어 신호에 응답하여 터미네이션 모드를 변경하는 터미네이션 회로, 버퍼 제어 신호에 응답하여 수신 특성을 변경하는 버퍼 블록 및 상기 터미네이션 모드의 변경에 연동하여 상기 버퍼 블록의 상기 수신 특성이 변경되도록 상기 터미네이션 제어 신호 및 상기 버퍼 제어 신호를 발생하는 인터페이스 컨트롤러를 포함한다. 수신 인터페이스 회로는 터미네이션 모드에 연동하여 수신 특성을 변경함으로써 다양한 통신 규격들을 지원할 수 있다. 이러한 수신 인터페이스 회로를 이용하여 메모리 시스템과 같은 송수신 시스템의 통신 효율을 증가시키고 송신 장치와 수신 장치 사이의 호환성을 향상시킬 수 있다.

Description

복수의 통신 규격들을 지원하는 수신 인터페이스 회로 및 이를 포함하는 메모리 시스템{Reception interface circuit supporting multiple communication standards and memory system including the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 복수의 통신 규격들을 지원하는 수신 인터페이스 회로 및 이를 포함하는 메모리 시스템에 관한 것이다.
일반적으로 신호를 상호 교환하는 송수신 장치들은 신호를 수신하고 송신하기 위한 인터페이스 회로를 각각 구비한다. 반도체 집적 회로들의 동작 속도가 증가함에 따라서 전송 신호의 주파수가 증가하고 전력 소모의 감소를 위하여 전송 신호의 스윙 폭이 감소하는 경향이 있다. 이러한 전송 신호의 주파수 증가 및 스윙 폭 감소 등으로 인하여 작은 노이즈도 심각한 성능 저하를 유발할 수 있다. 반도체 집적 기술 등의 발전에 따라서 신호 전송을 위한 입출력 인터페이스에 대한 다양한 통신 규격들이 제시되고 있다. 송신 장치와 수신 장치의 입출력 인터페이스가 상호 부합되지 않는 경우에는 송수신 시스템의 구성이 불가능하거나, 가능하더라도 통신 효율이 감소하게 된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 복수의 통신 규격들을 지원할 수 있는 수신 인터페이스 회로를 제공하는 것이다.
또한 본 발명의 일 목적은, 복수의 통신 규격들을 지원할 수 있는 수신 인터페이스 회로를 포함하는 메모리 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 수신 인터페이스 회로는, 터미네이션 제어 신호에 응답하여 터미네이션 모드를 변경하는 터미네이션 회로, 버퍼 제어 신호에 응답하여 수신 특성을 변경하는 버퍼 블록 및 상기 터미네이션 모드의 변경에 연동하여 상기 버퍼 블록의 상기 수신 특성이 변경되도록 상기 터미네이션 제어 신호 및 상기 버퍼 제어 신호를 발생하는 인터페이스 컨트롤러를 포함한다.
일 실시예에 있어서, 상기 버퍼 블록은 서로 다른 수신 특성을 갖는 복수의 수신 버퍼들을 포함하고, 상기 인터페이스 컨트롤러는 상기 터미네이션 모드의 변경에 따라서 상기 수신 버퍼들 중 하나의 수신 버퍼만이 인에이블되도록 상기 버퍼 블록을 제어할 수 있다.
일 실시예에 있어서, 상기 인터페이스 컨트롤러는 상기 인에이블되는 수신 버퍼의 동작 전류가 동작 속도에 따라서 변경되도록 상기 버퍼 블록을 제어할 수 있다.
일 실시예에 있어서, 상기 터미네이션 회로는, 제1 스위치 제어 신호에 응답하여 입출력 노드 및 제1 전원 전압 사이의 전기적 연결을 제어하는 제1 서브 터미네이션 회로 및 제2 스위치 제어 신호에 응답하여 상기 입출력 노드 및 상기 제1 전원 전압보다 낮은 제2 전원 전압 사이의 전기적 연결을 제어하는 제2 서브 터미네이션 회로를 포함할 수 있다.
일 실시예에 있어서, 상기 버퍼 블록은, 상기 제1 서브 터미네이션 회로 및 상기 제2 서브 터미네이션 회로의 선택적인 인에이블에 연동하여 선택적으로 인에이블되는 복수의 수신 버퍼들을 포함할 수 있다.
일 실시예에 있어서, 상기 버퍼 블록은, 엔모스 트랜지스터들로 이루어진 엔-타입 차동 입력쌍 및 피모스 트랜지스터들로 이루어진 피-타입 차동 입력쌍을 모두 포함하는 제1 수신 버퍼, 상기 피-타입 차동 입력쌍만을 포함하는 제2 수신 버퍼 및 상기 엔-타입 차동 입력쌍만을 포함하는 제3 수신 버퍼를 포함할 수 있다.
일 실시예에 있어서, 상기 인터페이스 컨트롤러는, 상기 제1 서브 터미네이션 회로 및 상기 제2 서브 터미네이션 회로가 모두 인에이블되는 경우, 상기 제1 수신 버퍼를 인에이블할 수 있다.
일 실시예에 있어서, 상기 인터페이스 컨트롤러는, 상기 제1 서브 터미네이션 회로 및 상기 제2 서브 터미네이션 회로가 모두 디스에이블되는 경우, 상기 제1 수신 버퍼를 인에이블할 수 있다.
일 실시예에 있어서, 상기 인터페이스 컨트롤러는, 상기 제1 서브 터미네이션 회로가 디스에이블되고 상기 제2 서브 터미네이션 회로가 인에이블되는 경우, 상기 제2 수신 버퍼를 인에이블할 수 있다.
일 실시예에 있어서, 상기 인터페이스 컨트롤러는, 상기 제1 서브 터미네이션 회로가 인에이블되고 상기 제2 서브 터미네이션 회로가 디스에이블되는 경우, 상기 제3 수신 버퍼를 인에이블할 수 있다.
일 실시예에 있어서, 상기 버퍼 블록은, 입력 신호쌍을 증폭하여 출력 신호쌍을 출력하는 이퀄라이저 및 상기 출력 신호쌍을 증폭하여 싱글 엔디드 신호를 출력하는 제1 차동 증폭기를 포함하는 제1 수신 버퍼 및 상기 입력 신호쌍을 증폭하여 상기 싱글-엔디드 신호를 출력하는 제2 차동 증폭기를 포함하는 제2 수신 버퍼를 포함할 수 있다.
일 실시예에 있어서, 상기 인터페이스 컨트롤러는, 동작 속도가 증가하는 경우 상기 제2 수신 버퍼를 인에이블하고, 상기 동작 속도가 감소하는 경우 상기 제1 수신 버퍼를 인에이블할 수 있다.
일 실시예에 있어서, 상기 버퍼 블록은, 차동 입력 신호 또는 싱글-엔디드 입력 신호를 선택적으로 수신하는 수신 버퍼를 포함할 수 있다.
일 실시예에 있어서, 상기 터미네이션 회로는 입출력 노드를 구동하는 송신 드라이버에 포함될 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 시스템은 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 상기 메모리 장치는, 터미네이션 제어 신호에 응답하여 터미네이션 모드를 변경하는 터미네이션 회로, 버퍼 제어 신호에 응답하여 수신 특성을 변경하는 버퍼 블록 및 상기 터미네이션 모드의 변경에 연동하여 상기 수신 버퍼의 상기 수신 특성이 변경되도록 상기 터미네이션 제어 신호 및 상기 버퍼 제어 신호를 발생하는 인터페이스 컨트롤러를 포함한다.
본 발명의 실시예들에 따른 수신 인터페이스 회로는 터미네이션 모드에 연동하여 수신 특성을 변경함으로써 다양한 통신 규격들을 지원할 수 있다.
본 발명의 실시예들에 따른 수신 인터페이스 회로는 메모리 시스템과 같은 송수신 시스템의 통신 효율을 증가시키고 송신 장치와 수신 장치 사이의 호환성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 수신 인터페이스 회로를 포함하는 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 수신 인터페이스의 제어 방법을 나타내는 순서도이다.
도 3은 본 발명의 일 실시예에 따른 수신 인터페이스 회로를 나타내는 도면이다.
도 4는 도 3의 수신 인터페이스 회로에 포함되는 인터페이스 컨트롤러의 동작의 일 실시예를 나타내는 도면이다.
도 5a 및 도 5b는 센터-탭 터미네이션(CTT: center-tapped termination)을 설명하기 위한 도면이다.
도 6a 및 도 6b는 언터미네이션(untermination)을 설명하기 위한 도면이다.
도 7 및 도 8은 센터-탭 터미네이션 및 언터미네이션에 부합하는 수신 버퍼의 실시예들을 나타내는 회로도들이다.
도 9a 및 도 9b는 제1 슈도-오픈 드레인(POD: pseudo-open drain) 터미네이션을 설명하기 위한 도면이다.
도 10은 제1 슈도-오픈 드레인 터미네이션에 부합하는 수신 버퍼의 일 실시예를 나타내는 회로도이다.
도 11a 및 도 11b는 제2 슈도-오픈 드레인 터미네이션을 설명하기 위한 도면이다.
도 12는 제2 슈도-오픈 드레인 터미네이션에 부합하는 수신 버퍼의 일 실시예를 나타내는 회로도이다.
도 13a 및 도 13b는 도 3의 버퍼 블록에 포함되는 수신 버퍼들의 일 예를 나타내는 도면들이다.
도 14a 및 도 14b는 도 13a의 수신 버퍼에 포함되는 이퀄라이저의 실시예들을 나타내는 회로도들이다.
도 15는 본 발명의 일 실시예에 따른 수신 인터페이스 회로를 나타내는 도면이다.
도 16a는 도 15의 수신 인터페이스 회로가 풀리-디퍼렌셜 시그널링(fully-differential signaling)을 수행하는 경우를 나타내는 도면이다.
도 16b는 도 15의 수신 인터페이스 회로가 슈도-디퍼렌셜 시그널링(pseudo-differential signaling)을 수행하는 경우를 나타내는 도면이다.
도 17은 본 발명의 일 실시예에 따른 인터페이스 회로를 나타내는 도면이다.
도 18은 도 17의 인터페이스에 회로에 포함되는 송신 드라이버의 일 실시예를 나타내는 도면이다.
도 19는 도 18의 송신 드라이버의 동작의 일 실시예를 설명하기 위한 도면이다.
도 20은 터미네이션 회로의 일 예를 나타내는 도면이다.
도 21은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 22a, 도 22b 및 22c는 도 21의 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 도면들이다.
도 23은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 24는 본 발명의 실시예들에 따른 임베디드 멀티미디어 카드(eMMC: embedded multimedia card)를 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 26은 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 수신 인터페이스 회로를 포함하는 시스템을 나타내는 블록도이고, 도 2는 본 발명의 실시예들에 따른 수신 인터페이스의 제어 방법을 나타내는 순서도이다.
도 1을 참조하면, 시스템(10)은 제1 장치(DEVH)(20), 제2 장치(DEVS)(40) 및 제1 장치(20)와 제2 장치(40)를 연결하는 전송 라인(TL)을 포함한다. 예를 들어, 제1 장치(20)는 메모리 컨트롤러이고 제2 장치(40)는 메모리 장치일 수 있다. 도 1에는 편의상 제1 장치(20)가 송신 장치로서 동작하고 제2 장치(40)가 수신 장치로서 동작하는 단방향 통신을 설명하기 위한 구성만을 도시하였으나, 제1 장치(20) 및 제2 장치(40)는 각각 송신 동작 및 수신 동작을 수행하여 시스템(10)은 양방향 통신을 수행할 수도 있다. 또한, 도 1에는 편의상 한 쌍의 입출력 패드들(PADH, PADS) 및 이를 연결하는 하나의 전송 라인(TL)만을 도시하였으나, 제1 장치(20) 및 제2 장치(40)는 복수의 전송 라인들을 통하여 연결되는 복수의 입출력 패드들을 각각 포함할 수 있다.
제1 장치(20)의 송신 드라이버(DR)는 내부 회로(INTH)로부터의 송신 신호(ST)에 기초하여 입출력 패드(PADH)로 출력 신호(SO)를 출력할 수 있다. 제2 장치(40)의 수신 인터페이스 회로(50)는 입출력 패드(PADS)를 통하여 입력되는 입력 신호(SI)를 수신하여 버퍼 신호(SB)를 내부 회로(INTS)로 제공할 수 있다.
도 1에 도시된 바와 같이 제2 장치(40)의 수신 인터페이스 회로(RIC, reception interface circuit)(50)는 터미네이션 회로(ODT), 버퍼 블록(BFBK) 및 인터페이스 컨트롤러(ICTRL)를 포함한다. 수신 인터페이스 회로(50)는 풀리-디퍼렌셜 시그널링(fully-differential signaling) 및/또는 슈도-디퍼렌셜 시그널링(pseudo-differential signaling)을 위한 구성을 가질 수 있다. 풀리-디퍼렌셜 시그널링은 송신부에서 송신 신호와 그 반전 신호를 전송하고 수신부에서는 이러한 2개의 신호를 비교하여 송신 신호의 논리 하이 레벨 또는 논리 로우 레벨을 판별하는 신호 전송 방식이다. 반면에, 슈도-디퍼렌셜 시그널링은 송신부에서 송신 신호만을 전송하고 수신부에서는 상기 송신 신호와 기준 전압을 비교하여 송신 신호의 논리 하이 레벨 또는 논리 로우 레벨을 판별하는 신호 전송 방식이다.
도 1 및 도 2를 참조하면, 터미네이션 회로(ODT)는 터미네이션 제어 신호(TCON)에 응답하여 터미네이션 모드를 변경한다(S100). 버퍼 블록(BFBK)은 버퍼 제어 신호(BCON)에 응답하여 자신의 수신 특성을 변경한다(S200). 인터페이스 컨트롤러(ICTRL)는 상기 터미네이션 모드의 변경에 연동하여 버퍼 블록(BFBK)의 상기 수신 특성이 변경되도록 터미네이션 제어 신호(TCON) 및 버퍼 제어 신호(BCON)를 발생한다(S300).
버퍼 블록(BFBK)은 다양한 방법으로 구성될 수 있다. 일 실시예에서, 도 3을 참조하여 후술하는 바와 같이 버퍼 블록(BFBK)은 서로 다른 수신 특성을 갖는 복수의 수신 버퍼들을 포함하고, 상기 수신 버퍼들 중 하나를 선택하는 방식으로 버퍼 블록(BFBK)의 수신 특성을 변경할 수 있다. 다른 실시예에서, 도 7을 참조하여 후술하는 바와 같이 버퍼 블록(BFBK)에 포함된 하나의 수신 버퍼에 대하여 동작 전류 등을 변경하는 방식으로 버퍼 블록(BFBK)의 수신 특성을 변경할 수 있다.
일 실시예에서, 인터페이스 컨트롤러(ICTRL)는 내부 회로(INTS)에서 제공되는 신호에 기초하여 터미네이션 제어 신호(TCON) 및 버퍼 제어 신호(BCON)를 발생할 수 있다. 다른 실시예에서, 인터페이스 컨트롤러(ICTRL)는 제1 장치(20)에서 제공되는 신호에 기초하여 터미네이션 제어 신호(TCON) 및 버퍼 제어 신호(BCON)를 발생할 수 있다.
인터페이스 컨트롤러(ICTRL)는 인터페이스 모드에 따라서 터미네이션 모드 및 버퍼 블록(BFBK)의 수신 특성을 결정할 수 있다. 일 실시예에서 상기 인터페이스 모드는 내부 회로(INTS)의 모드 레지스터 세트(MRS)에 저장된 모드 정보에 기초하여 결정될 수 있다. 일 실시예에서, 도 1의 시스템(10)이 메모리 시스템인 경우, 상기 모드 정보는 메모리 컨트롤러(20)로부터의 모드 레지스터 기입 코맨드로서 제공되어 메모리 장치(40)의 모드 레지스터 세트에 저장될 수 있다. 도 1에는 인터페이스 컨트롤러(ICTRL)를 별개의 구성요소로서 도시하였으나, 인터페이스 컨트롤러(ICTRL)는 내부 회로(INTS)에 포함될 수도 있다.
이와 같이, 본 발명의 실시예들에 따른 수신 인터페이스 회로는 터미네이션 모드에 연동하여 수신 특성을 변경함으로써 다양한 통신 규격들을 지원할 수 있다. 이러한 수신 인터페이스 회로를 이용하여 메모리 시스템과 같은 송수신 시스템의 통신 효율을 증가시키고 송신 장치와 수신 장치 사이의 호환성을 향상시킬 수 있다.
도 3은 본 발명의 일 실시예에 따른 수신 인터페이스 회로를 나타내는 도면이다.
도 3을 참조하면, 수신 인터페이스 회로(51)는 터미네이션 회로(61), 버퍼 블록(71) 및 인터페이스 컨트롤러(81)를 포함한다.
터미네이션 회로(61)는 터미네이션 제어 신호(TCON)에 응답하여 터미네이션 모드를 변경한다. 터미네이션 제어 신호(TCON)는 제1 스위치 제어 신호(GP) 및 제2 스위치 제어 신호(GN)를 포함할 수 있다. 터미네이션 회로(61)는 제1 서브 터미네이션 회로(61a) 및 제2 서브 터미네이션 회로(61b)를 포함할 수 있다. 제1 터미네이션 회로(61a)는 제1 스위치 제어 신호(GP)에 응답하여 입출력 노드(NIO) 및 제1 전원 전압(VDDQ) 사이의 전기적 연결을 제어할 수 있다. 제2 터미네이션 회로(61b)는 제2 스위치 제어 신호(GN)에 응답하여 입출력 노드(NIO) 및 제1 전원 전압(VDDQ)보다 낮은 제2 전원 전압(VSSQ) 사이의 전기적 연결을 제어할 수 있다.
제1 서브 터미네이션 회로(61a)는 제1 스위치 및 종단 저항(RP)을 포함할 수 있다. 상기 제1 스위치는 로우 전압에 의해 턴온되는 피모스(PMOS, p-channel metal oxide semiconductor) 트랜지스터(TP)일 수 있다. 제2 서브 터미네이션 회로(61b)는 제2 스위치 및 종단 저항(RN)을 포함할 수 있다. 상기 제2 스위치는 하이 전압에 의해 턴온되는 엔모스(NMOS, n-channel metal oxide semiconductor) 트랜지스터(TN)일 수 있다. 종단 저항들(RP, RN)은 생략될 수도 있으며 이때 종단 저항들(RP, RN)은 트랜지스터들(TP, TN)의 각각이 턴온되는 경우의 전압 노드 및 입출력 노드(NIO) 사이의 저항을 나타낼 수 있다.
버퍼 블록(71)은 버퍼 제어 신호(BCON)에 응답하여 자신의 수신 특성을 변경한다. 버퍼 제어 신호(BCON)는 제1 내지 제n 버퍼 선택 신호들(SEL1~SELn)을 포함할 수 있다. 버퍼 블록(71)은 입출력 노드(NIO)를 통하여 수신되는 입력 신호(SI)를 버퍼링하여 내부 노드(NIN)로 버퍼 신호(SB)를 출력할 수 있다. 버퍼 블록(71)은 입출력 노드(NIO)와 내부 노드(NIN) 사이에 병렬로 연결된 복수의 수신 버퍼들(BF1~BFn)을 포함할 수 있다. 후술하는 바와 같이 수신 버퍼들(BF1~BFn)은 서로 다른 수신 특성을 가질 수 있다. 수신 버퍼들(BF1~BFn)은 제1 내지 제n 버퍼 선택 신호들(SEL1~SELn)에 각각 응답하여 인에이블될 수 있다.
인터페이스 컨트롤러(ICTRL)(81)는 터미네이션 제어 신호(TCON)로서 제1 스위치 제어 신호(GP) 및 제2 스위치 제어 신호(GN)를 발생하고, 버퍼 제어 신호(BCON)로서 제1 내지 제n 버퍼 선택 신호들(SEL1~SELn)을 발생할 수 있다.
이와 같이, 버퍼 블록(71)은 서로 다른 수신 특성을 갖는 복수의 수신 버퍼들(BF1~BFn)을 포함하고, 인터페이스 컨트롤러(81)는 상기 터미네이션 모드의 변경에 따라서 수신 버퍼들(BF1~BFn) 중 하나의 수신 버퍼만이 인에이블되도록 버퍼 블록(71)을 제어할 수 있다.
도 4는 도 3의 수신 인터페이스 회로에 포함되는 인터페이스 컨트롤러의 동작의 일 실시예를 나타내는 도면이다.
도 4를 참조하면, 인터페이스 컨트롤러(81)는 제1 스위치 제어 신호(GP) 및 제2 스위치 제어 신호(GN)의 논리 레벨을 제어하여 터미네이션 모드(TMD)를 결정할 수 있다.
제1 스위치 제어 신호(GP)가 논리 로우 레벨이고 제2 스위치 제어 신호(GN)가 논리 하이 레벨인 경우 터미네이션 회로(61)의 피모스 트랜지스터(TP) 및 엔모스 트랜지스터(TN)가 모두 턴온되고, 터미네이션 모드(TMD)는 센터-탭 터미네이션(CTT, center-tapped termination)으로 결정될 수 있다. 이때, 인터페이스 컨트롤러(81)는 센터-탭 터미네이션에 상응하는 버퍼 선택 신호(SEL1)를 활성화하여 센터-탭 터미네이션에 적합한 수신 특성을 갖는 수신 버퍼(BF1)를 선택할 수 있다.
제1 스위치 제어 신호(GP)가 논리 하이 레벨이고 제2 스위치 제어 신호(GN)가 논리 로우 레벨인 경우 터미네이션 회로(61)의 피모스 트랜지스터(TP) 및 엔모스 트랜지스터(TN)가 모두 턴오프되고, 터미네이션 모드(TMD)는 언터미네이션(UNT, untermination)으로 결정될 수 있다. 이때, 인터페이스 컨트롤러(81)는 언터미네이션에 상응하는 버퍼 선택 신호(SEL2)를 활성화하여 언터미네이션에 적합한 수신 특성을 갖는 수신 버퍼(BF2)를 선택할 수 있다.
제1 스위치 제어 신호(GP)가 논리 하이 레벨이고 제2 스위치 제어 신호(GN)가 논리 하이 레벨인 경우 터미네이션 회로(61)의 피모스 트랜지스터(TP)는 턴오프되고 엔모스 트랜지스터(TN)는 턴온되고, 터미네이션 모드(TMD)는 제1 슈도-오픈 드레인(POD, pseudo-open drain) 터미네이션(POD_N)으로 결정될 수 있다. 이때, 인터페이스 컨트롤러(81)는 제1 슈도-오픈 드레인 터미네이션에 상응하는 버퍼 선택 신호(SEL3)를 활성화하여 제1 슈도-오픈 드레인 터미네이션에 적합한 수신 특성을 갖는 수신 버퍼(BF3)를 선택할 수 있다.
제1 스위치 제어 신호(GP)가 논리 로우 레벨이고 제2 스위치 제어 신호(GN)가 논리 로우 레벨인 경우 터미네이션 회로(61)의 피모스 트랜지스터(TP)는 턴온되고 엔모스 트랜지스터(TN)는 턴오프되고, 터미네이션 모드(TMD)는 제2 슈도-오픈 드레인 터미네이션(POD_P)으로 결정될 수 있다. 이때, 인터페이스 컨트롤러(81)는 제2 슈도-오픈 드레인 터미네이션에 상응하는 버퍼 선택 신호(SEL4)를 활성화하여 제2 슈도-오픈 드레인 터미네이션에 적합한 수신 특성을 갖는 수신 버퍼(BF4)를 선택할 수 있다.
이하, 도 5a 내지 도 12를 참조하여 터미네이션 모드 및 이에 상응하는 수신 버퍼에 대한 실시예들을 설명한다.
도 5a 및 도 5b는 센터-탭 터미네이션(CTT: center-tapped termination)을 설명하기 위한 도면이다.
도 5a를 참조하면, 송신 장치의 송신 드라이버(DR)는 내부 회로로부터의 송신 신호(ST)에 기초하여 입출력 패드(PADH)를 구동할 수 있다. 송신 장치의 입출력 패드(PADH)는 전송 라인(TL)을 통하여 수신 장치의 입출력 패드(PADS)에 연결된다. 수신 장치의 입출력 패드(PADS)에는 임피던스 매칭을 위해 CTT 방식의 터미네이션 회로(ODTC)가 연결될 수 있다. 수신 장치의 수신 버퍼(BF)는 입출력 패드(PADS)를 통하여 입력되는 입력 신호(SI)를 기준 전압(VREF)과 비교하여 버퍼 신호(SB)를 내부 회로로 제공할 수 있다.
송신 드라이버(DR)는 제1 전원 전압(VDDQ) 및 입출력 패드(PADH) 사이에 연결된 풀업부와 입출력 패드(PADH) 및 제1 전원 전압(VDDQ)보다 낮은 제2 전원 전압(VSSQ) 사이에 연결된 풀다운부를 포함할 수 있다. 상기 풀업부는 송신 신호(ST)에 응답하여 스위칭되는 피모스 트랜지스터(TP1) 및 턴온 저항(RON)을 포함할 수 있다. 상기 풀다운부는 송신 신호(ST)에 응답하여 스위칭되는 엔모스 트랜지스터(TN1) 및 턴온 저항(RON)을 포함할 수 있다. 턴온 저항(RON)은 생략될 수도 있으며 이때 턴온 저항(RON)은 트랜지스터들(TP1, TN1)의 각각이 턴온되는 경우의 전압 노드 및 입출력 패드(PADH) 사이의 저항을 나타낼 수 있다.
CTT 방식의 터미네이션 회로(ODTC)는 제1 전원 전압(VDDQ) 및 입출력 패드(PADS) 사이에 연결된 제1 서브 터미네이션 회로와 입출력 패드(PADS) 및 제2 전원 전압(VSSQ) 사이에 연결된 제2 서브 터미네이션 회로를 포함할 수 있다. 제1 서브 터미네이션 회로는 로우 전압에 의해 턴온되는 피모스 트랜지스터(TP2) 및 종단 저항(RTT)을 포함할 수 있다. 제2 서브 터미네이션 회로는 하이 전압에 의해 턴온되는 엔모스 트랜지스터(TN2) 및 종단 저항(RTT)을 포함할 수 있다. 종단 저항(RTT)은 생략될 수도 있으며 이때 종단 저항(RTT)은 트랜지스터들(TP2, TN2)의 각각이 턴온되는 경우의 전압 노드 및 입출력 노드(PADS) 사이의 저항을 나타낼 수 있다.
도 5a의 CTT 방식의 터미네이션 회로(ODTC)를 포함하는 경우, 입력 신호(SI)의 하이 전압 레벨(VIH)과 로우 전압 레벨(VIL)은 도 5b에 도시된 바와 같다. 제2 전원 전압(VSSQ)이 접지 전압(VSSQ=0)이라고 가정하고 전송 라인(TL)에서의 전압 강하 등을 무시하면, 입력 신호(SI)의 하이 전압 레벨(VIH)과 로우 전압 레벨(VIL) 및 최적의 기준 전압(VREF)은 수학식 1과 같이 계산될 수 있다.
Figure 112016031087460-pat00001
도 6a 및 도 6b는 언터미네이션(untermination)을 설명하기 위한 도면이다.
도 6a를 참조하면, 송신 장치의 송신 드라이버(DR)는 내부 회로로부터의 송신 신호(ST)에 기초하여 입출력 패드(PADH)를 구동할 수 있다. 송신 장치의 입출력 패드(PADH)는 전송 라인(TL)을 통하여 수신 장치의 입출력 패드(PADS)에 연결된다. 수신 장치의 수신 버퍼(BF)는 입출력 패드(PADS)를 통하여 입력되는 입력 신호(SI)를 기준 전압(VREF)과 비교하여 버퍼 신호(SB)를 내부 회로로 제공할 수 있다.
송신 드라이버(DR)는 제1 전원 전압(VDDQ) 및 입출력 패드(PADH) 사이에 연결된 풀업부와 입출력 패드(PADH) 및 제1 전원 전압(VDDQ)보다 낮은 제2 전원 전압(VSSQ) 사이에 연결된 풀다운부를 포함할 수 있다. 풀업부는 송신 신호(ST)에 응답하여 스위칭되는 피모스 트랜지스터(TP1) 및 턴온 저항(RON)을 포함할 수 있다. 풀다운부는 송신 신호(ST)에 응답하여 스위칭되는 엔모스 트랜지스터(TN1) 및 턴온 저항(RON)을 포함할 수 있다. 턴온 저항(RON)은 생략될 수도 있으며 이때 턴온 저항(RON)은 트랜지스터들(TP1, TN1)의 각각이 턴온되는 경우의 전압 노드 및 입출력 노드(PADH) 사이의 저항을 나타낼 수 있다.
도 6a의 언터미네이션 방식의 경우, 입력 신호(SI)의 하이 전압 레벨(VIH)과 로우 전압 레벨(VIL)은 도 6b에 도시된 바와 같다. 제2 전원 전압(VSSQ)이 접지 전압(VSSQ=0)이라고 가정하고 전송 라인(TL)에서의 전압 강하 등을 무시하면, 입력 신호(SI)의 하이 전압 레벨(VIH)과 로우 전압 레벨(VIL) 및 최적의 기준 전압(VREF)은 수학식 2와 같이 계산될 수 있다.
Figure 112016031087460-pat00002
도 7 및 도 8은 센터-탭 터미네이션 및 언터미네이션에 부합하는 수신 버퍼의 실시예들을 나타내는 회로도들이다.
도 7을 참조하면, 수신 버퍼(BFa)는 제1 전류원(CSN), 제2 전류원(CSP), 엔모스 트랜지스터들(TN1, TN2)로 이루어진 엔-타입 차동 입력쌍(DIN), 피모스 트랜지스터들(TP3, TP4)로 이루어진 피-타입 차동 입력쌍(DIP), 엔모스 트랜지스터들(TN3, TN4)로 이루어진 엔-타입 전류 미러 및 피모스 트랜지스터들(TP1, TP2)로 이루어진 피-타입 전류 미러를 포함한다.
제1 전류원(CSN)은 제2 전원 전압(VSSQ)과 제1 노드(N1) 사이에 연결된다. 제2 전류원(CSP)은 제1 전원 전압(VDDQ)과 제5 노드(N5) 사이에 연결된다.
엔-타입 차동 입력쌍(DIN)은 제1 노드(N1)와 제2 및 제3 노드들(N2, N3)사이에 연결된다. 피-타입 차동 입력쌍(DIP)은 제5 노드(N5)와 제6 및 제7 노드들(N6, N7) 사이에 연결된다. 엔-타입 차동 입력쌍(DIN)의 제어 단자들 및 피-타입 차동 입력쌍(DIP)의 제어 단자들에는 입력 신호쌍(INN, INP)이 인가된다. 입력 신호쌍(INN, INP)은 차동 신호일 수도 있고, 싱글-엔디드 신호 및 이를 판별하기 위한 기준 전압의 쌍일 수도 있다.
제3 노드(N3) 및 제7 노드(N7)는 전기적으로 연결되어 출력 신호(OUT)를 제공한다. 도 7에 도시된 것과는 다르게, 제2 노드(N2) 및 제6 노드(N6)가 전기적으로 연결되어 출력 신호를 제공할 수도 있다.
엔-타입 전류 미러(TN3, TN4)는 제6 및 제7 노드들(N6, N7)과 제2 전원 전압(VSSQ) 사이에 연결되고, 제6 노드(N6)와 제8 노드(N8)가 전기적으로 연결된 다이오드-결합 구조를 갖는다. 피-타입 전류 미러(TP1, TP2)는 제2 및 제3 노드들(N2, N3)과 제1 전원 전압(VDDQ) 사이에 연결되고, 제2 노드(N2)와 제4 노드(N4)가 전기적으로 연결된 다이오드-결합 구조를 갖는다.
도 7의 수신 버퍼(BFa)는 엔-타입 차동 입력쌍(DIN)과 피-타입 차동 입력쌍(DIP)을 모두 포함한다. 센터-탭 터미네이션 및 언터미네이션의 경우에는 입력 전압 레벨의 평균치가 너무 높지도 않고 너무 낮지도 않게 (VDDQ-VSSQ)/2 근처에 위치한다. 따라서, 센터-탭 터미네이션 및 언터미네이션의 경우에는 엔-타입 차동 입력쌍(DIN)을 포함하는 엔-타입 차동 증폭기와 피-타입 차동 입력쌍(DIP)을 포함하는 차동 증폭기를 모두 구비하여 그 출력들을 연결하여 사용하는 수신 버퍼(BFa)가 적합하다.
실시예에 따라서, 제1 전류원(CSN) 및 제2 전류원(CSP)은 생략될 수 있다. 또한, 실시예에 따라서, 제1 전류원(CSN) 및 제2 전류원(CSP)의 테일 전류(tail current)들은 전류 제어 신호들(ICONP, ICONN)에 기초하여 변경될 수 있다. 전류 제어 신호들(ICONP, ICONN)은 전술한 버퍼 제어 신호(BCON)에 포함될 수 있다. 인터페이스 컨트롤러(ICTRL)는 전류 제어 신호들(ICONP, ICONN)을 통하여 제1 전류원(CSN) 및 제2 전류원(CSP)의 테일 전류의 세기를 제어할 수 있다. 테일 전류들을 증가시킴으로써 수신 버퍼(BFa) 및 이를 포함하는 회로의 동작 속도를 증가시킬 수 있다.
이와 같이, 인터페이스 컨트롤러(ICTRL)는 버퍼 블록(BFBK)에 포함된 적어도 하나의 수신 버퍼들 중에서 인에이블되는 수신 버퍼의 동작 전류가 동작 속도에 따라서 변경되도록 버퍼 블록(BFBK)을 제어할 수 있다.
도 8을 참조하면, 수신 버퍼(BFb)는 제1 엔모스 트랜지스터(TN1), 제 피모스 트랜지스터(TP1), 엔모스 트랜지스터들(TN2, TN3)로 이루어진 엔-타입 차동 입력쌍(DIN) 및 피모스 트랜지스터들(TP2, TP3)로 이루어진 피-타입 차동 입력쌍(DIP)을 포함한다.
제1 피모스 트랜지스터(TP1)는 제1 전원 전압(VDDQ)과 제1 노드(N1) 사이에 연결된다. 제1 엔모스 트랜지스터(TN1)는 제2 전원 전압(VSSQ)과 제2 노드(N2) 사이에 연결된다. 제1 엔모스 트랜지스터(TN1)와 제 피모스 트랜지스터(TP1)는 전류원의 기능을 수행할 수 있다.
엔-타입 차동 입력쌍(DIN)은 제2 노드(N2)와 제3 및 제4 노드들(N3, N4)사이에 연결된다. 피-타입 차동 입력쌍(DIP)은 제1 노드(N1)와 제3 및 제4 노드들(N3, N4) 사이에 연결된다. 엔-타입 차동 입력쌍(DIN)의 제어 단자들 및 피-타입 차동 입력쌍(DIP)의 제어 단자들에는 입력 신호쌍(INN, INP)이 인가된다. 입력 신호쌍(INN, INP)은 차동 신호일 수도 있고, 싱글-엔디드 신호 및 이를 판별하기 위한 기준 전압의 쌍일 수도 있다.
제1 엔모스 트랜지스터(TN1) 및 제1 피모스 트랜지스터(TP1)의 제어 단자들은 제3 노드(N3)에 연결되고, 제4 노드(N4)를 통하여 출력 신호(OUT)가 제공될 수 있다.
도 8의 수신 버퍼(BFb)는 엔-타입 차동 입력쌍(DIN)과 피-타입 차동 입력쌍(DIP)을 모두 포함한다. 센터-탭 터미네이션 및 언터미네이션의 경우에는 입력 전압 레벨의 평균치가 너무 높지도 않고 너무 낮지도 않게 (VDDQ-VSSQ)/2 근처에 위치한다. 따라서, 엔-타입 차동 입력쌍(DIN)을 포함하는 엔-타입 차동 증폭기와 피-타입 차동 입력쌍(DIP)을 포함하는 차동 증폭기를 모두 구비하여 그 출력들을 연결하여 사용하는 수신 버퍼(BFb)가 적합하다.
도 9a 및 도 9b는 제1 슈도-오픈 드레인(POD: pseudo-open drain) 터미네이션을 설명하기 위한 도면이다.
도 9a를 참조하면, 송신 장치의 송신 드라이버(DR)는 내부 회로로부터의 송신 신호(ST)에 기초하여 입출력 패드(PADH)를 구동할 수 있다. 송신 장치의 입출력 패드(PADH)는 전송 라인(TL)을 통하여 수신 장치의 입출력 패드(PADS)에 연결된다. 수신 장치의 입출력 패드(PADS)에는 임피던스 매칭을 위해 제1 슈도-오픈 드레인 터미네이션 방식의 터미네이션 회로(ODTP1)가 연결될 수 있다. 수신 장치의 수신 버퍼(BF)는 입출력 패드(PADS)를 통하여 입력되는 입력 신호(SI)를 기준 전압(VREF)과 비교하여 버퍼 신호(SB)를 내부 회로로 제공할 수 있다.
송신 드라이버(DR)는 제1 전원 전압(VDDQ) 및 입출력 패드(PADH) 사이에 연결된 풀업부와 입출력 패드(PADH) 및 제1 전원 전압(VDDQ)보다 낮은 제2 전원 전압(VSSQ) 사이에 연결된 풀다운부를 포함할 수 있다. 풀업부는 송신 신호(ST)에 응답하여 스위칭되는 피모스 트랜지스터(TP1) 및 턴온 저항(RON)을 포함할 수 있다. 풀다운부는 송신 신호(ST)에 응답하여 스위칭되는 엔모스 트랜지스터(TN1) 및 턴온 저항(RON)을 포함할 수 있다. 턴온 저항(RON)은 생략될 수도 있으며 이때 턴온 저항(RON)은 트랜지스터들(TP1, TN1)의 각각이 턴온되는 경우의 전압 노드 및 입출력 노드(PADH) 사이의 저항을 나타낼 수 있다.
제1 슈도-오픈 드레인 터미네이션 방식의 터미네이션 회로(ODTP1)는 하이 전압에 의해 턴온되는 엔모스 트랜지스터(TN2) 및 종단 저항(RTT)을 포함할 수 있다. 종단 저항(RTT)은 생략될 수도 있으며 이때 종단 저항(RTT)은 트랜지스터(TN2)가 턴온되는 경우의 전압 노드 및 입출력 노드(PADS) 사이의 저항을 나타낼 수 있다.
도 9a의 제1 슈도-오픈 드레인 터미네이션 방식의 터미네이션 회로(ODTP1)를 포함하는 경우, 입력 신호(SI)의 하이 전압 레벨(VIH)과 로우 전압 레벨(VIL)은 도 9b에 도시된 바와 같다. 제2 전원 전압(VSSQ)이 접지 전압(VSSQ=0)이라고 가정하고 전송 라인(TL)에서의 전압 강하 등을 무시하면, 입력 신호(SI)의 하이 전압 레벨(VIH)과 로우 전압 레벨(VIL) 및 최적의 기준 전압(VREF)은 수학식 3과 같이 계산될 수 있다.
Figure 112016031087460-pat00003
도 10은 제1 슈도-오픈 드레인 터미네이션에 부합하는 수신 버퍼의 일 실시예를 나타내는 회로도이다.
도 10을 참조하면, 수신 버퍼(BFc)는 전류원(CSP), 피모스 트랜지스터들(TP1, TP2)로 이루어진 피-타입 차동 입력쌍(DIP) 및 엔모스 트랜지스터들(TN1, TN2)로 이루어진 엔-타입 전류 미러를 포함한다.
전류원(CSP)은 제1 전원 전압(VDDQ)과 제1 노드(N1) 사이에 연결된다. 피-타입 차동 입력쌍(DIP)은 제1 노드(N1)와 제2 및 제3 노드들(N2, N3) 사이에 연결된다. 피-타입 차동 입력쌍(DIP)의 제어 단자들에는 입력 신호쌍(INN, INP)이 인가된다. 입력 신호쌍(INN, INP)은 차동 신호일 수도 있고, 싱글-엔디드 신호 및 이를 판별하기 위한 기준 전압의 쌍일 수도 있다. 제3 노드를 통하여 출력 신호(OUT)가 제공될 수 있다. 도 10에 도시된 것과는 다르게, 제2 노드를 통하여 출력 신호(OUT)가 제공될 수도 있다. 엔-타입 전류 미러(TN1, TN2)는 제2 및 제3 노드들(N2, N3)과 제2 전원 전압(VSSQ) 사이에 연결되고, 제2 노드(N2)와 제4 노드(N4)가 전기적으로 연결된 다이오드-결합 구조를 갖는다.
도 10의 수신 버퍼(BFc)는 엔-타입 차동 입력쌍(DIN)을 포함하지 않고 피-타입 차동 입력쌍(DIP)만을 포함한다. 제1 슈도-오픈 드레인 터미네이션의 경우에는 입력 전압 레벨의 평균치가 (VDDQ-VSSQ)/2 보다 낮아서 제2 전원 전압(VSSQ)에 치우쳐 위치한다. 입력 트랜지스터의 게이트-소스 전압(Vgs)이 충분히 확보되어야 작은 사이즈의 트랜지스터로도 큰 전류 구동이 가능하다. 입력 전압의 레벨이 낮은 경우에는 피모스 트랜지스터가 상대적으로 큰 게이트-소스 전압(Vgs)을 갖는다. 따라서, 제1 슈도-오픈 드레인 터미네이션의 경우에는 피-타입 차동 입력쌍(DIP)을 포함하는 차동 증폭기를 사용하는 수신 버퍼(BFc)가 적합하다.
실시예에 따라서, 전류원(CSP)은 생략될 수 있다. 또한, 실시예에 따라서, 전류원(CSP)의 테일 전류(tail current)는 전류 제어 신호(ICONP)에 기초하여 변경될 수 있다. 전류 제어 신호(ICONP)는 전술한 버퍼 제어 신호(BCON)에 포함될 수 있다. 인터페이스 컨트롤러(ICTRL)는 전류 제어 신호(ICONP)를 통하여 전류원(CSP)의 테일 전류의 세기를 제어할 수 있다. 테일 전류를 증가시킴으로써 수신 버퍼(BFc) 및 이를 포함하는 회로의 동작 속도를 증가시킬 수 있다.
이와 같이, 인터페이스 컨트롤러(ICTRL)는 버퍼 블록(BFBK)에 포함된 적어도 하나의 수신 버퍼들 중에서 인에이블되는 수신 버퍼의 동작 전류가 동작 속도에 따라서 변경되도록 버퍼 블록(BFBK)을 제어할 수 있다.
도 11a 및 도 11b는 제2 슈도-오픈 드레인 터미네이션을 설명하기 위한 도면이다.
도 11a를 참조하면, 송신 장치의 송신 드라이버(DR)는 내부 회로로부터의 송신 신호(ST)에 기초하여 입출력 패드(PADH)를 구동할 수 있다. 송신 장치의 입출력 패드(PADH)는 전송 라인(TL)을 통하여 수신 장치의 입출력 패드(PADS)에 연결된다. 수신 장치의 입출력 패드(PADS)에는 임피던스 매칭을 위해 제2 슈도-오픈 드레인 터미네이션 방식의 터미네이션 회로(ODTP2)가 연결될 수 있다. 수신 장치의 수신 버퍼(BF)는 입출력 패드(PADS)를 통하여 입력되는 입력 신호(SI)를 기준 전압(VREF)과 비교하여 버퍼 신호(SB)를 내부 회로로 제공할 수 있다.
송신 드라이버(DR)는 제1 전원 전압(VDDQ) 및 입출력 패드(PADH) 사이에 연결된 풀업부와 입출력 패드(PADH) 및 제1 전원 전압(VDDQ)보다 낮은 제2 전원 전압(VSSQ) 사이에 연결된 풀다운부를 포함할 수 있다. 풀업부는 송신 신호(ST)에 응답하여 스위칭되는 피모스 트랜지스터(TP1) 및 턴온 저항(RON)을 포함할 수 있다. 풀다운부는 송신 신호(ST)에 응답하여 스위칭되는 엔모스 트랜지스터(TN1) 및 턴온 저항(RON)을 포함할 수 있다. 턴온 저항(RON)은 생략될 수도 있으며 이때 턴온 저항(RON)은 트랜지스터들(TP1, TN1)의 각각이 턴온되는 경우의 전압 노드 및 입출력 노드(PADH) 사이의 저항을 나타낼 수 있다.
제2 슈도-오픈 드레인 터미네이션 방식의 터미네이션 회로(ODTP2)는 로우 전압에 의해 턴온되는 피모스 트랜지스터(TP2) 및 종단 저항(RTT)을 포함할 수 있다. 종단 저항(RTT)은 생략될 수도 있으며 이때 종단 저항(RTT)은 트랜지스터(TP2)가 턴온되는 경우의 전압 노드 및 입출력 노드(PADS) 사이의 저항을 나타낼 수 있다.
도 11a의 제2 POD 터미네이션 방식의 터미네이션 회로(ODTP2)를 포함하는 경우, 입력 신호(SI)의 하이 전압 레벨(VIH)과 로우 전압 레벨(VIL)은 도 11b에 도시된 바와 같다. 제2 전원 전압(VSSQ)이 접지 전압(VSSQ=0)이라고 가정하고 전송 라인(TL)에서의 전압 강하 등을 무시하면, 입력 신호(SI)의 하이 전압 레벨(VIH)과 로우 전압 레벨(VIL) 및 최적의 기준 전압(VREF)은 수학식 4와 같이 계산될 수 있다.
Figure 112016031087460-pat00004
도 12는 제2 슈도-오픈 드레인 터미네이션에 부합하는 수신 버퍼의 일 실시예를 나타내는 회로도이다.
도 12를 참조하면, 수신 버퍼(BFd)는 전류원(CSN), 엔모스 트랜지스터들(TN1, TN2)로 이루어진 엔-타입 차동 입력쌍(DIN) 및 피모스 트랜지스터들(TP1, TP2)로 이루어진 피-타입 전류 미러를 포함한다.
전류원(CSN)은 제2 전원 전압(VSSQ)과 제1 노드(N1) 사이에 연결된다. 엔-타입 차동 입력쌍(DIN)은 제1 노드(N1)와 제2 및 제3 노드들(N2, N3) 사이에 연결된다. 엔-타입 차동 입력쌍(DIN)의 제어 단자들에는 입력 신호쌍(INN, INP)이 인가된다. 입력 신호쌍(INN, INP)은 차동 신호일 수도 있고, 싱글-엔디드 신호 및 이를 판별하기 위한 기준 전압의 쌍일 수도 있다. 제3 노드를 통하여 출력 신호(OUT)가 제공될 수 있다. 도 12에 도시된 것과는 다르게, 제2 노드를 통하여 출력 신호(OUT)가 제공될 수도 있다. 피-타입 전류 미러(TP1, TP2)는 제2 및 제3 노드들(N2, N3)과 제1 전원 전압(VDDQ) 사이에 연결되고, 제2 노드(N2)와 제4 노드(N4)가 전기적으로 연결된 다이오드-결합 구조를 갖는다.
도 12의 수신 버퍼(BFd)는 피-타입 차동 입력쌍(DIP)을 포함하지 않고 엔-타입 차동 입력쌍(DIN)만을 포함한다. 제2 슈도-오픈 드레인 터미네이션의 경우에는 입력 전압 레벨의 평균치가 (VDDQ-VSSQ)/2 보다 높아서 제1 전원 전압(VDDQ)에 치우쳐 위치한다. 입력 트랜지스터의 게이트-소스 전압(Vgs)이 충분히 확보되어야 작은 사이즈의 트랜지스터로도 큰 전류 구동이 가능하다. 입력 전압의 레벨이 높은 경우에는 엔모스 트랜지스터가 상대적으로 큰 게이트-소스 전압(Vgs)을 갖는다. 따라서, 제2 슈도-오픈 드레인 터미네이션의 경우에는 엔-타입 차동 입력쌍(DIN)을 포함하는 차동 증폭기를 사용하는 수신 버퍼(BFd)가 적합하다.
실시예에 따라서, 전류원(CSN)은 생략될 수 있다. 또한, 실시예에 따라서, 전류원(CSN)의 테일 전류(tail current)는 전류 제어 신호(ICONN)에 기초하여 변경될 수 있다. 전류 제어 신호(ICONN)는 전술한 버퍼 제어 신호(BCON)에 포함될 수 있다. 인터페이스 컨트롤러(ICTRL)는 전류 제어 신호(ICONN)를 통하여 전류원(CSN)의 테일 전류의 세기를 제어할 수 있다. 테일 전류를 증가시킴으로써 수신 버퍼(BFd) 및 이를 포함하는 회로의 동작 속도를 증가시킬 수 있다.
이와 같이, 인터페이스 컨트롤러(ICTRL)는 버퍼 블록(BFBK)에 포함된 적어도 하나의 수신 버퍼들 중에서 인에이블되는 수신 버퍼의 동작 전류가 동작 속도에 따라서 변경되도록 버퍼 블록(BFBK)을 제어할 수 있다.
도 13a 및 도 13b는 도 3의 버퍼 블록에 포함되는 수신 버퍼들의 일 예를 나타내는 도면들이다.
도 3의 버퍼 블록(71)은 도 13a에 도시된 바와 같은 제1 수신 버퍼(BFe) 및 도 13b에 도시된 바와 같은 제2 수신 버퍼(BFf)를 포함할 수 있다.
제1 버퍼(BFe)는 입력 신호쌍(INP, INN)을 증폭하여 출력 신호쌍(OUTP, OUTN)을 출력하는 이퀄라이저(EQ) 및 출력 신호쌍(OUTP, OUTN)을 증폭하여 싱글 엔디드 신호, 즉 버퍼 신호(SB)를 출력하는 제1 차동 증폭기(AMP1)를 포함한다. 제2 수신 버퍼(BFf)는 입력 신호쌍(INP, INN)을 증폭하여 싱글-엔디드 신호(SB)를 출력하는 제2 차동 증폭기(AMP2)를 포함한다. 제1 수신 버퍼(BFe)의 구조는 제2 수신 버퍼(BFf)보다 고속의 동작에 적합하다.
도 3의 인터페이스 컨트롤러(81)는, 수신 인터페이스 회로 및 이를 포함하는 장치의 동작 속도가 증가하는 경우 제1 수신 버퍼(BFe)를 인에이블하고, 상기 동작 속도가 감소하는 경우 제2 수신 버퍼(BFf)를 인에이블할 수 있다.
도 14a 및 도 14b는 도 13a의 수신 버퍼에 포함되는 이퀄라이저의 실시예들을 나타내는 회로도들이다.
도 14a를 참조하면, 이퀄라이저(EQa)는 저항쌍(R1, R2), 엔모스 트랜지스터들(TN1, TN2)로 이루어진 엔-타입 차동 입력쌍, 저항(R3), 커패시터(C) 및 전류원쌍(CS1, CS2)을 포함할 수 있다.
저항쌍(R1, R2)은 제1 전원 전압(VDDQ)과 제1 및 제2 노드들(N1, N2) 사이에 연결될 수 있다. 엔-타입 차동 입력쌍(TN1, TN2)은 제1 및 제2 노드들(N1, N2)과 제3 및 제4 노드들(N3, N4) 사이에 연결될 수 있다. 저항(R3) 및 커패시터(C)는 제3 노드(N3) 및 제4 노드(N4) 사이에 병렬로 연결될 수 있다. 전류원쌍(CS1, CS2)은 제3 및 제4 노드들(N3, N4)과 제2 전원 전압(VSSQ) 사이에 연결될 수 있다.
엔-타입 차동 입력쌍(TN1, TN2)의 제어 단자들에는 입력 신호쌍(INN, INP)이 인가되고, 제1 및 제2 노드들(N1, N2)을 통하여 출력 신호쌍(OUTP, OUTN)이 제공될 수 있다.
도 12를 참조하여 설명한 바와 같이, 엔-타입 차동 입력쌍(TN1, TN2)은 입력 전압이 높은 경우에 상대적으로 큰 게이트-소스 전압(Vgs)을 구현할 수 있다. 따라서, 도 14a의 이퀄라이저(EQa)를 포함하는 도 13a의 수신 버퍼(BFe)는 전술한 제2 슈도-오픈 드레인 터미네이션에 적합하다고 할 수 있다.
도 14b를 참조하면, 이퀄라이저(EQb)는 저항쌍(R1, R2), 피모스 트랜지스터들(TP1, TP2)로 이루어진 피-타입 차동 입력쌍, 저항(R3), 커패시터(C) 및 전류원쌍(CS1, CS2)을 포함할 수 있다.
저항쌍(R1, R2)은 제2 전원 전압(VSSQ)과 제1 및 제2 노드들(N1, N2) 사이에 연결될 수 있다. 피-타입 차동 입력쌍(TP1, TP2)은 제1 및 제2 노드들(N1, N2)과 제3 및 제4 노드들(N3, N4) 사이에 연결될 수 있다. 저항(R3) 및 커패시터(C)는 제3 노드(N3) 및 제4 노드(N4) 사이에 병렬로 연결될 수 있다. 전류원쌍(CS1, CS2)은 제3 및 제4 노드들(N3, N4)과 제1 전원 전압(VDDQ) 사이에 연결될 수 있다.
피-타입 차동 입력쌍(TP1, TP2)의 제어 단자들에는 입력 신호쌍(INN, INP)이 인가되고, 제1 및 제2 노드들(N1, N2)을 통하여 출력 신호쌍(OUTP, OUTN)이 제공될 수 있다.
도 10을 참조하여 설명한 바와 같이, 피-타입 차동 입력쌍(TP1, TP2)은 입력 전압이 낮은 경우에 상대적으로 큰 게이트-소스 전압(Vgs)을 구현할 수 있다. 따라서, 도 14b의 이퀄라이저(EQb)를 포함하는 도 13a의 수신 버퍼(BFe)는 전술한 제1 슈도-오픈 드레인 터미네이션에 적합하다고 할 수 있다.
도 15는 본 발명의 일 실시예에 따른 수신 인터페이스 회로를 나타내는 도면이다. 도 16a는 도 15의 수신 인터페이스 회로가 풀리-디퍼렌셜 시그널링(fully-differential signaling)을 수행하는 경우를 나타내는 도면이고, 도 16b는 도 15의 수신 인터페이스 회로가 슈도-디퍼렌셜 시그널링(pseudo-differential signaling)을 수행하는 경우를 나타내는 도면이다.
도 15에는 차동 입력 신호(SIP, SIN) 또는 싱글-엔디드 입력 신호(SIP)를 선택적으로 수신하는 수신 버퍼(BF) 및 이를 위한 구성이 도시되어 있다.
도 15를 참조하면, 수신 인터페이스 회로(52)는 입출력 패드쌍(PD1, PD2)에 연결된 터미네이션 회로쌍(ODT1, ODT2), 선택부(MUX), 수신 버퍼(BF) 및 인터페이스 컨트롤러(ICTRL)(82)를 포함한다.
수신 인터페이스 회로(52)는 입출력 패드쌍(PD1, PD2)을 통하여 제1 입력 신호(SIP) 및 제2 입력 신호(SIN)를 수신한다. 통신 규격에 따라서 송신 장치는 차동 신호를 전송할 수 있다. 이 경우, 제2 입력 신호(SIN)는 제1 입력 신호(SIP)의 반전 신호일 수 있고, 수신 인터페이스 회로(52)는 입출력 패드쌍(PD1, PD2)을 통하여 차동 입력 신호(SIP, SIN)를 수신할 수 있다.
터미네이션 회로쌍(ODT1, ODT2)은 터미네이션 제어 신호쌍(TCON1, TCON2)에 응답하여 터미네이션 모드를 변경한다. 인터페이스 컨트롤러(82)는 터미네이션 제어 신호쌍(TCON1, TCON2)을 통하여 터미네이션 모드를 변경할 수 있다. 터미네이션 모드의 변경을 위한 터미네이션 회로쌍(ODT1, ODT2)의 구성 및 동작은 도 3 및 4를 참조하여 설명한 바와 같다.
선택부(MUX)는 선택 신호(SEL)에 응답하여 제2 입력 신호(SIN) 및 기준 전압(VREF) 중 하나를 선택하여 출력한다. 선택 신호(SEL)는 전술한 버퍼 제어 신호(BCON)에 포함될 수 있다. 수신 버퍼(BF)는 일 단자로 제1 입력 신호(SIP)를 수신하고 타 단자로 선택부(MUX)의 출력을 수신하여 싱글-엔디드 신호인 버퍼 신호(SB)를 출력할 수 있다.
선택부(MUX)가 기준 전압(VREF)을 선택하여 출력하는 경우에는, 수신 버퍼(BF)는 도 16a에 도시된 바와 같이 제1 입력 신호(SIP) 및 기준 전압(VREF)을 비교하여 버퍼 신호(SB)를 출력한다. 결과적으로 수신 버퍼(BF)는 싱글-엔디드 입력 신호(SIP)를 수신하고 싱글-엔디드 시그널링에 상응하는 수신 동작을 수행할 수 있다.
선택부(MUX)가 제2 입력 신호(SIN)를 선택하여 출력하는 경우에는, 수신 버퍼(SB)는 도 16b에 도시된 바와 같이 제1 입력 신호(SIP) 및 제2 입력 신호(SIN)를 비교하여 버퍼 신호(SB)를 출력한다. 결과적으로 수신 버퍼(SB)는 차동 입력 신호(SIP, SIN)를 수신하고 풀리-디퍼렌셜 시그널링에 상응하는 수신 동작을 수행할 수 있다.
이와 같이, 인터페이스 컨트롤러(82)는 선택 신호(SEL)의 제어를 통하여 수신 버퍼(BF)의 시그널링 방식을 풀리-디퍼렌셜 시그널링 및 슈도-디퍼렌셜 시그널링(즉, 싱글-엔디드 시그널링) 사이에서 변경할 수 있다.
도 17은 본 발명의 일 실시예에 따른 인터페이스 회로를 나타내는 도면이다.
도 17을 참조하면, 인터페이스 회로(53)는 버퍼 블록(BFBK), 송신 드라이버(DR) 및 인터페이스 컨트롤러(ICTRL)(83)를 포함할 수 있다.
버퍼 블록(BFBK)은 입출력 패드(PAD)를 통하여 수신되는 입력 신호(SI)를 버퍼링하여 버퍼 신호(SB)를 내부 회로에 전달할 수 있다. 송신 드라이버(DR)는 상기 내부 회로로부터 제공되는 송신 신호(ST)에 기초하여 출력 신호(SO)를 입출력 패드(PAD)로 출력할 수 있다. 도 18 및 19를 참조하여 후술하는 바와 같이, 터미네이션 회로(ODT)는 입출력 노드(NIO), 즉 입출력 패드(PAD)를 구동하는 송신 드라이버(DR)에 포함될 수 있다.
터미네이션 회로(ODT)는 터미네이션 제어 신호(TCON)에 응답하여 터미네이션 모드를 변경한다. 버퍼 블록(BFBK)은 버퍼 제어 신호(BCON)에 응답하여 자신의 수신 특성을 변경한다. 인터페이스 컨트롤러(83)는 상기 터미네이션 모드의 변경에 연동하여 버퍼 블록(BFBK)의 상기 수신 특성이 변경되도록 터미네이션 제어 신호(TCON) 및 버퍼 제어 신호(BCON)를 발생한다.
도 18은 도 17의 인터페이스에 회로에 포함되는 송신 드라이버의 일 실시예를 나타내는 도면이고, 도 19는 도 18의 송신 드라이버의 동작의 일 실시예를 설명하기 위한 도면이다.
도 18을 참조하면, 송신 드라이버(90)는 프리드라이버(PRDR)(91) 및 구동부(92)를 포함할 수 있다. 프리드라이버(91)는 송신 신호(ST), 제1 터미네이션 인에이블 신호(TPEN) 및 제2 터미네이션 인에이블 신호(TNEN)에 기초하여 제1 구동 신호(GP) 및 제2 구동 신호(GN)를 발생할 수 있다. 구동부(92)는 제1 구동 신호(GP) 및 제2 구동 신호(GN)에 기초하여 입출력 노드(NIO)를 구동할 수 있다.
일 실시예에서, 구동부(92)는 입출력 노드(NIO) 및 제1 전원 전압(VDDQ) 사이에 연결된 풀업부와 입출력 노드(NIO) 및 제2 전원 전압(VSSQ) 사이에 연결된 풀다운부를 포함할 수 있다. 상기 풀업부는 제1 구동 신호(GP)에 응답하여 스위칭되는 피모스 트랜지스터(TP) 및 저항(RP)을 포함할 수 있다. 상기 풀다운부는 제2 구동 신호(GN)에 응답하여 스위칭되는 엔모스 트랜지스터(TN) 및 저항(RN)을 포함할 수 있다. 저항들(RP, RN)은 생략될 수도 있으며 이때 저항들(RP, RN)은 (TP, TN)의 각각이 턴온되는 경우의 전압 노드 및 입출력 노드(NIO) 사이의 저항을 나타낼 수 있다.
도 19를 참조하면, 제1 터미네이션 인에이블 신호(TPEN) 및 제2 터미네이션 인에이블 신호(TNEN)는 송신 동작시에는 모두 논리 로우 레벨(L)로 비활성화될 수 있다. 이 경우, 프리드라이버(91)는 송신 신호(ST)에 따라서 제1 구동 신호(GP) 및 제2 구동 신호(GN)의 논리 레벨을 결정하고, 결과적으로 구동부(92)는 송신 신호(ST)에 기초하여 출력 신호(SO)를 입출력 노드(NIO)로 출력하는 송신 동작을 수행할 수 있다.
입출력 노드(NIO)를 통하여 입력 신호(SI)를 수신하는 수신 동작시에는 제1 터미네이션 인에이블 신호(TPEN) 및 제2 터미네이션 인에이블 신호(TNEN) 중 적어도 하나가 논리 하이 레벨(H)로 활성화될 수 있다. 이 경우, 프리드라이버(91)는 송신 신호(ST)에 관계없이 제1 터미네이션 인에이블 신호(TPEN) 및 제2 터미네이션 인에이블 신호(TNEN)에 기초하여 제1 구동 신호(GP) 및 제2 구동 신호(GN)의 논리 레벨을 결정한다.
제1 터미네이션 인에이블 신호(TPEN) 및 제2 터미네이션 인에이블 신호(TNEN)가 모두 논리 하이 레벨(H)인 경우, 프리드라이버(91)는 제1 구동 신호(GP)를 논리 로우 레벨(L)로 출력하고 제2 구동 신호(GN)를 논리 하이 레벨(H)로 출력할 수 있다. 이 경우 피모스 트랜지스터(TP) 및 엔모스 트랜지스터(TN)가 모두 턴온되어, 결과적으로 구동부(92)에 의해 전술한 센터-탭 터미네이션(CTT)이 구현될 수 있다.
제1 터미네이션 인에이블 신호(TPEN)가 논리 로우 레벨(L)이고 제2 터미네이션 인에이블 신호(TNEN)가 논리 하이 레벨(H)인 경우, 프리드라이버(91)는 제1 구동 신호(GP) 및 제2 구동 신호(GN)를 모두 논리 하이 레벨(H)로 출력할 수 있다. 이 경우 피모스 트랜지스터(TP)는 턴오프되고 엔모스 트랜지스터(TN)만이 턴온되어, 결과적으로 구동부(92)에 의해 전술한 제1 슈도-오픈 드레인 터미네이션(POD_N)이 구현될 수 있다.
제1 터미네이션 인에이블 신호(TPEN)가 논리 하이 레벨(H)이고 제2 터미네이션 인에이블 신호(TNEN)가 논리 로우 레벨(L)인 경우, 프리드라이버(91)는 제1 구동 신호(GP) 및 제2 구동 신호(GN)를 모두 논리 로우 레벨(L)로 출력할 수 있다. 이 경우 엔모스 트랜지스터(TN)는 턴오프되고 피모스 트랜지스터(TP)만이 턴온되어, 결과적으로 구동부(92)에 의해 전술한 제2 슈도-오픈 드레인 터미네이션(POD_P)이 구현될 수 있다.
이와 같이, 인터페이스 컨트롤러(83)는 터미네이션 제어 신호(TCON)에 포함되는 제1 터미네이션 인에이블 신호(TPEN) 및 제2 터미네이션 인에이블 신호(TNEN)를 제어함으로써 구동부(92)를 이용한 터미네이션 모드를 구현할 수 있다.
도 20은 터미네이션 회로의 일 예를 나타내는 도면이다.
터미네이션 회로(65)는 터미네이션 제어 신호(TCON)에 응답하여 터미네이션 모드를 변경한다. 터미네이션 제어 신호(TCON)는 제1 내지 제k 업 스위치 제어 신호들(GP1~GPk) 및 제1 내지 제k 다운 스위치 제어 신호들(GN1~GNk)을 포함할 수 있다. 터미네이션 회로(65)는 제1 서브 터미네이션 회로(65a) 및 제2 서브 터미네이션 회로(65b)를 포함할 수 있다. 제1 터미네이션 회로(65a)는 제1 내지 제k 업 스위치 제어 신호들(GP1~GPk)에 응답하여 입출력 노드(NIO) 및 제1 전원 전압(VDDQ) 사이의 전기적 연결을 제어할 수 있다. 제2 터미네이션 회로(65b)는 제1 내지 제k 다운 스위치 제어 신호들(GN1~GNk)에 응답하여 입출력 노드(NIO) 및 제1 전원 전압(VDDQ)보다 낮은 제2 전원 전압(VSSQ) 사이의 전기적 연결을 제어할 수 있다.
제1 서브 터미네이션 회로(65a)는 제1 내지 제k 업 스위치들 및 종단 저항들(RP1~RPk)을 포함할 수 있다. 상기 제1 내지 제k 업 스위치들은 로우 전압에 의해 턴온되는 피모스 트랜지스터들(TP1~TPk)일 수 있다. 제2 서브 터미네이션 회로(65b)는 제1 내지 제k 다운 스위치들 및 종단 저항들(RN1~RNk)을 포함할 수 있다. 상기 제1 내지 제k 다운 스위치들은 하이 전압에 의해 턴온되는 엔모스 트랜지스터들(TN1~TNk)일 수 있다. 종단 저항들(RP1~RPk, RN1~RPk)은 생략될 수도 있으며 이때 종단 저항들(RP1~RPk, RN1~RPk)은 트랜지스터들(TP1~TPk, TN1~TNk)의 각각이 턴온되는 경우의 전압 노드 및 입출력 노드(NIO) 사이의 저항을 나타낼 수 있다.
업 스위치 제어 신호들(GP1~GPk)이 모두 논리 로우 레벨이고 다운 스위치 제어 신호들(GN1~GNk)이 모두 논리 하이 레벨인 경우 터미네이션 회로(65)의 피모스 트랜지스터들(TP1~TPk) 및 엔모스 트랜지스터들(TN1~TNk)이 모두 턴온되고, 터미네이션 모드(TMD)는 센터-탭 터미네이션(CTT)으로 결정될 수 있다.
업 스위치 제어 신호들(GP1~GPk)이 모두 논리 하이 레벨이고 다운 스위치 제어 신호들(GN1~GNk)이 논리 로우 레벨인 경우 터미네이션 회로(65)의 피모스 트랜지스터들(TP1~TPk) 및 엔모스 트랜지스터들(TN1~TNk)이 모두 턴오프되고, 터미네이션 모드(TMD)는 언터미네이션(UNT)으로 결정될 수 있다.
업 스위치 제어 신호들(GP1~GPk)이 모두 논리 하이 레벨이고 다운 스위치 제어 신호들(GN1~GNk)이 논리 하이 레벨인 경우 터미네이션 회로(65)의 피모스 트랜지스터들(TP1~TPk)이 모두 턴오프되고 엔모스 트랜지스터들(TN1~TNk)이 모두 턴온되고, 터미네이션 모드(TMD)는 제1 슈도-오픈 드레인 (POD_N)으로 결정될 수 있다.
업 스위치 제어 신호들(GP1~GPk)이 모두 논리 로우 레벨이고 다운 스위치 제어 신호들(GN1~GNk)이 논리 로우 레벨인 경우 터미네이션 회로(65)의 피모스 트랜지스터들(TP1~TPk)이 모두 턴온되고 엔모스 트랜지스터들(TN1~TNk)이 모두 턴오프되고, 터미네이션 모드(TMD)는 제2 슈도-오픈 드레인 터미네이션(POD_P)으로 결정될 수 있다.
이와 같이, 업 스위치 제어 신호들(GP1~GPk) 및 다운 스위치 제어 신호들(GN1~GNk)을 이용하여 터미네이션 모드를 결정할 수 있다. 나아가 활성화되는 업 스위치 제어 신호들(GP1~GPk)의 개수 및/또는 활성화되는 다운 스위치 제어 신호들(GN1~GNk)의 개수를 조절함으로써 터미네이션 회로(65)의 종단 저항들의 합성 저항 값을 제어할 수 있다.
도 21은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이고, 도 22a, 도 22b 및 22c는 도 21의 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 도면들이다. 도 21, 도 22a, 도 22b 및 도 22c에는 설명의 편의를 위하여 비휘발성 메모리 장치의 일 예로서 플래시 메모리 장치가 도시되어 있다.
도 21을 참조하면, 플래시 메모리 장치(100)는 1-비트 데이터 정보 또는 N-비트 데이터 정보(N은 1 보다 큰 정수)를 각각 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(110), 기입 독출 회로(120), 행 선택회로(140) 및 제어 회로(150)를 포함할 수 있다.
셀 당 1-비트 데이터 정보를 저장하는 메모리 셀을 싱글 레벨 셀(single-level cell; SLC)이라 하고 셀 당 N-비트 데이터 정보를 저장하는 메모리 셀을 멀티 레벨 셀(multi-level cell; MLC)이라 한다. 메모리 셀 어레이(110)는 일반 데이터를 저장하기 위한 메인 영역과, 메인 영역 및 일반 데이터와 관련된 부가 정보(예를 들면, 플래그 정보, 에러 정정 코드, 디바이스 코드, 메이커 코드, 페이지 정보 등)를 저장하기 위한 스페어 영역으로 구분될 수 있다. 메인 영역에는 N-비트 데이터가 저장될 수 있고, 스페어 영역에는 1-비트 데이터 또는 N-비트 데이터가 저장될 수 있다.
셀 어레이(110)는 복수의 행들(또는 워드라인들)과 복수의 열들(또는 비트 라인들)의 교차점들에 배열된 메모리 셀들을 포함할 수 있다. 셀 어레이(110)에 포함된 복수의 메모리 셀들은 복수의 메모리 블록들(Memory Blocks)을 구성할 수 있다.
제어 회로(150)는 플래시 메모리 장치(100)의 기입, 소거, 및 독출 동작과 관련된 제반 동작을 제어할 수 있다. 프로그램될 데이터는 제어 회로(150)의 제어에 따라 버퍼를 통해 기입 독출 회로(120)로 로딩될 수 있다. 프로그램이 실행되는 구간 동안 제어 회로(150)는 행 선택회로(140), 기입 독출 회로(120)를 제어하여, 선택된 워드라인으로 프로그램 전압이, 비선택된 워드라인들로 패스 전압이, 그리고 메모리 셀들이 형성된 벌크에 벌크 전압(예를 들어, 0V)이 인가되도록 할 수 있다.
프로그램 전압(Vpgm)은 증가형 스텝 펄스 프로그래밍(incremental step pulse programming: ISPP) 방식에 따라 발생될 수 있다. 프로그램 전압의 레벨은 프로그램 루프들이 반복됨에 따라 소정의 전압 증가분만큼 단계적으로 증가 또는 감소할 수 있다. 각각의 프로그램 루프에서 사용되는 프로그램 전압들의 인가 횟수, 전압 레벨, 그리고 전압 인가 시간 등은 외부(예를 들면, 메모리 컨트롤러) 또는 내부(예를 들면, 제어회로(150))의 제어에 따라 다양한 형태로 결정될 수 있다.
도 21에서, 제어 회로(150)는 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(프로그램 전압, 패스 전압, 검증 전압, 독출 전압)과, 메모리 셀들이 형성된 벌크로 공급될 벌크 전압을 발생할 수 있다. 행 선택회로(140)는 제어 회로(150)의 제어에 응답해서 메모리 셀 어레이(110)의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있다. 행 선택회로(140)는 제어 회로(150)의 제어에 응답해서 상응하는 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
기입 독출 회로(120)는 제어 회로(150)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증 독출 동작 및 정상 독출 동작의 경우 기입 독출 회로(120)는 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 감지 증폭기로서 동작할 수 있다. 정상 독출 동작시 기입 독출 회로(120)로부터 읽혀진 데이터는 버퍼를 통해 외부(예를 들면, 메모리 컨트롤러 또는 호스트)로 출력되는 반면, 검증 독출 동작시 읽혀진 데이터는 패스/패일 검증 회로로 제공될 수 있다.
기입 동작의 경우, 기입 독출 회로(120)는 메모리 셀 어레이(110)에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작할 수 있다. 기입 독출 회로(120)는 기입 동작시 메모리 셀 어레이(110)에 쓰일 데이터를 버퍼로부터 입력받고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해 기입 독출 회로(120)는 열들(또는 비트 라인들) 또는 열 쌍들(또는 비트 라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들로 구성될 수 있다.
선택된 워드라인에 접속된 메모리 셀들을 프로그램할 때, 선택된 워드라인으로는 프로그램 전압과 검증 전압이 교대로 제공될 수 있다. 검증 동작시 선택된 메모리 셀들 각각에 접속된 비트 라인들이 프리차지될 수 있다. 그리고 프리차지된 비트 라인의 전압 변화가 대응되는 페이지 버퍼를 통해 감지될 수 있다. 검증 독출 동작시 감지된 데이터는 패스/패일 검증 회로로 제공되어, 메모리 셀들의 프로그램 성공 여부가 판단될 수 있다.
도 22a, 도 22b 및 도 22c는 도 21의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 도면들이다.
도 22a는 NOR형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이고, 도 22b는 NAND형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이며, 도 22c는 수직형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 22a를 참조하면, 메모리 셀 어레이(100a)는 복수의 메모리 셀(MC1)들을 포함할 수 있다. 동일한 열에 배열된 메모리 셀(MC1)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 병렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC1)들은 워드 라인들(WL(1), WL(2), ..., WL(n)) 중 하나에 공통으로 연결될 수 있다. 예를 들어, 제1열에 배열된 메모리 셀들은 제1 비트 라인(WL(1))과 공통 소스 라인(CSL) 사이에 병렬로 배치될 수 있다. 제1행에 배열된 메모리 셀들의 게이트 전극들은 제1 워드 라인(WL(1))에 공통으로 연결될 수 있다. 메모리 셀(MC1)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
NOR형 플래시 메모리 장치는 바이트(byte) 단위 또는 워드(word) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(block, 120a) 단위로 소거 동작을 수행한다. 기입 동작이 수행되는 경우에, 상기 NOR형 플래시 메모리 장치의 벌크 기판에는 약 -0.1V 내지 약 -0.7V의 벌크 전압이 인가될 수 있다.
도 22b를 참조하면, 메모리 셀 어레이(100b)는 스트링 선택 트랜지스터(SST)들, 접지 선택 트랜지스터(GST)들 및 메모리 셀(MC2)들을 포함할 수 있다. 스트링 선택 트랜지스터(SST)들은 비트 라인들(BL(1), ..., BL(m))에 연결되고, 접지 선택 트랜지스터(GST)들은 공통 소스 라인(CSL)에 연결될 수 있다. 동일한 열에 배열된 메모리 셀(MC2)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 직렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC2)들은 워드 라인들(WL(1), WL(2), WL(3), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 즉, 스트링 선택 트랜지스터(SST)들과 접지 선택 트랜지스터(GST)들 사이에 메모리 셀(MC2)들이 직렬로 연결될 수 있으며, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 16개, 32개 또는 64개의 복수의 워드 라인들이 배열될 수 있다.
스트링 선택 트랜지스터(SST)들은 스트링 선택 라인(SSL)에 연결되어, 스트링 선택 라인(SSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있고, 접지 선택 트랜지스터(GST)들은 접지 선택 라인(GSL)에 연결되어, 접지 선택 라인(GSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀(MC2)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
NAND형 플래시 메모리 장치는 페이지(page, 110b) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(120b) 단위로 소거 동작을 수행한다. 기입 동작이 수행되는 경우에, 상기 NAND형 플래시 메모리 장치의 벌크 기판에는 약 0V의 벌크 전압이 인가될 수 있다. 한편, 실시예에 따라서, 페이지 버퍼 회로들은 각각 짝수 비트 라인과 홀수 비트 라인이 하나씩 연결될 수 있다. 이 경우, 짝수 비트 라인들은 짝수 페이지를 형성하고, 홀수 비트 라인들은 홀수 페이지를 형성하며, 메모리 셀(MC2)들에 대한 기입 동작은 짝수 페이지와 홀수 페이지가 번갈아가며 순차적으로 수행될 수 있다.
도 22c를 참조하면, 메모리 셀 어레이(100c)는 수직 구조를 가지는 복수의 스트링(130c)들을 포함할 수 있다. 스트링(130c)은 제2 방향(D2)을 따라 복수 개로 형성되어 스트링 열을 형성할 수 있으며, 상기 스트링 열은 제3 방향(D3)을 따라 복수 개로 형성되어 스트링 어레이를 형성할 수 있다. 복수의 스트링(130c)들은 비트 라인들(BL(1), ..., BL(m))과 공통 소스 라인(CSL) 사이에 제1 방향(D1)을 따라 직렬로 배치되는 접지 선택 트랜지스터(GSTV)들, 메모리 셀(MC3)들 및 스트링 선택 트랜지스터(SSTV)들을 각각 포함할 수 있다.
접지 선택 트랜지스터(GSTV)들은 접지 선택 라인들(GSL11, GSL12, ..., GSLi1, GSLi2)에 각각 연결되고, 스트링 선택 트랜지스터(SSTV)들은 스트링 선택 라인들(SSL11, SSL12, ..., SSLi1, SSLi2)에 각각 연결될 수 있다. 동일한 층에 배열되는 메모리 셀(MC3)들은 워드 라인들(WL(1), WL(2), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 접지 선택 라인들(GSL11, ..., GSLi2) 및 스트링 선택 라인들(SSL11, ..., SSLi2)은 상기 제2 방향(D2)으로 연장되며 상기 제3 방향(D3)을 따라 복수 개로 형성될 수 있다. 워드 라인들(WL(1), ..., WL(n))은 상기 제2 방향(D2)으로 연장되며 상기 제1 방향(D1) 및 상기 제3 방향(D3)을 따라 복수 개로 형성될 수 있다. 비트 라인들(BL(1), ..., BL(m))은 상기 제3 방향으로 연장되며 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 메모리 셀(MC3)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
도 22c의 메모리 셀 어레이(100c)를 포함하는 수직형 플래시 메모리 장치는 NAND 플래시 메모리 셀들을 포함하므로, NAND형 플래시 메모리 장치와 마찬가지로 페이지 단위로 기입 동작 및 독출 동작을 수행하며, 블록 단위로 소거 동작을 수행한다.
실시예에 따라서, 하나의 스트링(130c)에 포함되는 두 개의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 연결되고 하나의 스트링에 포함되는 두 개의 접지 선택 트랜지스터들은 하나의 접지 선택 라인에 연결되도록 구현될 수도 있다. 또한, 실시예에 따라서, 하나의 스트링은 하나의 스트링 선택 트랜지스터 및 하나의 접지 선택 트랜지스터를 포함하여 구현될 수도 있다.
도 23은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 23을 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100)은 전술한 바와 같이 본 발명의 실시예들에 따른 수신 인터페이스 회로를 구비하고 상기 수신 인터페이스 회로는 터미네이션 모드에 연동하여 수신 특성을 변경함으로써 다양한 통신 규격들을 지원할 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 쓰기 요청시 파인 프로그램 동작에 이용될 데이터를 버퍼링해 놓을 수 있다. 도 23에서 버퍼 메모리(1220)는 SSD 제어기(1200) 내부에 존재하지만, 반드시 여기에 제한되지 않을 것이다. 버퍼 메모리는 SSD 제어기(1200)의 외부에 별도로 존재할 수도 있다.
에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
도 24는 본 발명의 실시예들에 따른 임베디드 멀티미디어 카드(eMMC: embedded multimedia card)를 나타내는 블록도이다.
도 24를 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 전술한 바와 같이 본 발명의 실시예들에 따른 수신 인터페이스 회로(RIC)(2150)를 구비하고 수신 인터페이스 회로(2150)는 터미네이션 모드에 연동하여 수신 특성을 변경함으로써 다양한 통신 규격들을 지원할 수 있다.
메모리 제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결된다. 메모리 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다.
일 실시예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2260)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(2200)에 제공된다. 실시예에 있어서, eMMC(2000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
도 25는 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 25를 참조하면, 모바일 시스템(3000)은 어플리케이션 프로세서(3100), 통신(Connectivity)부(3200), 메모리 장치(3300), 비휘발성 메모리 장치(3400), 사용자 인터페이스(3500) 및 파워 서플라이(3600)를 포함한다. 실시예에 따라, 모바일 시스템(3000)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(3100)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(3100)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(3100)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(3100)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(3200)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(3200)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(3200)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
메모리 장치(3300)는 어플리케이션 프로세서(3100)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치(3300)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 메모리 장치(3300)는 전술한 바와 같이 본 발명의 실시예들에 따른 수신 인터페이스 회로(RIC)(3350)를 구비하고 수신 인터페이스 회로(3350)는 터미네이션 모드에 연동하여 수신 특성을 변경함으로써 다양한 통신 규격들을 지원할 수 있다.
비휘발성 메모리 장치(3400)는 모바일 시스템(3000)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(3400)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다. 비휘발성 메모리 장치(3400)는 전술한 바와 같이 본 발명의 실시예들에 따른 수신 인터페이스 회로(RIC)(3450)를 구비하고 수신 인터페이스 회로(3450)는 터미네이션 모드에 연동하여 수신 특성을 변경함으로써 다양한 통신 규격들을 지원할 수 있다.
사용자 인터페이스(3500)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(3600)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(3000)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(3000) 또는 모바일 시스템(3000)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 26은 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 26을 참조하면, 컴퓨팅 시스템(4000)은 프로세서(4100), 입출력 허브(4200), 입출력 컨트롤러 허브(4300), 적어도 하나의 메모리 모듈(4400) 및 그래픽 카드(4500)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(4000)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(4100)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(4100)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(4100)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(4100)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 26에는 하나의 프로세서(4100)를 포함하는 컴퓨팅 시스템(4000)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(4000)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(4100)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(4100)는 메모리 모듈(1340)의 동작을 제어하는 메모리 컨트롤러(4110)를 포함할 수 있다. 프로세서(4100)에 포함된 메모리 컨트롤러(4110)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(4110)와 메모리 모듈(4400) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(4400)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(4110)는 입출력 허브(4200) 내에 위치할 수 있다. 메모리 컨트롤러(4110)를 포함하는 입출력 허브(4200)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(4400)은 메모리 컨트롤러(4110)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들을 포함한다. 메모리 장치들은 전술한 바와 같이 본 발명의 실시예들에 따른 수신 인터페이스 회로(RIC)(4450)를 구비하고 수신 인터페이스 회로(4450)는 터미네이션 모드에 연동하여 수신 특성을 변경함으로써 다양한 통신 규격들을 지원할 수 있다.
입출력 허브(4200)는 그래픽 카드(4500)와 같은 장치들과 프로세서(4100) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(4200)는 다양한 방식의 인터페이스를 통하여 프로세서(4100)에 연결될 수 있다. 예를 들어, 입출력 허브(4200)와 프로세서(4100)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 26에는 하나의 입출력 허브(4200)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(4000)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(4200)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(4200)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(4500)는 AGP 또는 PCIe를 통하여 입출력 허브(4200)와 연결될 수 있다. 그래픽 카드(4500)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(4500)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(4200)는, 입출력 허브(4200)의 외부에 위치한 그래픽 카드(4500)와 함께, 또는 그래픽 카드(4500) 대신에 입출력 허브(4200)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(4200)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(4200)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(4300)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(4300)는 내부 버스를 통하여 입출력 허브(4200)와 연결될 수 있다. 예를 들어, 입출력 허브(4200)와 입출력 컨트롤러 허브(4300)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(4300)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(4300)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(4100), 입출력 허브(4200) 및 입출력 컨트롤러 허브(4300)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(4100), 입출력 허브(4200) 또는 입출력 컨트롤러 허브(4300) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 수신 인터페이스 회로는 터미네이션 모드에 연동하여 수신 특성을 변경함으로써 다양한 통신 규격들을 지원할 수 있다. 이러한 수신 인터페이스 회로를 이용하여 메모리 시스템과 같은 송수신 시스템의 통신 효율을 증가시키고 송신 장치와 수신 장치 사이의 호환성을 향상시킬 수 있다.
본 발명의 실시예들은 고속으로 데이터를 수신하는 장치 및 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 터미네이션 제어 신호에 응답하여 터미네이션 모드를 변경하는 터미네이션 회로;
    버퍼 제어 신호에 응답하여 수신 특성을 변경하는 버퍼 블록; 및
    상기 터미네이션 모드의 변경에 연동하여 상기 버퍼 블록의 상기 수신 특성이 변경되도록 상기 터미네이션 제어 신호 및 상기 버퍼 제어 신호를 발생하는 인터페이스 컨트롤러를 포함하고,
    상기 터미네이션 회로는,
    제1 스위치 제어 신호에 응답하여 입출력 노드 및 제1 전원 전압 사이의 전기적 연결을 제어하는 제1 서브 터미네이션 회로; 및
    제2 스위치 제어 신호에 응답하여 상기 입출력 노드 및 상기 제1 전원 전압보다 낮은 제2 전원 전압 사이의 전기적 연결을 제어하는 제2 서브 터미네이션 회로를 포함하고,
    상기 버퍼 블록은,
    엔모스 트랜지스터들로 이루어진 엔-타입 차동 입력쌍 및 피모스 트랜지스터들로 이루어진 피-타입 차동 입력쌍을 모두 포함하는 제1 수신 버퍼;
    상기 피-타입 차동 입력쌍만을 포함하는 제2 수신 버퍼; 및
    상기 엔-타입 차동 입력쌍만을 포함하는 제3 수신 버퍼를 포함하는 수신 인터페이스 회로.
  2. 제1 항에 있어서,
    상기 버퍼 블록은 서로 다른 수신 특성을 갖는 복수의 수신 버퍼들을 포함하고,
    상기 인터페이스 컨트롤러는 상기 터미네이션 모드의 변경에 따라서 상기 수신 버퍼들 중 하나의 수신 버퍼만이 인에이블되도록 상기 버퍼 블록을 제어하는 것을 특징으로 하는 수신 인터페이스 회로.
  3. 제2 항에 있어서,
    상기 인터페이스 컨트롤러는 상기 인에이블되는 수신 버퍼의 동작 전류가 동작 속도에 따라서 변경되도록 상기 버퍼 블록을 제어하는 것을 특징으로 하는 수신 인터페이스 회로.
  4. 삭제
  5. 제1 항에 있어서, 상기 버퍼 블록은,
    상기 제1 서브 터미네이션 회로 및 상기 제2 서브 터미네이션 회로의 선택적인 인에이블에 연동하여 선택적으로 인에이블되는 복수의 수신 버퍼들을 포함하는 것을 특징으로 하는 수신 인터페이스 회로.
  6. 삭제
  7. 터미네이션 제어 신호에 응답하여 터미네이션 모드를 변경하는 터미네이션 회로;
    버퍼 제어 신호에 응답하여 수신 특성을 변경하는 버퍼 블록; 및
    상기 터미네이션 모드의 변경에 연동하여 상기 버퍼 블록의 상기 수신 특성이 변경되도록 상기 터미네이션 제어 신호 및 상기 버퍼 제어 신호를 발생하는 인터페이스 컨트롤러를 포함하고,
    상기 버퍼 블록은,
    입력 신호쌍을 증폭하여 출력 신호쌍을 출력하는 이퀄라이저 및 상기 출력 신호쌍을 증폭하여 싱글 엔디드 신호를 출력하는 제1 차동 증폭기를 포함하는 제1 수신 버퍼; 및
    상기 입력 신호쌍을 증폭하여 상기 싱글-엔디드 신호를 출력하는 제2 차동 증폭기를 포함하는 제2 수신 버퍼를 포함하고,
    상기 인터페이스 컨트롤러는, 동작 속도가 증가하는 경우 상기 제1 수신 버퍼를 인에이블하고, 상기 동작 속도가 감소하는 경우 상기 제2 수신 버퍼를 인에이블하는 것을 특징으로 하는 수신 인터페이스 회로.
  8. 제1 항에 있어서, 상기 버퍼 블록은,
    차동 입력 신호 또는 싱글-엔디드 입력 신호를 선택적으로 수신하는 수신 버퍼를 포함하는 것을 특징으로 하는 수신 인터페이스 회로.
  9. 제1 항에 있어서,
    상기 터미네이션 회로는 입출력 노드를 구동하는 송신 드라이버에 포함되는 것을 특징으로 하는 수신 인터페이스 회로.
  10. 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 장치는,
    터미네이션 제어 신호에 응답하여 터미네이션 모드를 변경하는 터미네이션 회로;
    버퍼 제어 신호에 응답하여 수신 특성을 변경하는 버퍼 블록; 및
    상기 터미네이션 모드의 변경에 연동하여 상기 버퍼 블록의 상기 수신 특성이 변경되도록 상기 터미네이션 제어 신호 및 상기 버퍼 제어 신호를 발생하는 인터페이스 컨트롤러를 포함하고,
    상기 터미네이션 회로는,
    제1 스위치 제어 신호에 응답하여 입출력 노드 및 제1 전원 전압 사이의 전기적 연결을 제어하는 제1 서브 터미네이션 회로; 및
    제2 스위치 제어 신호에 응답하여 상기 입출력 노드 및 상기 제1 전원 전압보다 낮은 제2 전원 전압 사이의 전기적 연결을 제어하는 제2 서브 터미네이션 회로를 포함하고,
    상기 버퍼 블록은,
    엔모스 트랜지스터들로 이루어진 엔-타입 차동 입력쌍 및 피모스 트랜지스터들로 이루어진 피-타입 차동 입력쌍을 모두 포함하는 제1 수신 버퍼;
    상기 피-타입 차동 입력쌍만을 포함하는 제2 수신 버퍼; 및
    상기 엔-타입 차동 입력쌍만을 포함하는 제3 수신 버퍼를 포함하는 메모리 시스템.
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