KR102037586B1 - 메모리에 대한 비대칭 입/출력 인터페이스를 위한 장치 및 방법 - Google Patents

메모리에 대한 비대칭 입/출력 인터페이스를 위한 장치 및 방법 Download PDF

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Abstract

메모리에 대한 비대칭 입/출력 인터페이스에 대한 장치 및 방법이 개시된다. 예시적인 장치는 수신기와 송신기를 포함한다. 수신기는 제1 전압 스윙과 제1 슬류 레이트를 가진 제1 데이터 신호를 수신하도록 구성될 수 있다. 송신기는 제2 전압 스윙과 제2 슬류 레이트를 가진 제2 데이터 신호를 제공하도록 구성될 수 있으며, 제1 전압 스윙과 제2 전압 스윙은 상이하고, 제1 슬류 레이트와 제2 슬류 레이트는 상이하다.

Description

메모리에 대한 비대칭 입/출력 인터페이스를 위한 장치 및 방법
대부분의 전자 시스템은, 디바이스들이 장착되거나, 하나의 다이 상의 집적 회로의 서로 다른 영역을 연결하는 전도성 트레이스가 있는 인쇄 회로 기판상의 전도성 트레이스와 같은 연결부를 통해 서로 통신하는 복수의 디바이스를 포함한다. 전자 시스템에 포함된 다양한 디바이스들이 상이한 속도로 내부적으로 작동할 수 있는 반면, 디바이스들 간에 발생하는 통신은 시스템 클록에 기초하여 작동될 수 있다. 이러한 시스템 클록은 호스트 시스템의 입/출력(I/O) 속도를 결정할 수 있고, 시스템 내의 가장 느린 디바이스에 의해 제한될 수도 있다. 일부 디바이스, 가령 로직 디바이스에 있어서, 빠른 시스템 클록은 문제를 제기하지 않을 수 있는데, 왜냐하면, 디바이스의 내부 부품, 가령, 트랜지스터는 시스템 클록보다 더 높은 클록 레이트에 기초하여 작동할 수 있기 때문이다. 그러나, 다른 디바이스들에 있어서, 그 디바이스들의 최대 내부 작동 속도에 도달하기 시작한 시스템 클록은 I/O 작동에 대해 문제를 제기하기 시작한다.
다양한 디바이스들의 내부 작동 속도 간의 차이는 이들 각각의 제작 공정에 의해 영향을 받을 수 있다. 예를 들어, 로직 디바이스(가령, 시스템 온 칩, 프로세서, 컨트롤러 등)를 제작하는데 사용되는 로직 제작 공정은 작동 속도에 대해 최적화될 수 있다. 그러므로, 작동 속도에 최적화된 로직 제작 공정은 높은 클록 레이트에서 수행할 수 있는 트랜지스터와 회로를 생산할 수 있다. 그러므로, 제작 공정은 빠른 스위칭 시간과 급격한 슬류 레이트를 나타내는 빠른 트랜지스터를 제공한다. 또한, 트랜지스터는 입력 전압 변화에 더 민감할 수 있다. 이에 따라, 로직 제작 공정상에 구축된 디바이스들은 작은 전압 스윙의 특징을 가진 입력 신호를 검출할 수 있는 민감한 입력 회로를 가질 수 있다. 또한, 이들 디바이스들의 출력 회로는 빠른 슬류 레이트에서 큰 전압 스윙의 신호를 구동할 수 있다.
다른 한 편으로, 다른 디바이스들은 비교적 더 느린 트랜지스터를 가질 수 있는데, 이는 비교적 더 느린 내부 작동 레이트 및 I/O 레이트를 초래할 수 있다. 가령, 메모리는, 트랜지스터 속도가 아닌, 데이터 보유에 최적화된 메모리 제작 공정을 사용하여 제작될 수 있다. 결과적으로, 메모리 제작 공정에 구축된 트랜지스터는 트랜지스터를 인에이블/디스에이블하기 위해 더 큰 전압을 요할 수 있고, 가령, 비교적 더 느린 슬류 레이트에서 신호를 구동할 수 있다. 따라서, 입력 회로는 로직 디바이스에 비해 더 큰 전압 스윙의 입력 신호를 요구할 수 있어서, 입력이 신뢰성 있게 검출된다. 또한, 출력 회로는 비교적 느린 슬류 레이트에서 큰 전압 스윙 신호를 구동할 수 있다. 입력 및 출력 회로가 유사하게 프로세스되기 때문에, 이들은 관례적으로, 유사한 전압 스윙의 신호를 검출하고 전송하도록 설계될 수 있다. 결과적으로, 출력 회로가 도달할 수 있는 최대 I/O 레이트는 슬류 레이트 때문에 제한될 수 있다.
하나의 양태에서, 본 발명은, 제1 전압 스윙과 제1 슬류 레이트를 가진 제1 데이터 신호를 수신하도록 구성된 수신기; 및 제2 전압 스윙과 제2 슬류 레이트를 가진 제2 데이터 신호를 제공하도록 구성된 송신기를 포함하되, 제1 전압 스윙과 제2 전압 스윙은 상이하고, 제1 슬류 레이트와 제2 슬류 레이트는 상이한 장치이다.
또 다른 양태에서, 본 발명은, 제2 디바이스에서, 제1 디바이스로부터 제1 데이터를 수신하는 단계 - 제1 데이터는 제1 전압 스윙을 가짐 - 와, 및 제2 디바이스에서 제1 디바이스로 제2 데이터를 제공하는 단계 - 제2 데이터는 제2 전압 스윙을 가지고, 제1 전압 스윙과 제2 전압 스윙은 상이함 - 를 포함하는 방법이다.
아직 또 다른 양태에서, 본 발명은, 제2 디바이스에서, 제1 디바이스로부터 제1 슬류 레이트를 가진 제1 데이터를 수신하는 단계와, 및 제2 디바이스에서 제1 디바이스로 제2 슬류 레이트를 가진 제2 데이터를 제공하는 단계 - 제1 슬류 레이트와 제2 슬류 레이트는 상이함 - 를 포함하는 방법이다.
여전히 또 다른 양태에서, 본 발명은, 제1 전압 스윙을 가진 제1 데이터 신호를 수신하도록 구성되고, 제2 전압 스윙을 가진 제2 데이터 신호를 제공하도록 구성된 비대칭 트랜시버를 포함하되, 제1 전압 스윙과 제2 전압 스윙은 상이한 장치이다.
이하의 상세한 설명과 첨부 도면으로부터 본 발명의 다른 양태, 특징, 목적 및 이점은 기술 분야의 당업자에게 명백해질 것이다. 그러나, 상세한 설명과 구체적인 예시는 설명을 위해 주어진 것이고 제한적이지 않다는 것을 이해해야 한다. 많은 변경예와 수정예가 본 발명의 사상에서 벗어남 없이 본 발명의 범위 내에서 이루어질 수 있고, 본 발명은 이러한 모든 수정예를 포함한다.
도 1은 본 개시물에 따른 시스템이다.
도 2는 본 개시물에 따른 장치의 블록도이다.
도 3은 본 개시물에 따른 트랜시버의 개략도이다.
도 4는 본 개시물에 따른 메모리이다.
메모리에 대한 비대칭 입/출력 인터페이스를 위한 장치 및 방법이 본 명세서에 개시된다. 본 개시물의 실시예의 충분한 이해를 제공하기 위해 특정한 세부사항이 아래에 제시된다. 그러나, 본 개시물의 실시예가 이들 특정한 세부사항 없이 실시될 수 있다는 것은 기술 분야의 당업자에게 명확할 것이다. 게다가, 본 명세서에 기술된 본 개시물의 특정한 실시예는 예로써 제공되고, 이들 특정한 실시예로 본 개시물의 범위를 제한하는데 사용되어서는 아니된다. 다른 예시에서, 잘-알려진 회로, 컨트롤 신호, 타이밍 프로토콜 및 소프트웨어 작업은 본 개시물을 불필요하게 불명해지도록 하는 것을 피하기 위해 세부사항에 나타내지 않는다.
상기에서 논의된 바와 같이, 전자 시스템의 다양한 디바이스들(가령, 로직 디바이스, 메모리 컨트롤러, 시스템 온 칩, 프로세서 및 메모리와 같은 집적 회로)은 내부 작동 레이트 및 I/O 레이트(디바이스가 외부적으로 데이터를 수신 및/또는 제공할 수 있는 레이트)와 같이 가변 레이트에서 수행할 수 있는데, 이들은 상이할 수 있다. 본 명세서에서 사용된 바와 같이, 레이트(rate)는, I/O 전송 레이트와 같이, 또는 내부적으로, 디바이스가 작동할 수 있는 클록 레이트를 말할 수 있다. 일부 실시예에서, 내부 레이트와 I/O 전송 레이트는 동일할 수 있다. 이들 다양한 작동 레이트는 전자 시스템이 작동할 수 있는 가장 높은 작동 레이트를 제한할 수 있다. 가장 느린 디바이스가 작동할 수 있는 내부 작동 레이트는, 데이터가 그 디바이스에 의해 전송(가령, 송신, 제공, 이송)될 수 있는 레이트에 영향을 줄 수도 있다. 가령, 작동 레이트에서의 변동은 관련 제작 공정의 부작용일 수 있다. 가령, 메모리 컨트롤러나 시스템 온 칩은 로직 제작 공정으로 제작될 수 있는 반면, 메모리는 메모리 제작 공정상에서 제작될 수 있다.
메모리와 가령, 프로세서와 같은, 전자 시스템의 다른 디바이스 간의 인터페이스일 수 있는 가령, 메모리 컨트롤러는 로직 제작 공정을 사용하여 제작될 수 있다. 빠른 작동 레이트에 최적화될 수 있는 로직 제작 공정은 빠른 것이 특징일 수 있는 트랜지스터들을 생산할 수 있어서, 이들은 더 높은 작동 레이트에서 작동할 수 있다. 또한, 트랜지스터는 좀 더 민감할 수 있다. 이러한 관점에서 볼 때, 메모리 컨트롤러의 송신기(가령, 출력 드라이버)는, 빠른 클록 레이트에서 조차도, 빠른 슬류 레이트를 가지고 큰 전압 스윙을 가진 데이터 신호를 구동할 수 있다. 또한, 메모리 컨트롤러의 수신기는 더 낮은 전압 스윙을 가진 신호를 수신하고 신뢰성 있게 검출할 수 있다.
이와 반대로, 휘발성이거나 비휘발성인 메모리는 데이터 유지에 최적화된 제작 공정을 사용하여 제작될 수 있는데, 이는 로직 제작 공정에 의해 제작된 트랜지스터와 같이 빠르거나 민감한 트랜지스터를 생산할 수 없다. 따라서, 메모리의 I/O 회로, 가령, 송신기나 수신기는 낮은 전압 스윙을 가진 입력을 신뢰성 있게 검출할 수 없고, 이들이 높은(빠른) 클록 레이트에서 큰 전압 스윙을 가진 신호를 제공할 수도 없을 수 있다. 이러한 후자의 문제는 메모리 제작-기반의 송신기가 획득할 수 있는 제한된 슬류 레이트 때문일 수 있다. 일부 설계적 고려사항은 비교적 더 빠른 슬류 레이트를 제공하는 드라이버를 생성할 수 있는 반면, 메모리-초점을 맞춘 제작 공정은 송신기가 제공할 수 있는 슬류 레이트를 제한할 수 있다. 제한된 슬류 레이트는 가령, 2.0 GHz와 같이 낮은 클록 레이트에서 허용가능할 수 있지만, 가령, 3.0GHz 이상의 더 높은 클록 레이트에서는 문제를 야기할 수 있다. 큰 전압 스윙을 제공하는 것과 함께 느린 슬류 레이트는 높은 클록 레이트에서 문제일 수 있는데, 왜냐하면, 출력 신호가 클록 사이클 내에서 완전한 전압 스윙(가령, 0 볼트에서 1 볼트, 또는 그 반대)을 만들 수 없어서, 수신 디바이스(가령, 메모리 컨트롤러)에 의해 해독할 수 없는 불완전 파형을 야기하기 때문이다.
예시로써, 메모리는 가령, 1 볼트 이상의 전압 스윙을 가진 데이터가 제공될 수 있는데, 전압 스윙은 음전압에서 양전압까지, 또는 그 반대로, 신호의 최대 전압 변화로 정의될 수 있다. 큰 전압 스윙은 메모리가 신호 변화, 그리고 따라서 데이터를 적절하게 검출하기 위해 필수적일 수 있다. 메모리 컨트롤러의 트랜지스터가 빠른 슬류 레이트를 구동할 수 있고, 슬류 레이트는 시간당 전압으로 측정된 신호의 변화의 레이트이기 때문에, 메모리 컨트롤러는 높은 클록 레이트, 가령 5 GHz 이상에서 큰 전압 스윙을 제공할 수 있다. 다른 한 편으로, 메모리는, 메모리 제작 공정의 한계 때문에, 높은 클록 레이트 조건하에서 이러한 슬류 레이트를 가진 신호를 유사하게 구동할 수 없을 수 있다. 그러나, 메모리는 비교적 더 느린 슬류 레이트를 가짐에도, 높은 클록 레이트 조건하에서 더 작은 전압 스윙을 가진 데이터 신호를 제공할 수 있다. 추가적으로, 메모리 컨트롤러가 더 낮은 전압 스윙의 신호를 검출할 수 있기 때문에, 데이터는 호스트 시스템의 신뢰성에 영향을 주지 않으면서, 더 높은 클록 레이트에서 컨트롤러로 송신될 수 있다. 그러므로, 메모리에 의해 획득될 수 있는 최대 슬류 레이트에서, 전압 스윙이 선택되어서, 데이터 신호가 클록 사이클 내에서 완전한 전압 스윙으로 구동되어서, 식별가능한 데이터 신호가 메모리 컨트롤러로 제공될 수 있다.
도 1은 본 개시물의 실시예에 따른, 장치(100)(가령, 전자 디바이스, 스마트폰, 컴퓨팅 디바이스, 웨어러블 전자 디바이스 등)의 블록도이다. 장치(100)는 컨트롤러(102)(가령, 메모리 컨트롤러나 시스템 온 칩)와 메모리(104)를 포함할 수 있다. 컨트롤러(102)와 메모리(104)는 커맨드 및 어드레스 버스(106)와 데이터 버스(108)에 의해 서로 연결될 수 있고, 이는 양-방향일 수 있다. 일부 예시에서, 메모리(104)는 동기식 더블 데이터 레이트 랜덤 액세스 메모리(SDDRAM), 동기식 DRAM, DDRAM 등과 같은 휘발성 메모리일 수 있고, 다른 예시에서, 메모리(104)는 NAND 플래시, NOR 플래시, 상변화 메모리등과 같은 비휘발성 메모리일 수 있다. 메모리(104)는 정보를 저장하고, 프롬프트될 때, 라이트나 리드와 같은 메모리 커맨드를 수행하도록 구성될 수 있다. 라이트 커맨드에 있어서, 메모리(104)는 큰 전압 스윙(가령, 1.0 볼트의 피크-투-피크 전압 스윙)을 가지고, 빠른 슬류 레이트(가령, 나노초당 10 볼트)를 가진 데이터를 컨트롤러(102)로부터 수신하도록 구성될 수 있다. 역으로, 리드 커맨드에 응답하여, 메모리(104)는 비교적 더 낮은 전압 스윙(가령, 0.4 볼트의 피크-투-피크 전압 스윙)을 가지고, 비교적 더 느린 슬류 레이트(가령, 나노초당 4 볼트)를 가진 데이터를 컨트롤러(102)로 제공하도록 구성될 수 있다.
상기에서 언급된 전압 스윙과 슬류 레이트는 서로에 대해 비교되면서 논의되고, 여러 전압 스윙과 슬류 레이트가 비제한적인 예로써 주어진다. 상이하고 여러 값의 슬류 레이트와 전압 스윙이 고려되고, 본 개시물에 의해 다루어진다. 또한, 메모리(100)에 의해 수신된, 빠른 슬류 레이트와 큰 전압 스윙을 가진 신호는, 더 느린 슬류 레이트 및 메모리(100)에 의해 제공되는 신호보다 더 낮은 전압 스윙을 가진 신호보다 더 클(더 빠르고 더 큰) 수 있다.
데이터 버스(108)는, 컨트롤러(102)와 메모리(104) 사이에서 전송될(가령, 제공될, 구동될, 송신될 등) 데이터를 위한 복수의 전도성 경로 또는 채널을 제공할 수 있다. 복수의 채널들의 각각은 하나의 예시에서, D0 내지 Dn과 같은 데이터의 단일 비트를 제공하는데 사용될 수 있다. 컨트롤러(102)와 메모리(104) 모두가 데이터를 송신 및 수신할 수 있기 때문에, 각각의 채널은 송신기와 수신기 모두를 포함할 수 있어서, 채널은 컨트롤러(102)와 메모리(104)에 포함된 대응 송신기와 수신기(또는 트랜시버)를 포함할 수 있다. 각각의 송신기와 수신기는, 클록(110)에 의해 제공되는 것과 같은 클록 신호에 따라 작동할 수 있다. 또 다른 예시에서, 데이터 버스(108)의 복수의 전도성 채널은 쌍으로 연결될 수 있어서, 데이터가 차동적 스킴(differential scheme)으로 전송될 수 있어서, 각각의 데이터 비트에 대해 진실(true) 값과 상보(complementary) 값이 디바이스들 간에 전송된다. 비차동적 스킴을 사용하여, n 비트의 데이터는 동시에 송신될 수 있는 반면, 차동적 스킴으로, n/2 비트가 n 채널에 대해 동시에 송신될 수 있다. 제3의 예시는 데이터 버스(108)를 통해 직렬적으로 데이터를 송신하는 것을 포함할 수 있는데, 이는 채널의 수를 감소시킬 수 있으나, 두 디바이스들은 이러한 예시에 대해 직렬변환기(serializer)와 직병렬변환기(deserializer)를 요구할 수 있다.
대안적으로, 데이터 버스(108)의 복수의 채널의 각각은, 가령, 각각의 레인에 3개의 컨덕터를 포함하는 복수의 레인을 포함할 수 있다. 이러한 컨피규레이션에서, 3-컨덕터 레인은 3-상 부호(symbol)의 전송에 사용될 수 있는데, 각각의 부호는 복수의 데이터 비트를 인코딩함에 의해 생성된다. 둘 이상의 비트는 가령, 각각의 부호를 생성하기 위해 인코딩될 수 있다. 클록 신호는 각각의 부호로 더욱 인코딩되어서, 컨트롤러(102)와 메모리(104) 사이의 별도의 클록 신호 경로가 시스템(100) 내에 포함되지 않을 수 있다. 이러한 컨피규레이션은 양-방향 데이터 버스를 가진 연결부에서 사용될 수도 있고, 차동적 송신기와 수신기를 더 사용한다. 복수의 비트를 하나의 부호로 인코딩함에 의해, 컨트롤러(102)와 메모리(104) 사이의 데이터 전송 레이트는 컨트롤러(102)가 작동할 수 있는 더 높은 클록 레이트에 도달할 수 있다.
컨트롤러(102)는 커맨드 및 어드레스(C/A) 버스(106)를 통해 메모리 커맨드 및 대응 어드레스를 제공할 수 있다. C/A 버스(106)는 공통 버스이거나, 두 개의 별도의 버스, 가령, 커맨드 버스와 어드레스 버스일 수 있다. 커맨드와 어드레스는 컨트롤러(102)에 의해 동기식이나 비동기식으로 제공될 수 있다. 데이터는 데이터 버스(108)를 통해 메모리 컨트롤러(102)에 의해 메모리(104)로 제공될 수 있는데, 데이터도 동기식이나 비동기식으로 제공된다. 메모리 컨트롤러(102)는, 점선(110)에 의해 표시된 바와 같이, 데이터와 커맨드/어드레스로부터 별도로 메모리(104)로 클록 신호를 제공할 수도 있다. 대안적으로, 메모리 컨트롤러(102)는 별도로 메모리(104)로 클록 신호를 제공할 수 있으나, 대신에, 데이터 신호 내에 클록 신호를 내장시킬 수 있다. 예를 들어, 일부 실시예에서, 클록 신호는, 클록 데이터 복구 기술을 통해 데이터 버스(108)상에 제공된 데이터 신호로부터 메모리(104)에 의해 전달될 수 있다. 클록 신호는 메모리(104)에 의해 수행된 커맨드의 타이밍을 결정하는데 사용될 수 있다. 가령, 컨트롤러(102)는 메모리(104)로 리드 커맨드를 송신할 수 있고, 나중에 데이터가 특정한 수의 클록 사이클에서 데이터 버스(108)에 존재할 것을 예상할 수 있다. 그리고 나서, 클록 신호는, 메모리에 의해, 예상된 바와 같이, 데이터 버스(108) 상의 데이터를 언제 제공할 지를 결정하는데 사용될 수 있다.
동작시, 컨트롤러(102)는, C/A 버스(106) 상에 라이트 커맨드 및 메모리 어드레스와 함께, 데이터 버스(108) 상에 제공될 그 메모리 어드레스에 저장될 데이터를 제공할 수 있다. 컨트롤러(102)에 의해 제공되는 데이터는 메모리(104)에 의해 적어도 검출 가능한 전압 스윙, 가령, 높은 신호 레벨과 낮은 신호 레벨 간의 전압 차이를 가지도록 제공될 수 있다. 컨트롤러(102)에 의해 제공되는 전압 스윙은 메모리(104)의 입력 회로, 가령, 수신기 회로에 의해 결정될 수 있다. 가령, 컨트롤러(102)는, 메모리(102)에 의해 검출 가능할 수 있는 1 볼트 전압 스윙을 가진 데이터 신호를 구동할 수 있다. 차동 송신에 있어서, 진실 데이터 비트와 상보 데이터 비트 간의 데이터 버스(108) 상의 전압 차이는 그러므로, 컨트롤러(102)에 의해 1 볼트 전압 차이로 구동될 수 있다. 컨트롤러(102)에 의해 제공되는 리드 커맨드는 메모리 어드레스가 수반될 수 있다. 리드 커맨드에 응답하여, 컨트롤러(102)는 데이터 버스(108)를 통해 메모리(102)로부터 요청된 데이터를 수신할 수 있다. 메모리(104)로부터 수신된 데이터는 메모리(104)로 제공되는 데이터와 비교하여 더 작은 전압 스윙을 가지도록 제공될 수 있다. 메모리 컨트롤러의 제작 공정 때문에, 메모리 컨트롤러(102)는, 메모리(104)가 검출할 수 있는 것보다 더 낮은 전압 스윙을 가진 입력 신호를 검출할 수 있다.
메모리(104)는 메모리 컨트롤러로부터 커맨드, 어드레스 및 데이터를 수신하고, 이에 응답하여 이들 커맨드를 수행할 수 있다. 예를 들어, 라이트 커맨드가 수신될 때, 수신된 메모리 어레이 어드레스에서, 메모리(104)는 데이터 버스(108)를 통해 수신된 데이터를 저장할 수 있다. 주목된 바와 같이, 데이터는, 메모리(104)에 의해 검출 가능할 수 있는 가령, 1 볼트의 전압 스윙을 가지고 수신될 수 있다. 리드 커맨드에 응답하여, 메모리(104)는 데이터 버스(108)를 통해 메모리 컨트롤러(102)로 데이터를 제공할 수 있다. 상기와 마찬가지로, 메모리(104)는 수신된 데이터보다 더 작은 전압 스윙을 가진 데이터를 메모리 컨트롤러(102)로 제공할 수 있다. 더 낮은 전압 스윙은 그 입력 회로의 성능 때문에, 메모리 컨트롤러(102)에 의해 검출 가능할 수 있다. 가령, 메모리 컨트롤러는 0.4 볼트의 전압 스윙을 가진 데이터 신호를 수신할 수 있다.
메모리(104)에 의해 제공되는 전압 스윙은, 메모리가 구동할 수 있는 슬류 레이트, I/O 레이트와 컨트롤러(104)에 의해 검출 가능한 최소 신호에 의해 결정될 수 있다. 메모리(104)에 의해 제공되는 데이터 신호는, 컨트롤러가 신뢰성 있게 신호를 검출하는, 클록 사이클 이내의 최소 양의 시간에 대해 최대 전압 스윙에 도달하는 것이 바람직할 수 있다. 슬류 레이트가 시간 주기당 전압 변화의 레이트를 나타내기 때문에, 느린 슬류 레이트는 원하는 전압 스윙에 도달하기에 더 많은 시간을 요할 수 있다. 빠른 I/O 조건하에서, 느린 슬류 레이트로 구동되는 신호는 클록 사이클 동안에 최대 전압 스윙에 도달할 수 없고, 이는 컨트롤러(102)에 대해 검출 불가능한 신호를 야기할 수 있다. 검출 불가능한 신호의 기회를 줄이기 위해, 메모리(104)에 의해 구동되는 최대 전압 스윙이 감소되어서, 검출 가능한 신호가 주어진 I/O 레이트에서 획득 가능한 슬류 레이트로 제공된다.
메모리(104)에 의해 구동되는 데이터의 타겟 전압 스윙은, 메모리(104)가 구동할 수 있는 제한된 슬류 레이트 때문에, 수신된 데이터의 전압 스윙보다 더 작을 수 있다. 상기 주목된 바와 같이, 송신기와 같은 메모리(104)의 출력 회로는 메모리(104)의 제작 공정에 의해 제한될 수 있다. 더 느린 슬류 레이트는 높은 I/O 레이트에서 큰 전압 스윙을 제공할 수 없을 수 있다. 그러나, 전압 스윙이 출력 회로에 대해 감소된다면, 더 높은 I/O 레이트는 메모리(104)에 대해 가능하다. 그러므로, 메모리(104)에 의해 비대칭 I/O 스킴을 제공함에 의해, I/O 레이트에 대한 한계를 피할 수 있다.
도 2는 본 개시물의 실시예에 따른 장치(200)의 블록도이다. 장치(200)는 도 1의 메모리(104)와 같은 메모리 디바이스일 수 있다. 장치(200)는 복수의 수신기(202A-N), 복수의 송신기(204A-N) 및 I/O 컨트롤(208)을 포함할 수 있다. 장치(200)는 가령, CMD/ADDR(C/A) 버스(210)를 통해, 메모리 컨트롤러나 가령 다른 로직 디바이스(미도시)로부터 커맨드 및 어드레스를 수신할 수 있다. 장치(200)에 의해 수신되거나 제공되는 데이터는 데이터 버스(206)를 통해 전송될 수 있다. 데이터 버스(206)는 복수의 채널(206A-N)을 포함할 수 있는데, 이는 대응되는 수의 쌍의 수신기(202A-N)와 송신기(204A-N)에 연결될 수 있다. 대안적으로, 수신기와 송신기 쌍은 본 명세서에서 트랜시버(212)로 언급될 수 있다. I/O 컨트롤(208)은, 라이트 및 리드 커맨드에 응답하여, 수신기(202A-N) 및/또는 송신기(202A-N)로 컨트롤 신호를 제공하여서, 데이터가 각각 수신되거나 송신될 수 있다.
데이터 버스(206)는 양-방향일 수 있고, 버스의 채널당 단일 비트와 같은 종래의 데이터 전송 또는 진실 및 상보 데이터 비트에 대한 채널의 쌍과 같은 차동적 데이터 전송에 사용될 수 있다. 종래의 데이터 전송에 있어서, 채널(206A)과 같은 데이터 버스(206)의 채널은, 집합적으로 트랜시버(210)라고 불릴 수 있는 수신기(202A)와 송신기(204A)와 같은 수신기(202) 및 송신기(204) 쌍에 연결될 수 있다. 버스(206)의 N 채널은 N 데이터 비트를 운반할 수 있다. 대안적으로, 데이터 버스(206)는 복수의-상 부호의 전송을 위해 채널당 복수의 컨덕터를 사용할 수 있다.
차동적 데이터 전송에 있어서, 데이터 버스(206)는 진실 비트 값 및 상보 비트 값을 운반하도록 구성된 복수의 쌍의 채널을 포함하는 것을 특징으로 할 수 있다. 각 쌍의 채널에 있어서, 한 쌍의 트랜시버는 비트 및 상보 비트를 수신 및 송신하기 위해 연결될 수 있다. 가령, 채널(206A)은 비트 값을 운반할 수 있는 반면, 채널(206B)(미도시)은 상보 비트 값을 운반할 수 있다. 비트 값의 수신 및 송신에 있어서, 채널(206A 및 206B)은 수신기(202A)/송신기(204A) 및 수신기(202B)(미도시) 및 송신기(204B)(미도시)에 연결될 수 있다. 이러한 예시적인 컨피규레이션에서, 수신기(202A)는 진실 비트 값을 수신할 수 있는 반면, 수신기(202B)는 상보 값을 수신할 수 있다. 연장선 상에서, 송신기(204A)는 진실 비트 값을 송신할 수 있는 반면, 송신기(204B)는 상보 값을 송신할 수 있다. 차동적 데이터 전송 스킴에서, 데이터 버스(206)의 N 채널은 N/2 데이터 비트를 송신할 수 있다. 종래 방법과 동일한 사이클당 데이터의 양을 전송하기 위해, 전송 스킴은 두 배의 클록 레이트에서 송신할 수 있다. 따라서, 송신기(204A-N)는 더 높은 클록 레이트를 수용하기 때문에, 더 낮은 전압 스윙에서 데이터를 송신할 수 있다.
복수의-상 부호 전송에 있어서, 데이터 버스(206)의 각각의 채널은 복수의 레인을 포함할 수 있는데, 각각의 레인은 복수의 컨덕터를 포함한다. 가령, 각각의 레인은 3개의 컨덕터를 포함할 수 있다. 이러한 컨피규레이션에서, 3-컨덕터 레인은 가령, 부호당 두 개의 비트와 같이, 복수의 비트로 인코딩되었던 삼-상 부호의 전송에 사용될 수 있다. 또한, 클록 신호는 각각의 부호로 인코딩될 수 있다. 또한, 이러한 컨피규레이션은 양-방향 데이터 버스 및 차동적 트랜시버를 사용하여 실행될 수 있다. 상기에서 주목한 바와 같이, 복수의 비트를 단일 부호로 인코딩하는 것은 더 높은 클록 레이트를 허여할 수 있다.
I/O 컨트롤(208)은 I/O 작동 동안에, 수신기(202A-N) 및 송신기(204A-N)를 제어할 수 있다. 가령, I/O 컨트롤(208)은 라이트 동작 동안에, 하나 이상의 수신기(202A-N)를 인에이블 하여서, 데이터 버스(206)를 통해, 가령, 메모리 컨트롤러에 의해 제공되는 데이터가 메모리에 의해 수신될 수 있도록 할 수 있다. 역으로, I/O 컨트롤(208)은 리드 동작 동안에, 하나 이상의 송신기(204A-N)를 인에이블하여서, 데이터가 데이터 버스(206)를 통해 송신될 수 있도록 할 수 있다. I/O 컨트롤(208)은 C/A 버스(210)를 통해 수신된 커맨드 및 클록 신호(미도시)에 기초하여, 인에이블된 컨트롤 신호를 수신기와 송신기로 제공할 수 있다.
수신기(202A-N)는 데이터 버스(206)로부터 데이터를 수신할 수 있는데, 이는 메모리 컨트롤러에 의해 제공될 수 있다. 각각의 채널(206A-N) 상의 데이터는 큰 전압 스윙을 가지고 제공될 수 있어서, 데이터는 수신기에 의해 검출 가능할 수 있다. 각각의 수신기(202A-N)가 데이터 신호를 신뢰성 있게 검출할 수 있는 가령, 1 볼트와 같은 최소 전압 스윙이 있을 수 있다. 로직 디바이스에 비해 높을 수 있는 최소 전압 스윙은 장치(200)의 프로세싱에 기초할 수 있다. VCC와 같은 장치(200)의 기준 공급부는 각각의 수신기(202A-N)로 전력을 제공할 수 있다. 수신기(202A-N)는 인커밍 데이터를 수신하기 위한 센스 증폭기 및 래치를 포함할 수 있으나, 기술 분야의 당업자가 알고 있는 다른 수신기도 본 개시물의 범위하에 있다.
송신기(204A-N)는 가령, 장치(200)에서 메모리 컨트롤러로 데이터를 송신(가령, 제공, 구동, 전송)할 수 있다. 송신기는 I/O 컨트롤(208)에 의해 인에이블되어서, 데이터 버스(206) 상으로 데이터를 구동시킬 수 있다. 데이터는, 데이터가 수신기(202A-N)에 의해 수신되는 전압 스윙과 상이한 전압 스윙을 가지고 구동될 수 있다. 송신기(204A-N)가 획득할 수 있는 슬류 레이트는 수신된 데이터가 제공되는 슬류 레이트보다 작을 수 있다. 주목한 바와 같이, 더 낮은 슬류 레이트는, 송신기가 높은 클록 레이트, 가령, 3.0 GHz 이상에서 구동할 수 있는 전압 스윙을 제한할 수 있다. 가령, 송신기가 수신된 데이터의 전압 스윙과 필적하는 전압 스윙에서 데이터를 제공하도록 구성된다면, 송신기는 높은 클록 레이트에서 완전한 스윙을 만들 수 없다. 그러나, 장치(200)로부터 데이터를 수신하는 디바이스는 비교적 더 작은, 가령, 0.4 볼트의 전압 스윙을 검출할 수 있다. 그러므로, 송신기(204A-N)는 기준 전압(VA)에 기초하여 데이터를 제공할 수 있고, 이는 기준 전압(VCC) 보다 더 낮을 수 있다.
동작시, 장치(200)는 메모리 컨트롤러와 같은 디바이스로부터, 장치(200)가 검출하기에 충분히 큰 전압 스윙을 가진 데이터를 수신할 수 있고, 이는 수신기의 특징에 기초할 수 있다. 큰 전압 스윙은, 메모리 컨트롤러가 포함하는 더 빠르고, 더 강력한 송신기 때문에, 메모리 컨트롤러가 제공하기에 용이할 수 있다. 그러나, 메모리 컨트롤러가 더 낮은 전압 스윙을 검출할 수 있기 때문에, 장치(200)는 더 낮은 전압 스윙을 가진 데이터를 메모리 컨트롤러로 제공할 수 있다. 장치(200)의 송신기가 획득할 수 있고, 또한 I/O 레이트를 제한할 수도 있는 슬류 레이트의 한계 때문에, 더 낮은 전압 스윙이 제공될 수 있다. 그러므로, 슬류 레이트를 조절하지 않으면서, 높은 I/O 레이트에서 데이터를 송신하기 위해, 송신기(204A-N)는 더 낮은 전압 스윙을 가진 데이터를 제공할 수 있다. 더 낮은 전압 스윙은 제공된 데이터를 클록 사이클 내에서 완전한 전압 스윙을 만들 수 있도록 할 수 있다.
도 3은 본 개시물에 따른 트랜시버(300)의 예시적인 개략도이다. 트랜시버(300)는 도 2의 예시적인 트랜시버(212)일 수 있다. 수신기(302)와 송신기(304)를 포함할 수 있는 트랜시버(300)는 가령, 도 2의 수신기/송신기 쌍(202, 204)을 나타낼 수 있다. 트랜시버(300)는 데이터 버스(미도시)를 통해 데이터를 수신할 수 있고, 동일한 데이터 버스를 통해 데이터를 제공할 수 있다. 데이터는, 가령, 메모리 컨트롤러나 시스템 온 칩에 의해 제공될 수 있다. 데이터는, 빠른 I/O 레이트에서 빠른 슬류 레이트로 구동된 큰 전압 스윙으로 제공될 수 있다. 가령, 3.2 GHz의 I/O 레이트에서, 트랜시버(300)는 1 볼트 전압 스윙을 가지고, 10 V/ns의 슬류 레이트를 가진 데이터를 수신할 수 있다. 역으로, 트랜시버(300)는 메모리 컨트롤러로 비교적 낮은 전압 스윙을 가지고, 더 낮은 슬류 레이트를 가지나 동일한 I/O 레이트로 데이터를 제공할 수 있다. 가령, 3.2 GHz의 I/O 레이트에서, 트랜시버(300)는 0.4 볼트의 전압 스윙을 가지고, 4 V/ns의 슬류 레이트를 가진 데이터를 제공할 수 있다. 그러므로, 트랜시버(300)는 비대칭 I/O로 구성된다.
수신기(302)는 래치(306)에 연결된 센스 증폭기(308)을 포함할 수 있다. 센스 증폭기(308)는 도 3에 도시된 바와 같이, 실질적으로 구성된 트랜지스터(310-318)를 포함할 수 있다. 트랜지스터(310 및 316)는 전압 공급부(VCC)와 트랜지스터(318) 사이에 각각 직렬로 연결될 수 있다. 마찬가지로, 트랜지스터(312 및 314)는 전압 공급부(VCC)와 트랜지스터(318) 사이에 각각 직렬로 연결될 수 있다. 트랜지스터(310)의 게이트는 트랜지스터(312 및 314)를 연결하는 노드에 연결될 수 있다. 유사하게, 트랜지스터(312)의 게이트는 트랜지스터(310 및 316)를 연결하는 노드에 연결될 수 있다. 트랜지스터(318)는 가령, 클록 신호에 연결된 각각의 게이트에 기초하여 센스 증폭기(308)를 인에이블시킬 수 있다. 기술 분야의 당업자는, 본 개시물의 범위에 있는 모든 센스 증폭기와 센스 증폭기 변형예의 동작을 이해할 것이다.
동작시, 트랜지스터(318)는 센스 증폭기(308)를 인에이블 시키기 위해 컨트롤 신호를 수신할 수 있다. CLK 신호는 컨트롤 싱글로 도 3에 도시되나, CLK 신호에 의존하지 않는 인에이블 신호가 사용될 수도 있다. I/O 컨트롤은 도 2의 I/O 컨트롤(208)과 같은 인에이블 신호를 제공할 수 있다. 센스 증폭기는 데이터 버스(미도시)로부터 데이터를 수신하고, 데이터를 래치(306)로 제공하여서, 결국 컨트롤 신호에 기초하여 데이터를 래치할 수 있다. 센스 증폭기(308)는 차동적 데이터 신호들(Din 및 Din＼)를 수신하는 것으로 도시된다. 차동적 데이터 신호(Din 및 Din＼)는 각각 트랜지스터(316 및 310)의 게이트로 제공된다. 이에 응답하여, 센스 증폭기(308)는 출력 신호(Dout)를 제공한다. Dout 신호는 래치(306)의 입력부에 연결될 수 있고, 이는, 도 3에 도시된 바와 같이, 컨트롤 신호(CLK＼)에 기초하여 Dout 신호를 래치하고, DINT 신호를 제공할 수 있다.
송신기(304)는 직렬 연결된 트랜지스터(320-324)를 포함하고, 도 3에 도시된 바와 같이 실질적으로 구성될 수 있다. 트랜지스터(320)는 전압 기준(VA) 및 트랜지스터(322) 사이에 연결될 수 있다. 트랜지스터(324)는 접지 기준과 트랜지스터(322)의 다른 측 사이에 연결될 수 있다. 전압 기준(VA)은 전압 기준(VCC) 보다 작을 수 있다. 가령, VA는 0.4 볼트 일 수 있다. 송신기(304)의 출력은 트랜지스터들(322 및 324)을 연결하는 노드로부터 취할 수 있다. 기술 분야의 당업자는, 본 개시물의 범위에 있는 모든 송신기(304)와 송신기 변형예의 동작을 이해할 것이다.
송신기(304)는 가령, 풀 다운 신호(PD), 풀 업 신호(PU) 또는 PD와 PU 신호의 시퀀스를 수신함에 기초하여 데이터 신호를 제공할 수 있다. PU 및 PD 신호는 Dout 노드를 기준 전압(VA)이나 접지 전압에 각각 연결하여서, Dout 노드를 로우 또는 하이 전압으로 구동하거나 하나의 레벨에서 다른 레벨로 스윙한다. 하나의 레벨에서 다른 레벨로의 변화의 레이트는 트랜지스터(322 및 324)에 의해 획득될 수 있는 슬류 레이트에 의해 결정될 수 있다. 최대 슬류 레이트는 송신기(304)의 최대 작동 속력에 영향을 줄 수 있다.
동작시, 송신기(304)는 인에이블 신호를 수신함에 기초하여, 트랜지스터(320)를 턴온함에 의해 인에이블될 수 있다. 인에이블 신호는 도 2의 I/O 컨트롤(208)과 같은 I/O 컨트롤에 의해 제공될 수 있다. 출력 데이터는, 두 개의 트랜지스터(322 및 324)가 인에이블되어 결정되는, 하이 또는 로우 전압으로 제공될 수 있거나, 하이에서 로우 전압으로, 또는 그 역으로 구동될 수 있다. 가령, 데이터가 로우에서 하이 전압으로 스윙함에 의해 존재한다면, 풀 다운 트랜지스터(324)는 우선 PD 신호로 인에이블될 수 있고, 그리고 나서, 풀 다운 트랜지스터(324)를 디스에이블하고, 풀 업 트랜지스터(322)를 인에이블함에 의해, 출력 데이터가 하이 전압으로 스위칭될 수 있다. 이러한 천이는 가령, 0 볼트에서 전압(VA)으로 가는 데이터 신호를 제공할 수 있다. 이러한 변화의 레이트는, 트랜지스터(322 및 324)가 획득할 수 있는 슬류 레이트에 의해 결정될 수 있고, 이는 트랜지스터의 구동력의 함수일 수 있다. 구동력은 가령, 트랜지스터의 크기와 도핑 프로필의 곱일 수 있고, 이는 트랜지스터를 제작하는데 사용되는 공정에 의해 결정될 수 있다.
트랜시버(300)는, 빠른 슬류 레이트를 가지고 제공될 수 있는 제1 전압 스윙 레벨에 기초하는 데이터를 수신하고, 비교적 느린 슬류 레이트를 가지고 제공될 수 있는 제2 전압 스윙 레벨을 가진 데이터를 제공하도록 구성될 수 있다. 제1 및 제2 전압 스윙은 수신 디바이스의 능력, 가령, 입력을 센싱하기 위해 최소 검출 가능한 전압 스윙에 기초할 수 있다. 그러나, 슬류 레이트는 송신기에 의해 결정될 수 있다. 따라서, 높은 클록 레이트에서, 비교적 느린 슬류 레이트를 특징으로 하는 송신기는 큰 전압 스윙을 가진 데이터를 제공할 수 없다. 그러나, 데이터가 수신 디바이스에 의해 검출 가능한 더 낮은 전압 스윙을 가지고 제공되면, 더 느린 슬류 레이트는 I/O 레이트에 대한 한계 요소가 되지 않을 수 있다.
도 4는 본 명세서에서 논의된 바와 같은 실시예에 따른 메모리(400)를 나타낸다. 메모리(400)는 메모리 셀의 어레이(402)를 포함하는데, 이는 가령, 휘발성 메모리 셀(가령, DRAM 메모리 셀, SRAM 메모리 셀), 비휘발성 메모리 셀(가령, 플래시 메모리 셀), 또는 일부 다른 타입의 메모리 셀일 수 있다. 메모리 시스템(400)은 커맨드 버스(408)를 통해 메모리 커맨드를 수신하고, 다양한 메모리 작업을 수행하기 위해 메모리 시스템(400) 내의 대응 컨트롤 신호를 생성하는 커맨드 디코더(406)를 포함한다. 커맨드 디코더(406)는 커맨드 버스(408)에 인가되는 메모리 커맨드에 응답하여, 메모리 어레이(402)에 대해 다양한 작업을 수행한다. 가령, 커맨드 디코더(406)는 내부 컨트롤 신호를 생성하는데 사용되어서, 메모리 어레이(402)에 대해 데이터를 리드하고, 데이터를 라이트한다. 로우 및 칼럼 어드레스 신호가 어드레스 버스(420)를 통해 메모리 시스템(400)에 인가되고, 어드레스 래치(410)로 제공된다. 그리고 나서, 어드레스 래치는 별개의 칼럼 어드레스와 별개의 로우 어드레스를 출력한다.
로우 및 칼럼 어드레스는 어드레스 래치(410)에 의해, 로우 어드레스 디코더(422)와 칼럼 어드레스 디코더(428)로 각각 제공된다. 칼럼 어드레스 디코더(428)는, 어레이(402)를 통해 연장되고, 각각의 칼럼 어드레스에 대응되는 비트 라인을 선택한다. 로우 어드레스 디코더(422)는, 수신된 로우 어드레스에 대응되는 어레이(402) 내의 메모리 셀의 각각의 로우를 활성화시키는 워드 라인 드라이버(424)에 연결된다. 수신된 칼럼 어드레스에 대응되어 선택된 데이터 라인(가령, 비트 라인 또는 비트 라인들)은 리드/라이트 회로(430)에 연결되어서, 입-출력 데이터 버스(440)를 통해 데이터 출력 버퍼(434)로 리드 데이터를 제공한다. 라이트 데이터는 데이터 입력 버퍼(444)와 메모리 어레이 리드/라이트 회로(430)를 통해 메모리 어레이(402)에 인가된다.
입력 데이터 버퍼(444)는, 가령 라이트 커맨드에 응답하여 어레이(402) 내에 저장을 위해, 가령 메모리 컨트롤러로부터 데이터를 수신할 수 있다. 입력 데이터 버퍼(444)는, 센스 증폭기와 래치를 포함하고, 클록에 기초하여 인커밍 데이터를 센싱하고 래치하도록 구성된 도 2의 수신기(202A)와 같은 수신기를 포함할 수 있다. 수신된 데이터는 메모리(400)를 메모리 컨트롤러에 연결하는 양-방향 데이터 버스(미도시)를 통해 수신될 수 있다. 메모리 컨트롤러는 가령, 10V V/ns의 빠른 슬류 레이트에서 1 볼트 스윙과 같은 큰 데이터 스윙을 가진 데이터 신호로서의 데이터를 제공할 수 있다. 큰 데이터 스윙은 입력 데이터 버퍼(444)의 성능 때문에 사용될 수 있다.
출력 버퍼(434)는 가령, 리드 커맨드에 응답하여, 어레이(402) 내에 저장된 데이터를 메모리 컨트롤러로 제공할 수 있다. 출력 데이터 버퍼(434)는 VA 와 접지에 연결된 풀-업 및 풀-다운 트랜지스터를 포함할 수 있는, 도 2의 송신기(204)와 같은 송신기를 포함할 수 있다. VA 는 메모리(400)로 제공될 수 있는 전력 공급부(VCC) 보다 적을 수 있다. 데이터는 메모리(400)를 메모리 컨트롤러에 연결하는 양-방향 버스(미도시)를 통해 제공될 수 있다. 출력 버퍼(434)는, 가령, 0.4 볼트와 같은 작은 전압 스윙을 가지고, 수신된 데이터의 슬류 레이트와 비교할 때, 가령, 4 V/ns의 비교적 느린 슬류 레이트를 가진 데이터를 제공하도록 구성될 수 있다. 출력 버퍼(434)가 데이터를 제공하는 더 낮은 전압 스윙은 메모리 컨트롤러의 상대적 민감도 때문일 수 있다.
본 발명의 실시예에 따른 메모리는 다양한 전자 디바이스들 중에서 사용될 수 있는데, 이는 컴퓨팅 시스템, 전자 저장 시스템, 카메라, 폰, 무선 디바이스, 디스플레이, 칩 셋, 셋 톱 박스 또는 게이밍 시스템을 포함하나 이에 제한되지 않는다.
본 개시물의 특정한 실시예가 설명을 위해 본 명세서에 기술되었지만, 다양한 수정예가 본 개시물의 사상과 범위에서 벗어나지 않고 이루어질 수 있다는 것을 상기로부터 인식할 것이다. 이에 따라, 본 개시물은 첨부된 청구항 이외에 제한되지 않는다.

Claims (27)

  1. 장치로서,
    제1 메모리 커맨드를 위해 메모리에 제공될 제1 데이터 신호들을 수신하도록 구성된 수신기 - 상기 제1 데이터 신호들은 제1 전압 스윙과 제1 슬류 레이트를 가짐 -; 및
    제2 메모리 커맨드를 위해 메모리 컨트롤러에 제2 데이터 신호들을 제공하도록 구성된 송신기 - 상기 제2 데이터 신호들은 제2 전압 스윙과 제2 슬류 레이트를 가짐 - 를 포함하고,
    상기 제1 전압 스윙과 상기 제2 전압 스윙은 상이하고,
    상기 제1 슬류 레이트와 상기 제2 슬류 레이트는 상이하고,
    상기 제1 전압 스윙은 상기 제2 전압 스윙보다 더 크고,
    상기 제1 슬류 레이트는 상기 제2 슬류 레이트보다 더 큰, 장치.
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  4. 제 1 항에 있어서, 상기 제1 데이터 신호들은 양-방향 버스를 통해 수신되는, 장치.
  5. 제 4 항에 있어서, 상기 제2 데이터 신호들은 상기 양-방향 버스를 통해 제공되는, 장치.
  6. 제 1 항에 있어서, 상기 수신기는 상기 제1 슬류 레이트와 연관된 입/출력(I/O) 레이트로 상기 제1 데이터 신호들을 수신하도록 구성되고, 상기 송신기는 상기 I/O 레이트로 상기 제2 데이터 신호들을 제공하도록 구성된, 장치.
  7. 방법으로서,
    수신기에서 메모리 컨트롤러부터, 메모리에 제공될 연관된 제1 메모리 커맨드를 위한 제1 데이터를 수신하는 단계 - 상기 제1 데이터는 제1 전압 스윙과 제1 슬류 레이트를 가짐 -; 및
    송신기로부터 상기 메모리 컨트롤러에, 연관된 제2 메모리 커맨드를 위한 제2 데이터를 제공하는 단계 - 상기 제2 데이터는 제2 전압 스윙과 제2 슬류 레이트를 갖고, 상기 제1 전압 스윙은 상기 제2 전압 스윙보다 더 크고, 상기 제1 슬류 레이트는 상기 제2 슬류 레이트보다 더 큼 - 를 포함하는 방법.
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  12. 제 7 항에 있어서, 상기 메모리에서 상기 메모리 컨트롤러로부터 클록 신호를 수신하는 단계를 더 포함하는, 방법.
  13. 제 12 항에 있어서, 클록은 상기 제1 데이터에 내장되는, 방법.
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  19. 제 7 항에 있어서, 상기 메모리 컨트롤러는 상기 메모리보다 더 작은 전압 스윙들을 검출하도록 구성된, 방법.
  20. 제 7 항에 있어서, 상기 메모리 컨트롤러로부터 상기 메모리에 클록을 제공하는 단계를 더 포함하는, 방법.
  21. 장치에 있어서, 상기 장치는,
    메모리 커맨드를 위해 메모리에 제공될 제1 데이터 신호들을 수신하도록 구성된 비대칭 트랜시버를 포함하고, 상기 제1 데이터 신호들은 제1 전압 스윙과 제1 슬류 레이트를 갖고, 상기 비대칭 트랜시버는 제2 메모리 커맨드를 위해 메모리 컨트롤러에 제2 데이터 신호들을 제공하도록 더 구성되고, 상기 제2 데이터 신호들은 제2 전압 스윙과 제2 슬류 레이트를 갖고, 상기 제1 전압 스윙은 상기 제2 전압 스윙보다 더 크고, 상기 제1 슬류 레이트는 상기 제2 슬류 레이트보다 더 빠른, 장치.
  22. 제 21 항에 있어서, 상기 비대칭 트랜시버는 상기 제1 슬류 레이트와 연관된 입/출력(I/O) 레이트로 상기 제1 데이터 신호들을 수신하도록 구성되고, 상기 비대칭 트랜시버는 상기 I/O 레이트로 상기 제2 데이터 신호들을 제공하도록 구성된, 장치.
  23. 삭제
  24. 제 21 항에 있어서, 상기 비대칭 트랜시버는, 라이트 커맨드와 연관된 상기 제1 데이터 신호들을 수신하도록 구성된 수신기 및 리드 커맨드와 연관된 상기 제2 데이터 신호들을 제공하도록 구성된 송신기를 포함하는, 장치.
  25. 제 24 항에 있어서, 상기 수신기는 센스 증폭기와 래치를 포함하고, 상기 송신기는 직렬로 연결된 복수의 트랜지스터를 포함하는, 장치.
  26. 제 21 항에 있어서, 상기 비대칭 트랜시버에 연결되고, 트랜시버를 인에이블시키기 위한 컨트롤 신호들을 제공하도록 구성된 입/출력 컨트롤러를 더 포함하는 장치.
  27. 제 21 항에 있어서, 상기 메모리는 동적 랜덤 액세스 메모리를 포함하는, 장치.
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