CN107408086B - 用于存储器的非对称输入/输出接口的装置及方法 - Google Patents

Abstract

本发明揭示用于存储器的非对称输入/输出接口的装置及方法。示例性装置可包含接收器及发射器。所述接收器可经配置以接收具有第一电压摆动且具有第一转换速率的第一数据信号。所述发射器可经配置以提供具有第二电压摆动且具有第二转换速率的第二数据信号，其中所述第一电压摆动及所述第二电压摆动是不同的，且其中所述第一转换速率及所述第二转换速率是不同的。

Description

用于存储器的非对称输入/输出接口的装置及方法

背景技术

大多数电子系统包含经由连接彼此通信的多个器件，所述连接例如上方安装有所述器件的印刷电路板上的导电迹线或连接单一裸片上的集成电路的不同区域的导电迹线。虽然电子系统中包含的各种器件可在内部以不同速度操作，但在所述器件之间发生的通信可基于系统时钟而操作。此系统时钟可确定主机系统的输入/输出(I/O)速度且还可能受系统中的最缓慢器件限制。对于一些器件(例如逻辑器件)，快速系统时钟可不造成问题，因为所述器件的内部组件(例如，晶体管)可基于高于系统时钟的时钟速率而操作。然而，对于其它器件，开始达到其最大内部操作速度的系统时钟开始对I/O操作造成问题。

各种器件的内部操作速度之间的差异可受其相应制造过程影响。例如，可针对操作速度优化用来制造逻辑器件(例如，系统单芯片、处理器、控制器等)的逻辑制造过程。针对操作速度优化的逻辑制造过程因此可产生能够以高时钟速率执行的晶体管及电路。制造过程因此提供可显示快速切换时间及急剧转换速率(sharp slew rate)的快速晶体管。晶体管还可对输入电压改变更为敏感。因此，按逻辑制造过程建立的器件可具有能够检测到以小电压摆动为特性的输入信号的敏感输入电路。此外，此类器件的输出电路可能够以快速转换速率驱动具大电压摆动的信号。

另一方面，其它器件可具有相对较缓慢晶体管，此可导致相对较缓慢内部操作速率及I/O速率。例如，可使用针对数据保持而非晶体管速度优化的存储器制造过程来制造存储器。因此，按存储器制造过程建立的晶体管可需要例如用于启用/禁用晶体管且可以相对较缓慢转换速率驱动信号的较大电压。因而，与逻辑器件相比，输入电路可需要具较大电压摆动的输入信号使得可靠地检测输入。此外，输出电路可以相对缓慢转换速率驱动大电压摆动信号。因为输入电路及输出电路经类似处理，所以其可按惯例经设计以检测并发射具类似电压摆动的信号。因此，输出电路能够达到的最大I/O速率可归因于转换速率而受限。

发明内容

在一方面中，本发明是一种装置，所述装置包括：接收器，其经配置以接收具有第一电压摆动及第一转换速率的第一数据信号；及发射器，其经配置以提供具有第二电压摆动及第二转换速率的第二数据信号，其中所述第一电压摆动及所述第二电压摆动是不同的，且所述第一转换速率及所述第二转换速率是不同的。

在另一方面中，本发明是一种方法，所述方法包括：在第二器件处从第一器件接收第一数据，其中所述第一数据具有第一电压摆动；及将第二数据从所述第二器件提供到所述第一器件，其中所述第二数据具有第二电压摆动且其中所述第一电压摆动及所述第二电压摆动是不同的。

在又一方面中，本发明是一种方法，所述方法包括下列步骤：在第二器件处从第一器件接收具有第一转换速率的第一数据；及将具有第二转换速率的第二数据从所述第二器件提供到所述第一器件。

在再一方面中，本发明是一种装置，所述装置包括非对称收发器，所述非对称收发器经配置以接收具有第一电压摆动的第一数据信号，且提供具有第二电压摆动的第二数据信号，其中所述第一电压摆动及所述第二电压摆动是不同的。

从下文具体实施方式及附图，所属领域的技术人员将明白本发明的其它方面、特征、目的及优点。然而，应理解，具体实施方式及特定实例是以说明且非限制的方式给出。在不脱离本发明的精神的情况下，可在本发明的范围内进行诸多改变及修改，且本发明包含所有此类修改。

附图说明

图1是根据本发明的系统。

图2是根据本发明的装置的框图。

图3是根据本发明的收发器的示意图。

图4是根据本发明的存储器。

具体实施方式

本文中揭示用于存储器的非对称输入/输出接口的装置及方法。下文陈述特定细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员将清楚，可在无此类特定细节的情况下实践本发明的实施例。此外，本文中描述的本发明的特定实施例是以实例的方式提供且不应用来将本发明的范围限于此类特定实施例。在其它情况中，未详细展示熟知电路、控制信号、时序协议及软件操作以免不必要地使本发明不清楚。

如上文所论述，电子系统的各种器件(例如，集成电路(例如逻辑器件)、存储器控制器、系统单芯片、处理器及存储器)可以不同速率执行，例如可不同的内部操作速率及I/O速率(器件可能够以其在外部接收及/或提供数据的速率)。如本文中所使用，速率可指器件可以其在内部操作或如I/O传送速率的时钟速率。在一些实施例中，内部速率及I/O传送速率可为相同的。此类各种操作速率可限制电子系统可以其操作的最高操作速率。最缓慢器件可以其操作的内部操作速率还可影响可由所述器件传送(例如，发射、提供、发送)数据的速率。操作速率的变动例如可为相关联制造过程的副产物。例如，存储器控制器或系统单芯片可运用逻辑制造过程制造，而存储器可按存储器制造过程制造。

例如，可使用逻辑制造过程来制造可为电子系统的存储器与其它器件(例如处理器)之间的接口的存储器控制器。可针对快速操作速率优化的逻辑制造过程可产生可特性化为快速使得其以较高操作速率操作的晶体管。晶体管还可更敏感。鉴于此，存储器控制器的发射器(例如，输出驱动器)可能够甚至在快速时钟速率下以快速转换速率驱动具有大电压摆动的数据信号。此外，存储器控制器的接收器可能够接收并可靠地检测具有较低电压摆动的信号。

相比之下，可使用针对数据保持优化的制造过程来制造存储器(无论易失性或非易失性)，此可能不会产生与由逻辑制造过程制造的晶体管一样快速或敏感的晶体管。因而，存储器的I/O电路(例如，发射器及接收器)不能可靠地检测具有低电压摆动的输入，且其不能在高(快速)时钟速率下提供具有大电压摆动的信号。后者的问题可归因于基于存储器制造的发射器可能够获得的转换速率有限。虽然一些设计考虑可产生提供相对较快速转换速率的驱动器，但以存储器为焦点的制造过程可限制发射器能够提供的转换速率。有限转换速率在低时钟速率(例如，2.0GHz)下可为可接受的，但在较高时钟速率(例如，3.0GHz及以上)下可引起问题。缓慢转换速率结合提供大电压摆动在高时钟速率下可成为问题，因为输出信号在时钟周期内可能未进行完整电压摆动(例如，从零伏特到一伏特或反之亦然)，因此导致无法由接收器件(例如，存储器控制器)解密的不完整波形。

作为实例，存储器可被提供(例如，接收)具有一伏特或更大电压摆动的数据，其中电压摆动可定义为信号从负电压到正电压的最大电压改变，或反之亦然。大电压摆动对于存储器来说可为必要的以适当地检测信号改变及(因此)数据。存储器控制器可能够在高时钟速率(例如，5GHz或更大)下提供大电压摆动，此归因于存储器控制器的晶体管能够驱动快速转换速率，其中转换速率是每次以电压测量的信号的改变速率。另一方面，存储器因为存储器制造过程的限制而不能类似地在高时钟速率条件下驱动具有所述转换速率的信号。然而，存储器可能够在高时钟速率条件下甚至以相对较缓慢转换速率提供具有较小电压摆动的数据信号。另外，因为存储器控制器能够检测到较低电压摆动的信号，所以数据可以较高时钟速率发射到控制器而不影响主机系统的可靠性。因此，在可由存储器获得的最大转换速率下，可选取电压摆动使得在时钟周期内将数据信号驱动到完整电压摆动使得将可辨别数据信号提供到存储器控制器。

图1是根据本发明的实施例的装置100(例如，电子器件、智能电话、计算器件、穿戴式电子器件等)的框图。装置100可包含控制器102(例如，存储器控制器或系统单芯片)及存储器104。控制器102及存储器104可通过命令及地址总线106与数据总线108(其可为双向的)彼此耦合。在一些实例中，存储器104可为易失性存储器，例如同步双数据速率随机存取存储器(SDDRAM)、同步DRAM、DDRAM等，且在其它实例中，存储器104可为非易失性存储器，例如NAND闪速存储器、NOR闪速存储器、相变存储器等。存储器104可经配置以在被提示时存储信息且执行存储器命令(例如，写入及读取)。对于写入命令，存储器104可经配置以从控制器102接收具有大电压摆动(例如，1.0伏特峰间电压摆动)且具有快速转换速率(例如，每纳秒10伏特)的数据。相反地，响应于读取命令，存储器104可将具有相对较低电压摆动(例如，0.4伏特峰间电压摆动)且具有相对较缓慢转换速率(例如，每纳秒4伏特)的数据提供到控制器102。

彼此相比而论述上文提及的电压摆动及转换速率，且数值电压摆动及转换速率是作为非限制性实例给出。本发明预期并涵盖不同数值的转换速率及电压摆动。此外，由存储器104接收的具有快速转换速率及大电压摆动的信号可优于(快于及大于)由存储器104提供的具有较缓慢转换速率及较低电压摆动的信号。

数据总线108可向将在控制器102与存储器104之间传送(例如，提供、驱动、发射等)的数据提供多个传导路径或信道。多个信道中的每一个可用来提供单一数据位，例如在一项实例中，D0到Dn。因为控制器102及存储器104两者可发射及接收数据，所以每一信道可包含发射器及接收器两者，使得信道可包含控制器102及存储器104中包含的对应发射器及接收器(或收发器)。每一发射器及接收器可根据时钟信号(例如由时钟110提供)而操作。在另一实例中，数据总线108的多个传导信道可成对相关联使得数据以差分方案传送，使得对于每一数据位，在器件之间传送真值及互补值。使用非差分方案，可同时发射n个数据位，而在差分方案中，n个信道可同时发射n/2个位。第三实例可包含经由数据总线108串行发射数据，此可减少信道数目，但对于此实例，两个器件可需要串行器及串并转换器。

或者，数据总线108的多个信道中的每一个可包含多个通道(lane)，其中每一通道包含例如三个导体。在此配置中，三导体通道可用于发射三相符号，其中通过编码多个数据位而产生每一符号。例如，可编码两个或更多个位以产生每一符号。时钟信号可进一步编码到每一符号中使得控制器102与存储器104之间的单独时钟信号路径可不包含在系统100中。此配置还可与双向数据总线结合使用且进一步使用差动发射器及接收器。通过将数个位编码成单一符号，控制器102与存储器104之间的数据传送速率可达到控制器102可以其操作的较高时钟速率。

控制器102可经由命令及地址(C/A)总线106提供存储器命令及对应地址。C/A总线106可为常见总线或其可为两个单独总线，例如命令总线及地址总线。可由控制器102同步地或异步地提供命令及地址。可由存储器控制器102经由数据总线108将数据提供到存储器104，其中还同步地或异步地提供数据。存储器控制器102还可独立于数据及命令/地址而将时钟信号提供到存储器104，如由虚线110所指示。或者，存储器控制器102可未单独将时钟信号提供到存储器104，而是可将时钟信号嵌入数据信号中。例如，在一些实施例中，可由存储器104透过时钟数据恢复技术从数据总线108上提供的数据信号导出时钟信号。可使用时钟信号来确定由存储器104执行的命令的时序。例如，控制器102可将读取命令发射到存储器104且预期数据在稍后特定数目个时钟周期内呈现在数据总线108上。接着，可由存储器使用时钟信号以确定何时按预期将数据提供在数据总线108上。

在操作中，控制器102可将写入命令及存储器地址连同将存储在所述存储器地址处的数据提供在C/A总线106上，所述数据可提供在数据总线108上。由控制器102提供的数据可经提供而具有至少可由存储器104检测到的电压摆动，例如，高信号电平与低信号电平之间的电压差。可由存储器104的输入电路(例如，接收器电路)确定由控制器102提供的电压摆动。例如，控制器102可驱动可由存储器104检测到的具有1伏特电压摆动的数据信号。对于差分发射，数据总线108上的真数据位与互补数据位之间的电压差因此将由控制器102驱动为1伏特差。由控制器102提供的读取命令可伴有存储器地址。响应于读取命令，控制器102可经由数据总线108从存储器104接收经请求数据。与提供到存储器104的数据相比，从存储器104接收的数据可经提供而具有更小电压摆动。存储器控制器102因为其制造过程而可能够检测到电压摆动低于存储器104能够检测到的电压摆动的输入信号。

存储器104可从存储器控制器接收命令、地址及数据且作为响应而执行所述命令。例如，当接收到写入命令时，存储器104可将经由数据总线108接收的数据存储在经接收存储器阵列地址处。如所述，可接收可由存储器104检测到的具有例如1伏特电压摆动的数据。响应于读取命令，存储器104可经由数据总线108将数据提供到存储器控制器102。与上文类似，存储器104可将具有小于经接收数据的电压摆动的电压摆动的数据提供到存储器控制器102。因为存储器控制器102的输入电路的性能，所以存储器控制器102可检测到较低电压摆动。例如，存储器控制器可接收具有0.4伏特电压摆动的数据信号。

可由存储器能够驱动的转换速率、I/O速率及可由控制器102检测到的最小可检测到的信号确定由存储器104提供的电压摆动。为使控制器可靠地检测信号，可期望由存储器104提供的数据信号在时钟周期内的最小时间量内达到最大电压摆动。因为转换速率表示每时间周期的电压改变速率，所以缓慢转换速率可需要更多时间来达到所期望电压摆动。然而，在快速I/O条件下，以缓慢转换速率驱动的信号在时钟周期期间可能达不到最大电压摆动，此可导致控制器102无法检测到信号。为降低无法检测到信号的可能性，可使由存储器104驱动的最大电压摆动减小使得在给定I/O速率下以可获得转换速率提供可检测到的信号。

由存储器104驱动的数据的目标电压摆动可小于经接收数据的电压摆动，此归因于存储器104可能够驱动的转换速率有限。如上文所述，存储器104的输出电路(例如，发射器)可受存储器104的制造过程限制。较缓慢转换速率不能在高I/O速率下提供大电压摆动。然而，如果针对输出电路减小电压摆动，那么较高I/O速率可能够用于存储器104。因此，通过由存储器104提供非对称I/O方案，可避免对I/O速率的限制。

图2是根据本发明的实施例的装置200的框图。装置200可为存储器器件，例如图1的存储器104。装置200可包含多个接收器202A到202N、多个发射器204A到204N及I/O控件208。装置200可例如经由CMD/ADDR(C/A)总线210从存储器控制器或其它逻辑器件(未展示)接收命令及地址。由装置200接收或提供的数据可经由数据总线206传送。数据总线206可包含可耦合到接收器202A到202N与发射器204A到204N的对应数目个对的多个信道206A到206N。接收器及发射器对在本文中可替代地称为收发器212。I/O控件208可响应于写入及读取命令而将控制信号提供到接收器202A到202N及/或发射器204A到204N，使得可分别接收或发射数据。

数据总线206可为双向的且用于常规数据发射(例如，每总线信道单一位)或差分数据发射(例如，用于真数据位及互补数据位的信道对)。对于常规数据传送，数据总线206的信道(例如信道206A)可耦合到可统称为收发器212的接收器202及发射器204对，例如接收器202A及发射器204A。总线206的N个信道可携载N个数据位。或者，为发射多相符号，数据总线206的每信道可使用多个导体。

对于差分数据发射，数据总线206可特性化为包含多个信道对，所述多个信道对经配置以携载真位值及互补位值。对于每一信道对，一对收发器可经耦合以接收及发射真位及互补位。例如，信道206A可携载位值，而信道206B(未展示)可携载互补位值。为接收及发射位值，信道206A及206B可耦合到接收器202A/发射器204A及接收器202B(未展示)及发射器204B(未展示)。在此示例性配置中，接收器202A可接收真位值，而接收器202B可接收互补值。扩展来说，发射器204A可发射真位值，而发射器204B可发射互补值。在差分数据发射方案中，数据总线206的N个信道可发射N/2个数据位。为了每周期传送与常规方法相同的数据量，差分发射方案可以两倍的时钟速率发射。因而，发射器204A到204N可以适应较高时钟速率应有(due)的较低电压摆动发射数据。

对于多相符号发射，数据总线206的每一信道可包含多个通道，其中每一通道包含多个导体。例如，每一通道可包含三个导体。在此配置中，三导体通道可用于发射已用多个位(例如，每符号两个位)编码的三相符号。时钟信号还可编码到每一符号中。此配置还可使用双向数据总线及差动收发器来实施。如上文所述，将数个位编码成单一符号可允许较高时钟速率。

I/O控件208可在I/O操作期间控制接收器202A到202N及发射器204A到204N。例如，I/O控件208可在写入操作期间启用接收器202A到202N中的一或多个，使得由存储器控制器例如经由数据总线206提供的数据可由存储器接收。相反地，I/O控件208可在读取操作期间启用发射器204A到204N中的一或多个，使得数据可经由数据总线206发射。I/O控件208可基于经由C/A总线210接收的命令及时钟信号(未展示)而将启用控制信号提供到接收器及发射器。

接收器202A到202N可从数据总线206接收可由存储器控制器提供的数据。每一信道206A到206N上的数据可经提供而具有大电压摆动使得数据可由接收器检测到。可存在接收器202A到202N中的每一个可以其可靠地检测数据信号的最小电压摆动，例如，一伏特。与逻辑器件相比可为高的最小电压摆动可基于装置200的处理。装置200的参考供应(例如V_CC)可提供电力到接收器202A到202N中的每一个。接收器202A到202N可包含用于接收传入数据的感测放大器及锁存器，但所属领域的技术人员已知的其它接收器也落在本发明的范围内。

发射器204A到204N可将数据从装置200发射(例如，提供、驱动、传送)到例如存储器控制器。发射器可由I/O控件208启用以将数据驱动到数据总线206上。数据可经驱动而具有电压摆动，所述电压摆动不同于接收器202A到202N以其接收数据的电压摆动。发射器204A到204N可能够获得的转换速率可小于提供经接收数据的转换速率。如所述，较低转换速率可限制发射器能够在高时钟速率(例如，3.0GHz及以上)下驱动的电压摆动。例如，如果发射器经配置以在相当于经接收数据的电压摆动的电压摆动下提供数据，那么发射器不能在高时钟速率下进行完整电压摆动。然而，从装置200接收数据的器件可能够检测到相对较小电压摆动，例如，0.4伏特。因此，发射器204A到204N可基于可参考电压V_A而提供数据，所述参考电压V_A可低于参考电压V_CC。

在操作中，装置200可从器件(例如存储器控制器)接收具有对于装置200足够大以可基于接收器的特性检测的电压摆动的数据。归因于存储器控制器包含的更快速、更强大发射器，存储器控制器可容易提供大电压摆动。然而，因为存储器控制器可检测到较低电压摆动，所以装置200可将具有较低电压摆动的数据提供到存储器控制器。归因于装置200的发射器可获得的转换速率的限制(其还可限制I/O速率)，可提供较低电压摆动。因此，为在高I/O速率下发射数据且不调整转换速率，发射器204A到204N可提供具有较低电压摆动的数据。较低电压摆动可允许所提供数据在时钟周期内进行完整电压摆动。

图3是根据本发明的收发器300的示例性示意图。收发器300可为图2的示例性收发器212。可包含接收器302及发射器304的收发器300可表示例如图2的接收器202/发射器204对。收发器300可经由数据总线(未展示)接收数据且经由同一数据总线提供数据。例如，可由存储器控制器或系统单芯片提供数据。可提供在快速I/O速率下以快速转换速率驱动的大电压摆动的数据。例如，在3.2GHz的I/O速率下，收发器300可接收具有1伏特电压摆动且具有10V/ns转换速率的数据。相反地，但在相同I/O速率下，收发器300可将具有相对较低电压摆动且具有较低转换速率的数据提供到存储器控制器。例如，在3.2GHz的I/O速率下，收发器300可提供具有0.4伏特电压摆动且具有4V/ns转换速率的数据。因此，收发器300经配置以用于非对称I/O。

接收器302可包含耦合到锁存器306的感测放大器308。感测放大器308可包含基本上如图3中所示般配置的晶体管310到318。晶体管310及316可分别串联耦合在电压供应V_CC与晶体管318之间。类似地，晶体管312及314可分别串联耦合在电压供应V_CC与晶体管318之间。晶体管310的栅极可耦合到耦合晶体管312及314的节点。同样地，晶体管312的栅极可耦合到耦合晶体管310及316的节点。晶体管318可基于耦合到例如时钟信号的相应栅极而启用感测放大器308。所属领域的技术人员将理解，感测放大器的操作及感测放大器变动全部落在本发明的范围内。

在操作中，晶体管318可接收用于启用感测放大器308的控制信号。图3中将CLK信号展示为控制信号，但还可使用不依赖于CLK信号的启用信号。I/O控件(例如图2的I/O控件208)可提供启用信号。感测放大器可从数据总线(未展示)接收数据并将数据提供到锁存器306，所述锁存器306继而基于控制信号而锁存数据。感测放大器308被描绘为接收差分数据信号(D_IN及

)。差分数据信号D_IN及

分别提供到晶体管316及314的栅极。作为响应，感测放大器308提供数据输出信号D_OUT。感测放大器308还可提供数据输出信号

D_OUT信号可耦合到锁存器306的输入端，所述锁存器306可基于控制信号(如图3中所描绘的

)而锁存D_OUT信号，且提供D_INT信号。

发射器304可包含串联耦合晶体管320到324且基本上如图3中所示般配置。晶体管320可耦合在电压参考V_A与晶体管322之间。晶体管324可耦合在接地参考与晶体管322的另一侧之间。电压参考V_A可小于电压参考V_CC。例如，V_A可为0.4伏特。发射器304的输出端可取自耦合晶体管322及324的节点。所属领域的技术人员将理解，发射器304的操作及发射器变动全部落在本发明的范围内。

发射器304可基于接收到例如下拉信号PD、上拉信号PU或一系列PD及PU信号而提供数据信号。PU及PD信号分别将D_OUT节点耦合到参考电压V_A或接地电压，以将D_OUT节点驱动到低或高电压或从一电平摆动到另一电平。从一电平改变到另一电平的速率可由晶体管322及324可获得的转换速率确定。最大转换速率可影响发射器304的最大操作速率。

在操作中，可基于接收到启用信号通过接通晶体管320而启用发射器304。启用信号可由I/O控件(例如图2的I/O控件208)提供。输出数据可提供为高或低电压，或从高电压驱动到低电压，或反之亦然，由此确定启用两个晶体管322及324中的哪一个。例如，如果数据将呈现为从低电压摆动到高电压，那么首先可用PD信号启用下拉晶体管324，且接着可通过禁用下拉晶体管324并启用上拉晶体管322而将输出数据切换到高电压。此转变可提供例如从零伏特变为电压V_A的数据信号。此改变速率可由晶体管322及324能够获得的转换速率确定，其可根据晶体管的驱动强度而变化。驱动强度可为晶体管的大小及掺杂分布的产物，例如，其可由用于制造晶体管的过程确定。

收发器300可经配置以基于第一电压摆动电平(其可经提供而具有快速转换速率)而接收数据，且提供具有第二电压摆动电平(其可经提供而具有相对较缓慢转换速率)的数据。第一电压摆动及第二电压摆动可基于接收器件的能力，例如，用于感测输入的最小可检测到的电压摆动。然而，转换速率可由发射器确定。因而，在高时钟速率下，特性化为相对缓慢转换速率的发射器不能提供具有大电压摆动的数据。然而，如果数据经提供而具有可由接收器件检测到的较低电压摆动，那么较缓慢转换速率可并非是对I/O速率的限制因素。

图4说明根据如本文中所论述的实施例的存储器400。存储器400包含存储器单元阵列402，所述存储器单元可为例如易失性存储器单元(例如，DRAM存储器单元、SRAM存储器单元)、非易失性存储器单元(例如，闪速存储器单元)或一些其它类型的存储器单元。存储器系统400包含命令解码器406，所述命令解码器406经由命令总线408接收存储器命令且在存储器系统400内产生对应控制信号以实行各种存储器操作。命令解码器406响应于施加到命令总线408的存储器命令以对存储器阵列402执行各种操作。例如，命令解码器406用来产生内部控制信号以从存储器阵列402读取数据及将数据写入到存储器阵列402。行及列地址信号经由地址总线420施加到存储器系统400且提供到地址锁存器410。接着，地址锁存器输出单独列地址及单独行地址。

行地址及列地址由地址锁存器410分别提供到行地址解码器422及列地址解码器428。列地址解码器428选择延伸通过阵列402、对应于相应列地址的位线。行地址解码器422连接到字线驱动器424，所述字线驱动器424启动阵列402中对应于经接收行地址的相应存储器单元行。对应于经接收列地址的选定数据线(例如，一或多个位线)耦合到读取/写入电路430以经由输入-输出数据总线440将读取数据提供到数据输出缓冲器434。写入数据经由数据输入缓冲器444及存储器阵列读取/写入电路430施加到存储器阵列402。

输入数据缓冲器444可从例如存储器控制器接收数据，以例如响应于写入命令而存储在阵列402中。输入数据缓冲器444可包含接收器(例如图2的接收器202A)，所述接收器可包含感测放大器及锁存器，且经配置以基于时钟而感测并锁存传入数据。可经由将存储器400耦合到存储器控制器的双向数据总线(未展示)接收经接收数据。存储器控制器可以快速转换速率(例如，10V/ns)将数据提供为具有大电压(例如，1伏特)摆动的数据信号。归因于输入数据缓冲器444的性能，可使用大电压摆动。

输出缓冲器434可例如响应于读取命令而将存储在阵列402中的数据提供到存储器控制器。输出数据缓冲器434可包含发射器(例如图2的发射器204)，所述发射器可包含分别耦合到V_A及接地的上拉晶体管及下拉晶体管。V_A可小于电源供应Vcc，所述电源供应V_CC可提供到存储器400。可经由将存储器400耦合到存储器控制器的双向总线(未展示)提供数据。当与经接收数据的转换速率相比时，输出缓冲器434可经配置以提供具有小电压摆动(例如，0.4伏特)且具有相对缓慢转换速率(例如，4V/ns)的数据。输出缓冲器434以其提供数据的较低电压摆动可归因于存储器控制器的相对敏感性。

根据本发明的实施例的存储器可用于各种电子器件中的任一个中，包含但不限于计算系统、电子存储系统、相机、电话、无线器件、显示器、芯片组、机顶盒或游戏系统。

从前文将了解，尽管本文中已出于说明目的而描述本发明的特定实施例，但在不脱离本发明的精神及范围的情况下可进行各种修改。因此，除受限于随附权利要求书外，本发明不受限制。

Claims (19)

1.一种用于存储器控制的装置，其包括：

接收器，其经配置以接收有待针对第一存储器命令而被提供至存储器的第一数据信号，所述第一数据信号具有第一电压摆动且具有第一转换速率；及

发射器，其经配置以针对第二存储器命令而将第二数据信号提供到存储器控制器，所述第二数据信号具有第二电压摆动且具有第二转换速率，

其中所述第一电压摆动及所述第二电压摆动是不同的，

其中所述第一转换速率及所述第二转换速率是不同的，

其中所述第一电压摆动大于所述第二电压摆动，且

其中所述第一转换速率大于所述第二转换速率。

2.根据权利要求1所述的装置，其中经由双向总线接收所述第一数据信号。

3.根据权利要求2所述的装置，其中经由所述双向总线提供所述第二数据信号。

4.根据权利要求1所述的装置，其中所述接收器经配置以关联于所述第一转换速率的输入/输出(I/O)速率接收所述第一数据信号，且其中所述发射器经配置以所述输入/输出速率提供所述第二数据信号。

5.一种用于存储器控制的方法，其包括：

在接收器处从存储器控制器接收有待针对相关联的第一存储器命令而被提供至存储器的第一数据，其中所述第一数据具有第一电压摆动和第一转换速率；及

针对相关联的第二存储器命令而将第二数据从发射器提供到所述存储器控制器，其中所述第二数据具有第二电压摆动和第二转换速率，且其中所述第一电压摆动大于所述第二电压摆动，且其中所述第一转换速率大于所述第二转换速率。

6.根据权利要求5所述的方法，其进一步包含在所述存储器处从所述存储器控制器接收时钟信号。

7.根据权利要求6所述的方法，其中所述时钟信号嵌入所述第一数据中。

8.根据权利要求5所述的方法，其中所述存储器经配置以检测小于所述存储器控制器的电压摆动。

9.根据权利要求5所述的方法，其进一步包括将时钟从所述存储器控制器提供到所述存储器。

10.一种用于存储器控制的装置，其包括：

非对称收发器，其经配置以接收有待针对存储器命令而被提供至存储器的第一数据信号，所述第一数据信号具有第一电压摆动和第一转换速率，且进一步经配置以针对第二存储器命令而将第二数据信号提供到存储器控制器，所述第二数据信号具有第二电压摆动和第二转换速率，其中所述第一电压摆动大于所述第二电压摆动，且其中所述第一转换速率快于所述第二转换速率。

11.根据权利要求10所述的装置，其中所述非对称收发器经配置以关联于所述第一转换速率的输入/输出(I/O)速率来接收所述第一数据信号，且其中所述非对称收发器经配置以所述输入/输出速率来提供所述第二数据信号。

12.根据权利要求10所述的装置，其中所述非对称收发器包括：接收器，其经配置以接收关联于写入命令的所述第一数据信号；及发射器，其经配置以提供关联于读取命令的所述第二数据信号。

13.根据权利要求12所述的装置，其中所述接收器包括感测放大器及锁存器，且所述发射器包括多个串联耦合晶体管。

14.根据权利要求10所述的装置，其进一步包括输入/输出控制器，所述输入/输出控制器耦合到所述非对称收发器且经配置以提供用于启用所述收发器的控制信号。

15.根据权利要求10所述的装置，其中所述存储器包含动态随机存取存储器。

16.一种用于存储器控制的系统，其包括：

第一装置，其经配置以输出有待针对第一存储器命令而被提供至存储器的第一信号，所述第一信号包含第一电压摆动和第一转换速率；及

第二装置，其经配置以针对第二存储器命令将第二信号输出至控制器，所述第二存储器命令响应于所述第一存储器命令，所述第二信号包含第二电压摆动和第二转换速率，其中所述第一电压摆动与所述第二电压摆动是不同的，其中所述第一电压摆动大于所述第二电压摆动，且其中所述第一转换速率快于所述第二转换速率。

17.根据权利要求16所述的系统，其中所述第二装置包含发射器以输出所述第二信号，其中所述发射器经配置以耦合于电压线与公共电压线之间，其中所述电压线和所述公共电压线的电压不同。

18.根据权利要求16所述的系统，其进一步包含经配置以将命令和地址信号从所述控制器传送至所述存储器的命令地址总线，以及经配置以将时钟信号从所述控制器传送至所述存储器的时钟总线。

19.根据权利要求16所述的系统，其中所述控制器响应于所述第一存储器命令为写入命令而将所述第一信号作为写入数据来输出，且所述存储器响应于第二存储器命令为读取命令而从所述控制器输出所述第二信号。

Images