TWI604461B - 用於記憶體之非對稱輸入／輸出介面之裝置及方法 - Google Patents

用於記憶體之非對稱輸入／輸出介面之裝置及方法 Download PDF

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蔡武成
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Description

用於記憶體之非對稱輸入/輸出介面之裝置及方法
大多數電子系統包含經由一連接彼此通信之多個器件，該連接諸如器件安裝於其上之一印刷電路板上之導電跡線或連接一單一晶粒上之一積體電路之不同區域之導電跡線。雖然包含於一電子系統中之各種器件可依不同速度在內部操作，但發生在器件之間之通信可基於一系統時脈操作。此系統時脈可決定主機系統之輸入/輸出(I/O)速度且亦可受系統中之最緩慢器件限制。對於一些器件(例如一邏輯器件)，一快速系統時脈可不造成問題，此係因為該器件之內部組件(例如，電晶體)可基於高於系統時脈之一時脈速率操作。然而對於其他器件，開始達到其等最大內部操作速度之一系統時脈開始造成I/O操作之問題。
各種器件之內部操作速度之間之差異可受其等各自製程影響。例如，可針對操作速度最佳化用以製造邏輯器件(例如，單晶片系統、處理器、控制器等)之一邏輯製程。針對操作速度最佳化之邏輯製程因此可產生能夠依高時脈速率執行之電晶體及電路。製程因此提供可顯示快速切換時間及急劇轉換速率(sharp slew rate)之快速電晶體。電晶體亦可對輸入電壓變化更為敏感。因此，按邏輯製程建立之器件可具有能夠偵測以小電壓擺動為特徵的輸入信號之敏感輸入電路。此外，此等器件之輸出電路可能夠依快速轉換速率驅動具大電壓 擺動之信號。
另一方面，其他器件可具有相對較緩慢電晶體，此可導致相對較緩慢內部操作速率及I/O速率。例如，可使用針對資料保持而非電晶體速度最佳化之一記憶體製程來製造記憶體。因此，按一記憶體製程建立之電晶體可需要例如用於啟用/停用電晶體且可依相對較緩慢轉換速率驅動信號之較大電壓。因而，與邏輯器件相比，輸入電路可需要具較大電壓擺動之輸入信號使得可靠地偵測輸入。此外，輸出電路可依相對較緩慢轉換速率驅動大電壓擺動信號。因為輸入電路及輸出電路經類似處理，所以其等通常可經設計以偵測並傳輸具類似電壓擺動之信號。因此，輸出電路能夠達到之一最大I/O速率可歸因於轉換速率而受限。
在一態樣中，本發明係一種裝置，該裝置包括：一接收器，其經組態以接收具有一第一電源擺動及一第一轉換速率之第一資料信號；及一傳輸器，其經組態以提供具有一第二電壓擺動及一第二轉換速率之第二資料信號，其中該第一電壓擺動及該第二電壓擺動係不同的，且該第一轉換速率及該第二轉換速率係不同的。
在另一態樣中，本發明係一種方法，該方法包括：在一第二器件處自一第一器件接收第一資料，其中該第一資料具有一第一電壓擺動；及將第二資料自該第二器件之提供至該第一器件，其中該第二資料具有一第二電壓擺動且其中該第一電壓擺動及該第二電壓擺動係不同的。
在另一態樣中，本發明係一種方法，該方法包括以下步驟：在一第二器件處自一第一器件接收具有一第一轉換速率之第一資料；及將來具有一第二轉換速率之第二資料自該第二器件提供至該第一器件。
在另一態樣中，本發明係一種裝置，該裝置包括一非對稱收發器，其經組態以接收具有一第一電壓擺動之第一資料信號，且提供具有一第二電壓擺動之第二資料信號，其中該第一電壓擺動及該第二電壓擺動係不同的。
自以下實施方式及隨附圖式，熟習此項技術者將明白本發明之其他態樣、特徵、目的及優點。然而，應瞭解，實施方式及特定實例係以繪示且非限制之方式給出。在不脫離本發明之精神之情況下，可進行在本發明之範疇內之許多改變及修改，且本發明包含全部此等修改。
100‧‧‧裝置/系統
102‧‧‧控制器
104‧‧‧記憶體
106‧‧‧命令及位址(C/A)匯流排
108‧‧‧資料匯流排
110‧‧‧時脈/虛線
200‧‧‧裝置
202A至202N‧‧‧接收器
204A至204N‧‧‧傳輸器
206‧‧‧資料匯流排
206A至206N‧‧‧通道
208‧‧‧輸入/輸出(I/O)控制項
210‧‧‧CMD/ADDR(C/A)匯流排
212‧‧‧收發器
300‧‧‧收發器
302‧‧‧接收器
304‧‧‧傳輸器
306‧‧‧鎖存器
308‧‧‧感測放大器
310‧‧‧電晶體
312‧‧‧電晶體
314‧‧‧電晶體
316‧‧‧電晶體
318‧‧‧電晶體
320‧‧‧電晶體
322‧‧‧電晶體/上拉電晶體
324‧‧‧電晶體/下拉電晶體
400‧‧‧記憶體/記憶體系統
402‧‧‧記憶體胞陣列/記憶體陣列
406‧‧‧命令解碼器
408‧‧‧命令匯流排
410‧‧‧位址鎖存器
420‧‧‧位址匯流排
422‧‧‧列位址解碼器
424‧‧‧字線驅動器
428‧‧‧行位址解碼器
430‧‧‧讀取/寫入電路
434‧‧‧資料輸出緩衡器
440‧‧‧輸入輸出資料匯流排
444‧‧‧資料輸入緩衡器
CLK‧‧‧控制信號
CLK\‧‧‧控制信號
Din‧‧‧差分資料信號
Din\‧‧‧差分資料信號
DINT‧‧‧信號
Dout‧‧‧資料輸出信號
PD‧‧‧下拉信號
PU‧‧‧上拉信號
VA‧‧‧參考電壓/電壓參考
Vcc‧‧‧參考供應/參考電壓/電壓供應/電壓參考
圖1係根據本發明之一系統。
圖2係根據本發明之一裝置之一方塊圖。
圖3係根據本發明之一收發器之一示意圖。
圖4係根據本發明之一記憶體。
本文中揭示用於一記憶體之一非對稱輸入/輸出介面之裝置及方法。下文陳述特定細節以提供對本發明之實施例之一充分理解。然而，熟習此項技術者將清楚，本發明之實施例可在無此等特定細節之情況下實踐。此外，本文中描述之本發明之特定實施例係以實例之方式提供且不應用以將本發明之範疇限於此等特定實施例。在其他例項中，並未詳細展示熟知電路、控制信號、時序協定及軟體操作以免不必要地使本發明不清楚。
如上文論述，一電子系統之各種器件(例如，積體電路(諸如邏輯器件)、記憶體控制器、單晶片系統、處理器及記憶體)可依不同速率執行，諸如可不同之內部操作速率及I/O速率(依該速率器件可能夠在外部接收及/或提供資料)。如本文中所使用，速率可指代器件可依其 在內部操作或如一I/O傳送速率之一時脈速率。在一些實施例中，內部速率及I/O傳送速率可為相同的。此等各種操作速率可限制電子系統可依其操作之最高操作速率。最緩慢器件可依其操作之內部操作速率亦可影響資料可由該器件傳送(例如，傳輸、提供、發送等)之速率。操作速率之變動例如可為相關聯製程之一副產物。例如，一記憶體控制器或單晶片系統可由一邏輯製程製造，而一記憶體可按一記憶體製程製造。
例如，可為記憶體與一電子系統之其他器件(諸如一處理器)之間的介面之一記憶體控制器可使用一邏輯製程製造。可針對快速操作速率最佳化之邏輯製程可產生可特徵化為快速使得其等依較高操作速率操作之電晶體。電晶體亦可更為敏感。鑒於此，記憶體控制器之傳輸器(例如，輸出驅動器)甚至在快速時脈速率下可能夠以一快速轉換速率驅動具有大電壓擺動之資料信號。此外，記憶體控制器之接收器可能夠接收並可靠地偵測具有較低電壓擺動之信號。
相比之下，一記憶體(無論揮發性或非揮發性)可使用針對資料保持最佳化之一製程製造，此可未產生與由一邏輯製程製造之電晶體同樣快速或敏感之電晶體。因而，記憶體之I/O電路(例如，傳輸器及接收器)可無法可靠地偵測具有低電壓擺動之輸入，且其等在高(快速)時脈速率下可亦無法提供具有大電壓擺動之信號。此後一問題可歸因於基於記憶體製造之傳輸器可能夠獲得之有限轉換速率。雖然一些設計考量可產生提供相對較快速轉換速率之驅動器，但以記憶體為焦點之製程可限制傳輸器能夠提供之轉換速率。有限轉換速率在低時脈速率(例如，2.0GHz)下可為可接受的，但在較高時脈速率(例如，3.0GHz及以上)下可引起問題。緩慢轉換速率結合提供大電壓擺動在高時脈速率下可為一問題，此係因為一輸出信號在一時脈週期內可未進行完整電壓擺動(例如，自零伏特至一伏特或反之亦然)，因此導致可無法 由一接收器件(例如，一記憶體控制器)解密之不完整波形。
作為一實例，一記憶體可被提供(例如，接收)具有一伏特或更大之電壓擺動之資料，其中電壓擺動可定義為信號自一負電壓至一正電壓之一最大電壓變化，或反之亦然。大電壓擺動對於記憶體可為必要的以適當地偵測信號變化及因此資料。一記憶體控制器在高時脈速率(例如，5GHz或更大)下可能夠提供大電壓擺動，此係歸因於記憶體控制器之電晶體能夠驅動快速轉換速率，其中一轉換速率係每次依電壓量測之一信號之改變速率。另一方面，記憶體因記憶體製程之限制可無法類似地在高時脈速率條件下驅動具有該等轉換速率之信號。然而，記憶體可能夠在高時脈速率條件下甚至以相對較緩慢轉換速率提供具有較小電壓擺動之資料信號。另外，因為記憶體控制器能夠偵測較低電壓擺動之信號，所以資料可依較高時脈速率傳輸至控制器而不影響一主機系統之可靠性。因此，依記憶體可獲得之一最大轉換速率，可選取一電壓擺動使得在一時脈週期內將資料信號驅動至完整電壓擺動使得將可識別之資料信號提供至一記憶體控制器。
圖1係根據本發明之一實施例之一裝置100(例如，一電子器件、一智慧型電話、一計算器件、一穿戴式電子器件等)之一方塊圖。裝置100可包含一控制器102(例如，記憶體控制器或一單晶片系統)及一記憶體104。控制器102及記憶體104可藉由一命令及位址匯流排106及一資料匯流排108(其可為雙向的)彼此耦合。在一些實例中，記憶體104可為一揮發性記憶體，諸如一同步雙倍資料速率隨機存取記憶體(SDDRAM)、同步DRAM、DDRAM等，且在其他實例中，記憶體104可為一非揮發性記憶體，諸如NAND快閃、NOR快閃、相變記憶體等。記憶體104可經組態以在被提示時儲存資訊且執行記憶體命令(例如，寫入及讀取)。對於寫入命令，記憶體104可經組態以自控制器102接收具有一大電壓擺動(例如，1.0伏特之峰值間電壓擺動)且具有 一快速轉換速率(例如，每奈秒10伏特)之資料。相反地，回應於讀取命令，記憶體104可將具有一相對較低電壓擺動(例如，0.4伏特之峰值間電壓擺動)且具有一相對較緩慢轉換速率(例如，每奈秒4伏特)之資料提供至控制器102。
彼此相比而言論述上文提及之電壓擺動及轉換速率且，數值電壓擺動及轉換速率係作為非限制性實例給出。本發明預期並涵蓋不同數值之轉換速率及電壓擺動。此外，由記憶體104接收之具有快速轉換速率及大電壓擺動之信號可大於(較快速且較大)由記憶體104提供之具有較緩慢轉換速率及較低電壓擺動之信號。
資料匯流排108可為待在控制器102與記憶體104之間傳送(例如，提供、驅動、傳輸等)之資料提供複數個傳導路徑或通道。複數個通道之各者可用以提供一單一資料位元，例如在一項實例中，D0至Dn。由於控制器102及記憶體104兩者可傳輸並接收資料，所以各通道可包含一傳輸器及一接收器兩者，使得一通道可包含控制器102及記憶體104中包含之對應傳輸器及接收器(或收發器)。各傳輸器及接收器可根據一時脈信號(諸如由時脈110提供)操作。在另一實例中，資料匯流排108之複數個傳導通道可成對相關聯使得資料依一差分方案傳送，使得對於各資料位元，在器件之間傳送一真值及一互補值。使用一非差分方案，可同時傳輸n個資料位元，而在差分方案中，n個通道可同時傳輸n/2個位元。一第三實例可包含經由資料匯流排108串列傳輸資料，此可減少通道數目，而對於此實例兩個器件可需要串列化器及解串列化器。
或者，資料匯流排108之複數個通道之各者可包含複數個信道(lane)，其中各信道包含例如三個導體。在此組態中，三導體信道可用於傳輸三相符號，其中藉由編碼多個資料位元而產生各符號。例如，可編碼兩個或更多個位元以產生各符號。時脈信號可進一步編碼 至各符號中使得控制器102與記憶體104之間之一單獨時脈路徑可不包含於系統100中。此組態亦可與一雙向資料匯流排結合使用且進一步使用差分傳輸器及接收器。藉由將若干位元編碼成一單一符號，控制器102與記憶體104之間之資料傳送速率可達到控制器102可依其操作之一較高時脈速率。
控制器102可經由命令及位址(C/A)匯流排106提供記憶體命令及對應位址。C/A匯流排106可為一常見匯流排或其可為兩個各別匯流排，例如一命令匯流排及一位址匯流排。控制器102可同步地或異步地提供命令及位址。記憶體控制器102可經由資料匯流排108將資料提供至記憶體104。其中亦可同步地或異步地提供資料。記憶體控制器102亦可獨立於資料及命令/位址而將一時脈信號提供至記憶體104，如虛線110所指示。或者，記憶體控制器102可未獨立地將一時脈信號提供至記憶體104，而是可將時脈信號嵌入於資料信號中。例如，在一些實施例中，記憶體104可透過時脈資料恢復技術自資料匯流排108上提供之資料信號導出時脈信號。可使用時脈信號來判定由記憶體104執行之命令時序。例如，控制器102可將一讀取命令傳輸至記憶體104且預期資料稍後依特定數目個時脈週期呈現於資料匯流排108上。接著，記憶體可使用時脈信號來判定何時按預期將資料提供於資料匯流排108上。
在操作中，控制器102可將一寫入命令及一記憶體位址提供於C/A匯流排106上，以及提供待儲存於該記憶體位址處之資料，可在資料匯流排108上提供該資料。由控制器102提供之資料可經提供而具有至少可由記憶體104偵測之電壓擺動，例如，高信號位準與低信號位準之間之一電壓差。由控制器102提供之電壓擺動可由記憶體104之輸入電路(例如，接收器電路)決定。例如，控制器102可驅動可由記憶體104偵測之具有1伏特電壓擺動之資料信號。對於差分傳輸，資料 匯流排108上之真資料位元與互補資料位元之間之電壓差因此將由控制器102驅動為1伏特差。由控制器102提供之讀取命令可伴有一記憶體位址。回應於讀取命令，控制器102可經由資料匯流排108自記憶體104接收請求資料。與提供至記憶體104之資料相比，自記憶體104接收之資料可經提供而具有一較小電壓擺動。記憶體控制器102因其製程而可能夠偵測具有比記憶體104能夠偵測之電壓擺動更低之一電壓擺動之輸入信號。
記憶體104可自記憶體控制器接收命令、位址及資料且據此回應而執行該等命令。例如，當接收到一寫入命令時，記憶體104可將經由資料匯流排108接收之資料儲存於一經接收記憶體陣列位址處。如所述，可接收可由記憶體104偵測之具有例如1伏特之一電壓擺動之資料。回應於讀取命令，記憶體104可經由資料匯流排108將資料提供至記憶體控制器102。與上文類似，記憶體104可將具有小於經接收資料之電壓擺動的一電壓擺動之資料提供至記憶體控制器102。因為記憶體控制器102之輸入電路之效能，所以較低電壓擺動可由記憶體控制器102偵測。例如，記憶體控制器可接收具有0.4伏特之一電壓擺動之資料信號。
由記憶體104提供之電壓擺動可由記憶體能夠驅動之轉換速率、I/O速率及可由控制器102偵測之最小信號決定。為使控制器可靠地偵測信號，可期望由記憶體104提供之資料信號在一時脈週期內之一最小時間量內達到最大電壓擺動。因為轉換速率表示每時間週期之一電壓改變速率，所以一緩慢轉換速率可需要更多時間以達到一所要電壓擺動。又，在快速I/O條件下，以一緩慢轉換速率驅動之信號在一時脈週期期間可未達到最大電壓擺動，此可導致控制器102無法偵測之信號。為減小無法偵測信號之可能性，可使由記憶體104驅動之最大電壓擺動減小使得在一給定I/O速率下依一可獲得轉換速率提供一可 偵測信號。
由記憶體104驅動之資料之目標電壓擺動可小於所接收資料之電壓擺動，此係歸因於記憶體104可能夠驅動之一有限轉換速率。如上文所述，記憶體104之輸出電路(例如，傳輸器)可受記憶體104之製程限制。一較緩慢轉換速率在高I/O速率下可無法提供一大電壓擺動。然而，若針對輸出電路減小電壓擺動，則較高I/O速率可能夠用於記憶體104。因此，藉由用記憶體104提供一非對稱I/O方案，可避免對I/O速率之限制。
圖2係根據本發明之一實施例之一裝置200之一方塊圖。裝置200可為一記憶體器件，諸如圖1之記憶體104。裝置200可包含複數個接收器202A至202N、複數個傳輸器204A至204N及一I/O控制項208。裝置200可例如經由一CMD/ADDR(C/A)匯流排210自一記憶體控制器或其他邏輯器件(未展示)接收命令及位址。由裝置200接收或提供之資料可透過資料匯流排206傳送。資料匯流排206可包含可耦合至接收器202A至202N與傳輸器204A至204N之對應數目個對之複數個通道206A至206N。一接收器及傳輸器對在本文中可替代地稱為一收發器212。I/O控制項208可回應於寫入及讀取命令而將控制信號提供至接收器202A至202N及/或傳輸器204A至204N，使得可分別接收或傳輸資料。
資料匯流排206可為雙向的且用於習知資料傳輸(例如，匯流排之每通道一單一位元)或差分資料傳輸(例如，通道對用於真資料位元及互補資料位元)。對於習知資料傳送，資料匯流排206之一通道(諸如通道206A)可耦合至可統稱為收發器212之一接收器202與傳輸器204對，諸如接收器202A與傳輸器204A。匯流排206之N個通道可載送N個資料位元。或者，為傳輸多相符號，資料匯流排206每通道可使用多個導體。
對於差分資料傳輸，資料匯流排206可特徵化為包含複數個通道 對，該複數個通道對經組態以載送一真位元值及一互補位元值。對於各對通道，一對收發器可經耦合以接收並傳輸位元及互補位元。例如，通道206A可載送一位元值而一通道206B(未展示)可載送互補位元值。為接收及傳輸位元值，通道206A及206B可耦合至接收器202A/傳輸器204A及接收器202B(未展示)及傳輸器204B(未展示)。在此例示性組態中，接收器202A可接收一真位元值而接收器202B可接收互補值。擴展而言，傳輸器204A可傳輸一真位元值，而傳輸器204B可傳輸互補值。在差分資料傳輸方案中，資料匯流排206之N個通道可傳輸N/2個資料位元。為如習知方法般每週期傳送相同資料量，差分傳輸方案可依兩倍之時脈速率傳輸。因而，傳輸器204A至204N可依適應較高時脈速率應有(due)之一較低電壓擺動傳輸資料。
對於多相符號傳輸，資料匯流排206之各通道可包含複數個信道，其中各信道包含複數個導體。例如，各信道可包含三個導體。在此組態中，三導體信道可用於傳輸已用多個位元(例如，每符號兩個位元)編碼之三相符號。時脈信號亦可編碼至各符號中。此組態亦可使用一雙向資料匯流排及差分收發器來實施。如上文所述，將若干位元編碼成一單一符號可容許較高時脈速率。
I/O控制項208在I/O操作期間可控制接收器202A至202N及傳輸器204A至204N。例如，I/O控制項208在一寫入操作期間可啟用接收器202A至202N之一或多者，使得由一記憶體控制器例如經由資料匯流排206提供之資料可由記憶體接收。相反地，I/O控制項208在一讀取操作期間可啟用傳輸器204A至204N之一或多者，使得資料可經由資料匯流排206傳輸。I/O控制項208可基於經由C/A匯流排210接收之命令及一時脈信號(未展示)將啟用控制信號提供至接收器及傳輸器。
接收器202A至202N可自資料匯流排206接收可由一記憶體控制器提供之資料。各通道206A至206N上之資料可經提供而具有大電壓擺 動使得資料可由接收器偵測。存在接收器202A至202N之各者可依其可靠地偵測資料信號之一最小電壓擺動，例如，一伏特。與一邏輯器件相比可為更之該最小電壓擺動可基於裝置200之處理。裝置200之一參考供應(諸如Vcc)可提供電力至接收器202A至202N之各者。接收器202A至202N可包含用於接收傳入資料之一感測放大器及一鎖存器，但熟習此項技術者已知之其他接收器亦落於本發明之範疇內。
傳輸器204A至204N可將資料自裝置200傳輸(例如，提供、驅動、傳送)至例如一記憶體控制器。傳輸器可由I/O控制項208啟用以將資料驅動至資料匯流排206上。資料可經驅動而具有一電壓擺動，該電壓擺動不同於接收器202A至202N依其接收資料之電壓擺動。傳輸器204A至204N可能夠獲得之轉換速率可小於提供經接收資料之一轉換速率。如所述，較低轉換速率可限制傳輸器在高時脈速率(例如，3.0GHz及以上)下能夠驅動之一電壓擺動。例如，若傳輸器經組態以依相當於經接收資料之電壓擺動之一電壓擺動提供資料，則傳輸器在高時脈速率下可無法進行完整電壓擺動。然而，自裝置200接收資料之一器件可能夠偵測相對較小電壓擺動，例如，0.4伏特。因此，傳輸器204A至204N可基於可低於參考電壓Vcc之一參考電壓VA提供資料。
在操作中，裝置200可自一器件(諸如一記憶體控制器)接收具有對於裝置200足夠大以可基於接收器之特性偵測之一電壓擺動之資料。歸因於記憶體控制器包含之更快速、更強大傳輸器，一記憶體控制器可容易提供大電壓擺動。然而，由於記憶體控制器可偵測較低電壓擺動，故裝置200可將具有一較低電壓擺動之資料提供至記憶體控制器。歸因於裝置200之傳輸器可獲得之轉換速率之一限制(其亦可限制I/O速率)，可提供較低電壓擺動。因此，為依高I/O速率傳輸資料且不調整轉換速率，傳輸器204A至204N可提供具有較低電壓擺動之資 料。較低電壓擺動可容許所提供之資料在一時脈週期內進行一完整電壓擺動。
圖3係根據本發明之一收發器300之一例示性示意圖。收發器300可為圖2之一例示性收發器212。可包含一接收器302及一傳輸器304之收發器300可表示例如圖2之一接收器202/傳輸器204對。收發器300可經由一資料匯流排(未展示)接收資料且經由相同資料匯流排提供資料。例如，可藉由一記憶體控制器或一單晶片系統提供資料。資料在一快速I/O速率下可依一大電壓擺動提供且依一快速轉換速率提供。例如，在3.2GHz之一I/O速率下，收發器300可接收具有一1伏特電壓擺動且具有10V/ns之一轉換速率之資料。相反地，但在相同I/O速率下，收發器300可將具有一相對較低電壓擺動且具有一較低轉換速率之資料提供至記憶體控制器。例如，在3.2GHz之I/O速率下，收發器300可提供具有0.4伏特之一電壓擺動且具有4V/ns之一轉換速率之資料。因此，收發器300經組態以用於非對稱I/O。
接收器302可包含耦合至一鎖存器306之一感測放大器308。感測放大器308可包含如圖3中所示般實質組態之電晶體310至318。電晶體310及316可分別串聯耦合在一電壓供應Vcc與電晶體318之間。類似地，電晶體312及314可分別串聯耦合在電壓供應Vcc與電晶體318之間。電晶體310之閘極可耦合至耦合電晶體312及314之一節點。同樣地，電晶體312之閘極可耦合至耦合電晶體310及316之一節點。電晶體318可基於耦合至例如一時脈信號之一各自閘極啟用感測放大器308。熟習此項技術者將瞭解，感測放大器之操作及感測放大器變動全部落於本發明之範疇內。
在操作中，電晶體318可接收一控制信號以啟用感測放大器308。圖3中將一CLK信號展示為控制信號，但亦可使用不依賴於一CLK信號之一啟用信號。一I/O控制項(諸如圖2之I/O控制項208)可提 供啟用信號。感測放大器可自一資料匯流排(未展示)接收資料且將資料提供至鎖存器306，鎖存器306繼而基於一控制信號鎖存資料。感測放大器308被描繪為接收差分資料信號(DIN及DIN\)。差分資料信號DIN及DIN\分別提供至電晶體316及314之閘極。感測放大器308據此回應而提供資料輸出信號DOUT。感測放大器308亦可提供資料輸出信號DOUT\。DOUT信號可耦合至鎖存器306之一輸入端，該鎖存器306可基於一控制信號(在圖3中描繪為CLK\)鎖存DOUT信號，且提供一DINT信號。
傳輸器304可包含串聯耦合之電晶體320至324且如圖3中所示般實質組態。電晶體320可耦合在一電壓參考VA與電晶體322之間。電晶體324可耦合在一接地參考與電晶體322之另一側之間。電壓參考VA可小於電壓參考Vcc。例如，VA可為0.4伏特。傳輸器304之一輸出端可取自耦合電晶體322與324之一節點。熟習此項技術者將瞭解，傳輸器304之操作及傳輸器變動全部落於本發明之範疇內。
傳輸器304可基於接收到例如一下拉信號PD、一上拉信號PU或一序列PD及PU信號而提供一資料信號。PU及PD信號分別將DOUT節點耦合至參考電壓VA或接地電壓，以將DOUT節點驅動至低或高電壓或自一位準擺動至另一位準。從一位準改變至另一位準之速率可由電晶體322及324可獲得之一轉換速率決定。一最大轉換速率可影響傳輸器304之一最大操作速率。
在操作中，可藉由基於接收到一啟用信號接通電晶體320而啟用傳輸器304。啟用信號可由一I/O控制項(諸如圖2之I/O控制項208)提供。輸出資料可提供為一高電壓或一低電壓，或自一高電壓驅動至一低電壓，或反之亦然，此由啟用之兩個電晶體322及324決定。例如，若資料將呈現為自一低電壓擺動至一高電壓，則首先可用PD信號啟用下拉電晶體324，且接著可藉由停用下拉電晶體324並啟用上拉電晶 體322而將輸出資料切換至一高電壓。此轉變可提供例如自零伏特變為電壓VA之一資料信號。此改變速率可由電晶體322及324能夠獲得之一轉換速率決定，其可為電晶體之驅動強度之一函數。驅動強度可為電晶體之大小及摻雜分佈之一產物，例如，其可由用於製造電晶體之程序決定。
收發器300可經組態以基於一第一電壓擺動位準(其可經提供而具有一快轉換速率)接收資料，且提供具有一第二電壓擺動位準(其可經提供而具有一相對較緩慢轉換速率)之資料。第一電壓擺動及第二電壓擺動可基於接收器件之能力，例如，用於感測一輸入之一最小可偵測電壓擺動。然而，轉換速率可由傳輸器決定。因而，在一高時脈速率下，特徵化為一相對緩慢轉換速率之一傳輸器可無法提供具有大電壓擺動之資料。然而，若資料經提供而具有可由一接收器件偵測之一較低電壓擺動，則較低轉換速率可並非對I/O速率之一限制因素。
圖4繪示根據如本文中論述之一實施例之一記憶體400。記憶體400包含一記憶體胞陣列402，該記憶體胞可為例如揮發性記憶體胞(例如，DRAM記憶體胞、SRAM記憶體胞)、非揮發性記憶體胞(例如，快閃記憶體胞)或一些其他類型之記憶體胞。記憶體系統400包含一命令解碼器406，該命令解碼器406透過一命令匯流排408接收記憶體命令且在記憶體系統400內產生對應控制信號以實行各種記憶體操作。命令解碼器406回應於施加至命令匯流排408之記憶體命令而對記憶體陣列402執行各種操作。例如，命令解碼器406用以產生內部控制信號以自記憶體陣列402讀取資料並將資料寫入至記憶體陣列402。列及行位址信號透過一位址匯流排420施加至記憶體系統400且提供至一位址鎖存器410。接著，位址鎖存器輸出一各別行位址及一各別列位址。
列及行位址由位址鎖存器410分別提供至一列位址解碼器422及 一行位址解碼器428。行位址解碼器428選擇延伸通過陣列402之對應於各自行位址之位元線。列位址解碼器422連接至字線驅動器424，該字線驅動器424啟動陣列402中對應於經接收列位址之各自記憶體胞列。對應於一經接收行位址之選定資料線(例如，一或多個位元線)耦合至一讀取/寫入電路430以經由一輸入輸出資料匯流排440將讀取資料提供至一資料輸出緩衡器434。寫入資料透過一資料輸入緩衡器444及記憶體陣列讀取/寫入電路430施加至記憶體陣列402。
輸入資料緩衡器444可自例如一記憶體控制器接收資料以例如回應於一寫入命令而儲存於陣列402中。輸入資料緩衡器444可包含一接收器(諸如圖2之接收器202A)，該接收器可包含一感測放大器及一鎖存器，且經組態以基於一時脈感測並鎖存傳入資料。可經由將記憶體400耦合至記憶體控制器之一雙向資料匯流排(未展示)接收經接收資料。記憶體控制器可依一快轉換速率(例如，10V/ns)將資料提供為具有一大電壓擺動(例如，1伏特擺動)之資料信號。歸因於輸入資料緩衡器444之效能，可使用大電壓擺動。
輸出緩衡器434可例如回應於一讀取命令而將儲存於陣列402中之資料提供至記憶體控制器。輸出資料緩衡器434可包含一傳輸器(諸如圖2之傳輸器204)，該傳輸器可包含分別耦合至VA及接地之一上拉電晶體及一下拉電晶體。VA可小於可提供至記憶體400之一電源供應Vcc。可經由將記憶體400耦合至記憶體控制器之雙向匯流排(未展示)提供資料。當與經接收資料之轉換速率相比時，輸出緩衡器434可經組態以提供具有一小電壓擺動(例如，0.4伏特)且具有一相對較緩慢轉換速率(例如，4V/ns)之資料。輸出緩衡器434依其提供資料之較低電壓擺動可歸因於記憶體控制器之相對敏感性。
根據本發明之實施例之記憶體可在多種電子器件之任一者中使用，該等電子器件包含但不限於，計算系統、電子儲存系統、相機、 電話、無線器件、顯示器、晶片組、機頂盒或遊戲系統。
自前述將瞭解，儘管本文中已為繪示之目的而描述本發明之特定實施例，然在不脫離本發明之精神及範疇之情況下可進行各種修改。因此，除受限於隨附申請專利範圍外，本發明不受限制。
200‧‧‧裝置
202A至202N‧‧‧接收器
204A至204N‧‧‧傳輸器
206‧‧‧資料匯流排
206A至206N‧‧‧通道
208‧‧‧輸入/輸出(I/O)控制項
210‧‧‧CMD/ADDR(C/A)匯流排
212‧‧‧收發器
VA‧‧‧參考電壓/電壓參考
Vcc‧‧‧參考供應/參考電壓/電壓供應/電壓參考

Claims (23)

  1. 一種用於記憶體之非對稱輸入/輸出介面之裝置，其包括：一接收器，其經組態以接收用於一相關聯寫入命令之第一資料信號，該等第一資料信號具有一第一電壓擺動(swing)且具有一第一轉換(slew)速率；及一傳輸器，其經組態以提供用於一相關聯讀取命令之第二資料信號，該等第二資料信號具有一第二電壓擺動且具有一第二轉換速率，其中該第一電壓擺動及該第二電壓擺動係不同的，及其中該第一轉換速率及該第二轉換速率係不同的。
  2. 如請求項1之裝置，其中該第一電壓擺動大於該第二電壓擺動。
  3. 如請求項1之裝置，其中該第一轉換速率大於該第二轉換速率。
  4. 如請求項1之裝置，其中經由一雙向匯流排接收該等第一資料信號。
  5. 如請求項4之裝置，其中經由該雙向匯流排提供該等第二資料信號。
  6. 如請求項1之裝置，其中該裝置係一記憶體。
  7. 一種用於記憶體之非對稱輸入/輸出介面之方法，其包括：在一第二器件處自一第一器件接收用於一相關連寫入命令之第一資料，其中該第一資料具有一第一電壓擺動及一第一轉換速率；及將用於一相關連讀取命令之第二資料自該第二器件提供至該第一器件，其中該第二資料具有一第二電壓擺動及一第二轉換速率，且其中該第一電壓擺動及該第二電壓擺動係不同的。
  8. 如請求項7之方法，其中該第一轉換速率及該第二轉換速率係不 同的。
  9. 如請求項8之方法，其中該第一轉換速率大於該第二轉換速率。
  10. 如請求項7之方法，其進一步包括在該第二器件處自該第一器件接收一時脈信號。
  11. 如請求項10之方法，其中該時脈嵌入於該第一資料中。
  12. 如請求項7之方法，其中該第一電壓擺動大於該第二電壓擺動。
  13. 如請求項7之方法，其中該第一電壓擺動大於該第二電壓擺動。
  14. 如請求項7之方法，其中該第一器件包括一記憶體控制器且該第二器件包括一記憶體。
  15. 如請求項7之方法，其中與該第二器件相比，該第一器件經組態以偵測較小電壓擺動。
  16. 如請求項7之方法，其進一步包括將一時脈自該第一器件提供至該第二器件。
  17. 一種用於記憶體之非對稱輸入/輸出介面之裝置，其包括：一非對稱收發器，其經組態以接收與一寫入信號相關聯之第一資料信號，該等第一資料信號具有一第一電壓擺動及一第一轉換速率，且進一步經組態以提供與一讀取信號相關聯之第二資料信號，該等第二資料信號具有一第二電壓擺動及一第二轉換速率，其中該第一電壓擺動及該第二電壓擺動係不同的。
  18. 如請求項17之裝置，其中該第一轉換速率不同於該第二轉換速率。
  19. 如請求項18之裝置，其中該第一電壓擺動大於該第二電壓擺動，且其中該第一轉換速率快於該第二轉換速率。
  20. 如請求項17之裝置，其中該非對稱收發器包括：一接收器，其經組態以接收與該寫入信號相關聯之該等第一資料信號；及一傳輸器，其經組態以提供與該讀取信號相關聯之該等第二資料 信號。
  21. 如請求項20之裝置，其中該接收器包括一感測放大器及一鎖存器，且該傳輸器包括複數個串聯耦合之電晶體。
  22. 如請求項17之裝置，其進一步包括一輸入/輸出控制器，該輸入/輸出控制器耦合至該非對稱收發器且經組態以提供控制信號以啟用該收發器。
  23. 如請求項17之裝置，其中該裝置係一動態隨機存取記憶體。
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