KR20190029227A - 데이터 전송 회로, 이를 이용하는 반도체 장치 및 반도체 시스템 - Google Patents

데이터 전송 회로, 이를 이용하는 반도체 장치 및 반도체 시스템 Download PDF

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KR20190029227A
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Abstract

데이터 전송 회로는 데이터 버스 인버전 인코딩 회로 및 전송기를 포함할 수 있다. 상기 데이터 버스 인버전 인코딩 회로는 이전 출력 데이터와 현재 출력 데이터를 비교하여 데이터 트랜지션 개수가 최대가 되도록 상기 현재 출력 데이터를 반전 또는 비반전시켜 출력할 수 있다. 상기 전송기는 상기 데이터 버스 인버전 인코딩 회로의 출력에 기초하여 데이터 전송 라인을 구동할 수 있다.

Description

데이터 전송 회로, 이를 이용하는 반도체 장치 및 반도체 시스템 {DATA TRANSMISSION CIRCUIT, SEMICONDUCTOR APPARATUS AND SEMICONDUCTOR SYSTEM USING THE SAME}
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 데이터 전송 회로, 이를 이용하는 반도체 장치 및 반도체 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 컴퓨터 시스템 구성하는 반도체 장치들은 클럭에 동기하여 데이터를 전송할 수 있고, 직렬 통신을 수행할 수 있다. 현재, 컴퓨터 시스템 및 반도체 장치의 개발경향은 고속화 및 저전력화이다. 시스템의 동작 속도가 높아지면서 클럭의 속도 및 데이터 전송 속도는 계속해서 빨라지고 있고, 시스템이 저전력화되면서, 클럭 및 데이터의 진폭이 감소하고 있다. 데이터 전송 속도가 빨라지고 진폭이 감소되면 데이터의 유효 윈도우 및/또는 듀레이션이 감소되어 정확한 데이터 통신이 어려워질 수 있다. 따라서, 최근 기술 경향에 맞춰 빠른 속도로 정확한 데이터 전송할 수 있는 데이터 전송 방식에 대한 연구가 활발하게 진행되고 있다.
본 발명의 실시예는 데이터가 최대한 많이 트랜지션되도록 데이터 버스 인버전 동작을 수행할 수 있는 데이터 전송 회로, 이를 이용하는 반도체 장치 및 반도체 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 데이터 전송 회로는 이전 출력 데이터와 현재 출력 데이터를 비교하여 데이터 트랜지션 개수가 최대가 되도록 상기 현재 출력 데이터를 반전 또는 비반전시켜 출력하는 데이터 버스 인버전 인코딩 회로; 및 상기 데이터 인코더의 출력에 기초하여 데이터 전송 라인을 구동하는 전송기를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 시스템은 이전 출력 데이터와 현재 출력 데이터를 비교하여 데이터 트랜지션 개수가 최대가 되도록 현재 인버전 제어신호를 생성하고, 상기 현재 인버전 제어신호에 기초하여 상기 현재 출력 데이터를 반전 또는 비반전시켜 전송 데이터를 출력하는 데이터 전송 회로; 및 상기 신호 전송 라인으로부터 상기 전송 데이터 및 상기 현재 인버전 제어신호를 수신하여 수신 데이터를 생성하는 데이터 수신 회로를 포함할 수 있다.
본 발명의 실시예는 심볼간 간섭 (Inter-Symbol Interference, ISI)을 최소화시켜 데이터의 유효 윈도우 및/또는 듀레이션을 확장시킬 수 있고, 반도체 장치 및 반도체 시스템이 고속으로 동작할 수 있도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 데이터 버스 인버전 인코딩 회로 및 상기 데이터 버스 인버전 인코딩 회로와 전송기의 연결관계를 보여주는 도면,
도 4는 도 2에 도시된 데이터 버스 인버전 디코딩 회로의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 데이터 버스 인버전 인코딩 회로 및 상기 데이터 버스 인버전 인코딩 회로와 전송기의 연결관계를 보여주는 도면,
도 6은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 시스템(1)은 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)를 포함할 수 있다. 상기 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)는 서로 통신하는 전자 구성요소일 수 있다. 일 실시예에서, 상기 제 1 반도체 장치(110)는 마스터 장치일 수 있고, 상기 제 2 반도체 장치(120)는 상기 제 1 반도체 장치(110)에 의해 제어되어 동작하는 슬레이브 장치일 수 있다. 예를 들어, 상기 제 1 반도체 장치(110)는 프로세서 또는 컨트롤러와 같은 호스트 장치일 수 있고, 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 메모리 컨트롤러를 포함할 수 있다. 또한 어플리케이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다. 상기 제 2 반도체 장치(120)는 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)는 각각 데이터 전송 회로(111, 121) 및 데이터 수신 회로(112, 122)를 포함할 수 있다. 상기 데이터 전송 회로(111)는 상기 제 1 반도체 장치(110)의 내부 데이터에 기초하여 데이터(DQ<0:n>)를 상기 제 2 반도체 장치(120)로 전송하고, 상기 데이터 수신 회로(122)는 상기 제 1 반도체 장치(110)로부터 전송된 데이터(DQ<0:n>)를 수신할 수 있다. 상기 데이터 전송 회로(121)는 상기 제 2 반도체 장치(120)의 내부 데이터에 기초하여 데이터(DQ<0:n>)를 상기 제 1 반도체 장치(110)로 전송하고, 상기 데이터 수신 회로(112)는 상기 제 2 반도체 장치(120)로부터 전송된 데이터(DQ<0:n>)를 수신할 수 있다. 또한, 상기 데이터 전송 회로(111)는 상기 제 2 반도체 장치(120)로 데이터(DQ<0:n>)를 전송할 때 인버전 제어신호(DBI)를 상기 제 2 반도체 장치(120)로 전송할 수 있고, 상기 데이터 수신 회로(122)는 상기 제 1 반도체 장치(110)로부터 전송된 상기 인버전 제어신호(DBI)를 수신할 수 있다. 상기 데이터 전송 회로(121)는 상기 제 1 반도체 장치(110)로 데이터(DQ<0:n>)를 전송할 때 인버전 제어신호(DBI)를 상기 제 1 반도체 장치(110)로 전송할 수 있고, 상기 데이터 수신 회로(112)는 상기 제 2 반도체 장치(120)로부터 전송된 상기 인버전 제어신호(DBI)를 수신할 수 있다. 상기 데이터 전송 회로(111) 및 상기 데이터 전송 회로(121)는 실질적으로 동일한 구조를 가질 수 있고, 상기 데이터 수신 회로(112) 및 상기 데이터 수신 회로(122)는 실질적으로 동일한 구조를 가질 수 있다. 상기 데이터(DQ<0:n>) 및 인버전 제어신호(DBI)가 상기 제 1 반도체 장치(110)로부터 상기 제 2 반도체 장치(120)로 전송되는 동작은 라이트 동작일 수 있고, 상기 데이터(DQ<0:n>) 및 인버전 제어신호(DBI)가 상기 제 2 반도체 장치(120)로부터 상기 제 1 반도체 장치(110)로 전송되는 동작은 리드 동작일 수 있다.
상기 제 1 반도체 장치(110)로부터 상기 제 2 반도체 장치(120)로 데이터가 전송될 때, 상기 데이터 전송 회로(111)는 이전에 출력된 데이터와 현재 출력되는 데이터를 비교하여 상기 인버전 제어신호(DBI)를 생성하고, 상기 인버전 제어신호(DBI)에 기초하여 상기 현재 출력되는 데이터를 반전 또는 비반전시켜 출력할 수 있다. 상기 데이터 전송 회로(111)는 데이터 트랜지션 개수가 최대가 되도록 상기 인버전 제어신호(DBI)를 생성할 수 있고, 상기 데이터 트랜지션 개수가 최대가 되도록 상기 현재 출력되는 데이터를 반전 또는 비반전시킬 수 있다. 상기 데이터 트랜지션 개수는 이전에 출력된 데이터의 레벨과 현재 출력되는 데이터의 레벨을 비교함으로써 판단될 수 있다. 상기 데이터 수신 회로(122)는 상기 데이터 전송 회로(111)로부터 전송된 데이터(DQ<0:n>)와 상기 인버전 제어신호(DBI)를 수신하고, 상기 인버전 제어신호(DBI)에 기초하여 상기 데이터 전송 회로(111)로부터 전송된 데이터(DQ<0:n>)를 반전 또는 비반전시킬 수 있다. 상기 제 2 반도체 장치(120)로부터 상기 제 1 반도체 장치(110)로 데이터가 전송될 때, 상기 데이터 전송 회로(121)는 이전에 출력된 데이터와 현재 출력되는 데이터를 비교하여 상기 인버전 제어신호(DBI)를 생성하고, 상기 인버전 제어신호(DBI)에 기초하여 상기 현재 출력되는 데이터를 반전 또는 비반전시켜 출력할 수 있다. 상기 데이터 전송 회로(121)는 데이터 트랜지션 개수가 최대가 되도록 상기 인버전 제어신호(DBI)를 생성할 수 있고, 상기 데이터 트랜지션 개수가 최대가 되도록 상기 현재 출력되는 데이터를 반전 또는 비반전시킬 수 있다. 상기 데이터 수신 회로(112)는 상기 데이터 전송 회로(121)로부터 전송된 데이터(DQ<0:n>)와 상기 인버전 제어신호(DBI)를 수신하고, 상기 인버전 제어신호(DBI)에 기초하여 상기 데이터 전송 회로(121)로부터 전송된 데이터(DQ<0:n>)를 반전 또는 비반전시킬 수 있다.
상기 제 1 및 제 2 반도체 장치(110, 120)는 신호 전송 라인을 통해 연결될 수 있다. 도 1에서, 상기 신호 전송 라인은 데이터 버스(130) 및 데이터 인버전 버스(141)를 포함할 수 있다. 상기 데이터 버스(130)는 상기 데이터 전송 회로(111)에 의해 구동되어 상기 제 1 반도체 장치(110)로부터 상기 제 2 반도체 장치(120)로 데이터(DQ<0:n>)를 전송하거나, 상기 데이터 전송 회로(121)에 의해 구동되어 상기 제 2 반도체 장치(120)로부터 상기 제 1 반도체 장치(110)로 데이터(DQ<0:n>)를 전송할 수 있다. 상기 데이터 인버전 버스(141)는 상기 상기 제 1 반도체 장치(110)로부터 상기 제 2 반도체 장치(120)로 인버전 제어신호(DBI)를 전송하거나 상기 제 2 반도체 장치(120)로부터 상기 제 1 반도체 장치(110)로 인버전 제어신호(DBI)를 전송할 수 있다. 도시되지는 않았지만, 상기 신호 전송 라인은 커맨드 버스, 어드레스 버스, 클럭 버스 등을 더 포함할 수 있다. 상기 제 1 반도체 장치(110)는 상기 제 1 반도체 장치(110)가 상기 제 2 반도체 장치(120)의 동작을 제어하기 위해 다양한 제어신호를 상기 커맨드 버스, 상기 어드레스 버스 및 상기 클럭 버스를 통해 전송할 수 있다. 커맨드 신호는 상기 커맨드 버스를 통해 전송될 수 있고, 어드레스 신호는 상기 어드레스 버스를 통해 전송될 수 있고, 클럭 신호는 상기 클럭 버스를 통해 전송될 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 시스템(2)의 구성을 보여주는 도면이다. 도 2에서, 상기 반도체 시스템(2)은 데이터 전송 회로(210) 및 데이터 수신 회로(220)를 포함할 수 있다. 상기 데이터 전송 회로(210)는 도 1에 도시된 데이터 전송 회로(111, 121)로 각각 적용될 수 있고, 상기 데이터 수신 회로(220)는 도 1에 도시된 데이터 수신 회로(112, 122)로 각각 적용될 수 있다. 상기 데이터 전송 회로(210)는 신호 전송 라인으로 통해 상기 데이터 수신 회로(220)와 연결될 수 있다. 상기 데이터 전송 회로(210)는 상기 신호 전송 라인을 통해 상기 데이터 수신 회로(220)로 데이터(DQ<0:n>) 및 인버전 제어신호(DBI)를 전송할 수 있다. 설명의 명확성을 위해, 상기 데이터 전송 회로(210)가 수신하는 데이터는 출력 데이터(DO)로 지칭될 수 있고, 상기 신호 전송 라인을 통해 전송되는 데이터는 전송 데이터(DQ<0:n>)로 지칭될 수 있으며, 상기 데이터 수신 회로(220)가 출력하는 데이터는 수신 데이터(DI)로 지칭될 수 있다.
상기 데이터 전송 회로(210)는 출력 데이터(DO)에 대한 데이터 버스 인버전 동작을 수행하여 전송 데이터(DQ<0:n>)를 생성할 수 있다. 상기 데이터 전송 회로는 출력 데이터(DO)를 반전 또는 비반전시켜 상기 전송 데이터(DQ<0:n>)를 생성할 수 있다. 상기 데이터 전송 회로(210)는 상기 신호 전송 라인의 전압 레벨을 소정 레벨로 유지시킬 수 있는 방향으로 데이터 버스 인버전 동작을 수행할 수 있다. 예를 들어, 상기 소정 레벨은 상기 신호 전송 라인을 통해 전송되는 전송 데이터(DQ<0:n>) 및 상기 인버전 제어신호(DBI)의 스윙 폭의 중간에 해당하는 레벨을 가질 수 있다. 후술되겠지만, 상기 소정 레벨은 상기 신호 전송 라인의 터미네이션 전압 레벨에 대응할 수 있다. 상기 데이터 전송 회로(210)는 이전 출력 데이터와 현재 출력 데이터를 비교하여 데이터 트랜지션 개수가 최대가 되도록 상기 인버전 제어신호(DBI)를 생성하고 상기 현재 출력 데이터를 반전 또는 비반전시킬 수 있다. 이전 출력 데이터는 상기 데이터 전송 회로(210)에 의해 앞서 출력된 출력 데이터(DO)를 의미할 수 있고, 현재 출력 데이터는 상기 데이터 전송 회로(210)에 의해 상기 이전 출력 데이터 다음으로 출력되는 출력 데이터(DO)를 의미할 수 있다. 상기 출력 데이터(DO)는 복수 비트를 포함하는 데이터 스트림일 수 있고, 이전 출력 데이터는 이전 순번의 출력 데이터(DO)일 수 있고, 현재 출력 데이터는 상기 이전 출력 데이터의 다음 순번의 출력 데이터(DO)일 수 있다. 상기 데이터 트랜지션 개수는 이전 출력 데이터와 비교해서 레벨이 천이되는 현재 출력 데이터의 개수를 의미할 수 있다. 예를 들어, 이전 출력 데이터가 0, 0, 0, 0, 1, 1, 1, 1 의 레벨을 갖고 현재 출력 데이터가 1, 1, 1, 1, 0, 0, 0, 0 의 레벨을 가질 때, 상기 데이터 트랜지션 개수는 8개로서 최대일 수 있다. 반대로, 이전 출력 데이터가 0, 0, 0, 0, 1, 1, 1, 1 의 레벨을 갖고 현재 출력 데이터가 0, 0, 0, 0, 1, 1, 1, 1 의 레벨을 가질 때, 상기 데이터 트랜지션 개수는 0개로서 최소가 될 수 있다. 상기 데이터 트랜지션 개수가 적을수록 더 많은 신호 전송 라인이 동일한 레벨을 유지하게 되고 상기 데이터 트랜지션 개수가 많을수록 더 많은 신호 전송 라인이 토글 또는 다른 레벨로 트랜지션하게 된다. 따라서, 상기 데이터 트랜지션 개수가 적을수록 상기 신호 전송 라인은 소정 전압 레벨을 유지하기 어려울 수 있고, 상기 데이터 트랜지션 개수가 많을수록 상기 신호 전송 라인은 상기 소정 전압 레벨을 유지하기 용이할 수 있다. 따라서, 상기 데이터 전송 회로(210)는 상기 신호 전송 라인이 상기 소정 전압 레벨을 유지하기 용이하도록 상기 데이터 트랜지션 개수가 최대가 되도록 상기 현재 출력 데이터를 반전 또는 비반전시킬 수 있다. 상기 데이터 전송 회로(210)는 상기 데이터 트랜지션 개수가 최대가 되도록 상기 인버전 제어신호(DBI)를 인에이블시킬 수 있다. 상기 데이터 전송 회로(210)는 상기 데이터 트랜지션 개수가 최대가 될 수 있도록 상기 현재 출력 데이터를 반전 또는 비반전시키기 위해 상기 인버전 제어신호(DBI)를 인에이블시킬 수 있다. 예를 들어, 상기 데이터 전송 회로(210)는 상기 데이터 트랜지션 개수가 최대가 될 수 있도록 상기 현재 출력 데이터를 반전시키기 위해 인에이블된 인버전 제어신호(DBI)를 생성할 수 있고, 상기 데이터 트랜지션 개수가 최대가 될 수 있도록 상기 현재 출력 데이터를 비반전시기키기 위해 디스에이블된 인버전 제어신호(DBI)를 생성할 수 있다.
상기 데이터 전송 회로(210)는 서로 다른 2개의 데이터 버스 인버전 모드를 수행할 수 있다. 예를 들어, 상기 데이터 전송 회로(210)는 제 1 인버전 모드 및 제 2 인버전 모드를 수행할 수 있다. 상기 데이터 전송 회로(210)는 인버전 모드 신호(MDBI)를 수신하여 상기 제 1 인버전 모드 및 상기 제 2 인버전 모드 중 하나로 동작할 수 있다. 예를 들어, 상기 인버전 모드 신호(MDBI)가 디스에이블되었을 때 상기 데이터 전송 회로(210)는 상기 제 2 인버전 모드로 동작하고, 상기 인버전 모드 신호(MDBI)가 인에이블되었을 때 상기 데이터 전송 회로(210)는 상기 제 1 인버전 모드로 동작할 수 있다. 상기 제 1 인버전 모드는 앞서 설명한 바와 같이 데이터 트랜지션 개수가 최대가 되도록 데이터를 반전 또는 비반전시키는 데이터 버스 인버전 동작일 수 있다. 상기 제 2 인버전 모드는 데이터 트랜지션 개수가 최소가 되도록 데이터를 반전 또는 비반전시키는 데이터 버스 인버전 동작일 수 있다. 제 2 인버전 모드에서 상기 데이터 전송 회로(210)는 상기 신호 전송 라인의 토글을 감소시켜 상기 반도체 시스템(2)이 데이터를 전송하는데 필요한 전력을 감소시킬 수 있다. 상기 제 2 인버전 모드에서 상기 데이터 전송 회로(210)는 이전 출력 데이터와 현재 출력 데이터를 비교하여 상기 데이터 트랜지션 개수가 최소가 되도록 상기 인버전 제어신호(DBI)를 생성하고, 상기 인버전 제어신호(DBI)에 기초하여 상기 현재 출력 데이터를 반전 또는 비반전시켜 출력할 수 있다.
상기 데이터 수신 회로(220)는 상기 신호 전송 라인과 연결되어 상기 신호 전송 라인을 통해 전송된 전송 데이터(DQ<0:n>) 및 상기 인버전 제어신호(DBI)를 수신할 수 있다. 상기 데이터 수신 회로(220)는 상기 인버전 제어신호(DBI)에 기초하여 상기 전송 데이터(DQ<0:n>)를 반전 또는 비반전시켜 상기 수신 데이터(DI)를 생성할 수 있다. 상기 데이터 수신 회로(220)는 인에이블된 상기 인버전 제어신호(DBI)를 수신했을 때 상기 전송 데이터(DQ<0:n>)를 반전시켜 상기 수신 데이터(DI)를 생성할 수 있고, 디스에이블된 상기 인버전 제어신호(DBI)를 수신했을 때 상기 전송 데이터(DQ<0:n>)를 비반전시켜 상기 수신 데이터(DI)를 생성할 수 있다. 따라서, 상기 데이터 수신 회로(220)는 상기 인버전 제어신호(DBI)에 기초하여 상기 전송 데이터(DQ<0:n>)를 반전 또는 비반전시켜 상기 출력 데이터(DO)와 실질적으로 동일한 레벨을 갖는 수신 데이터(DI)를 생성할 수 있다.
도 2에서, 상기 데이터 전송 회로(210)는 데이터 버스 인버전 인코딩 회로(211) 및 전송기(TX, 212)를 포함할 수 있다. 상기 데이터 전송 회로(210)는 패드(213)를 더 포함하고, 상기 패드(213)를 통해 상기 신호 전송 라인과 연결될 수 있다. 상기 신호 전송 라인은 복수의 데이터 버스(231, 232, ..., 23n) 및 데이터 인버전 버스(241)를 포함할 수 있다. 상기 복수의 데이터 버스(231, 232, ..., 23n)는 제 1 내지 제 n 전송 데이터(DQ<0:n>)가 전송되는 신호 전송 라인일 수 있다. 상기 데이터 인버전 버스(241)는 상기 인버전 제어신호(DBI)가 전송되는 신호 전송 라인일 수 있다. 데이터 대역폭이 8일 때, 상기 데이터 버스(231, 232, ..., 23n)는 8개일 수 있고, 상기 데이터 버스(231, 232, ..., 23n)를 통해 한번에 전송되는 전송 데이터(DQ<0:n>)의 비트 수는 8개일 수 있다. 상기 데이터의 대역폭이 8인 것을 예시하였지만, 이에 한정하려는 의도는 아니다.
상기 데이터 버스 인버전 인코딩 회로(211)는 출력 데이터(DO)를 수신하여 출력 데이터(DO)를 반전시킬지 여부를 결정할 수 있다. 상기 데이터 전송 회로(211)는 예를 들어, 32개의 데이터를 순차적으로 8개씩 4번에 걸쳐 상기 데이터 버스(231, 232, ?, 23n)를 통해 전송할 수 있다. 두 번째로 8개의 전송 데이터(DQ<0:n>)가 전송될 때, 첫 번째로 전송된 8개의 전송 데이터(DQ<0:n>)는 이전 출력 데이터에 기초한 데이터일 수 있고, 상기 두 번째로 전송되는 전송 데이터(DQ<0:n>)는 현재 출력 데이터에 기초한 데이터일 수 있다. 상기 데이터 버스 인버전 인코딩 회로(211)는 이전 출력 데이터와 현재 출력 데이터를 비교하여 인버전 제어신호(DBI)를 생성하고, 상기 인버전 제어신호(DBI)에 기초하여 상기 현재 출력 데이터를 반전 또는 비반전시켜 출력할 수 있다. 상기 데이터 버스 인버전 인코딩 회로(211)는 상기 데이터 트랜지션 개수가 최대가 되도록 상기 현재 출력 데이터를 반전 또는 비반전시킬 수 있다. 상기 전송기(212, 213)는 상기 데이터 버스 인버전 인코딩 회로(211)의 출력에 기초하여 상기 신호 전송 라인을 구동할 수 있다. 상기 전송기(212)는 상기 데이터 버스 인버전 인코딩 회로(211)의 출력에 기초하여 상기 데이터 버스(231, 232, ?, 23n)를 통해 제 1 내지 제 8 전송 데이터(DQ<0:n>)를 전송하고, 상기 데이터 인버전 버스(241)를 통해 상기 인버전 제어신호(DBI)를 전송할 수 있다. 도 2에서, 상기 데이터 버스 인버전 인코딩 회로(211)는 상기 인버전 모드 신호(MDBI)를 더 수신할 수 있다. 상기 데이터 버스 인버전 인코딩 회로(211)는 상기 인버전 모드 신호(MDBI)에 기초하여 제 1 인버전 모드 및 제 2 인버전 모드 중 하나로 동작할 수 있다.
도 2에서, 상기 데이터 수신 회로(220)는 수신기(RX, 221) 및 데이터 버스 인버전 디코딩 회로(222)를 포함할 수 있다. 상기 데이터 수신 회로(220)는 패드(223)를 더 포함하고, 상기 패드(223)를 통해 상기 신호 전송 라인과 연결될 수 있다. 상기 수신기(221)는 상기 패드(223)를 통해 상기 데이터 버스(231, 232, ..., 23n) 및 상기 데이터 인버전 버스(241)와 각각 연결될 수 있다. 상기 수신기(221)는 상기 데이터 버스(231, 232, ..., 23n)를 통해 전송된 제 1 내지 제 n 전송 데이터(DQ<0:n>)를 수신하고, 상기 데이터 인버전 버스(241)를 통해 전송된 데이터 인버전 버스(DBI)를 수신할 수 있다. 상기 데이터 버스 인버전 디코딩 회로(222)는 상기 수신기(221)의 출력을 수신할 수 있다. 상기 데이터 버스 인버전 디코딩 회로(222)는 상기 인버전 제어신호(DBI)에 기초하여 상기 수신기(221)의 출력을 반전 또는 비반전시킬 수 있다. 상기 데이터 버스 인버전 디코딩 회로(222)는 상기 수신기(221)의 출력을 반전 또는 비반전시켜 수신 데이터(DI)를 생성할 수 있다.
도 3은 본 발명의 실시예에 따른 데이터 버스 인버전 인코딩 회로(300)와 상기 데이터 버스 인버전 인코딩 회로(300) 및 상기 전송기(212)의 연결 관계를 보여주는 도면이다. 상기 데이터 버스 인버전 인코딩 회로(300)는 도 2에 도시된 데이터 버스 인버전 인코딩 회로(211)로 적용될 수 있다. 도 3에서, 상기 데이터 버스 인버전 인코딩 회로(300)는 비교기(310), 다수결 판정기(320), 인버전 제어신호 생성기(330) 및 인버전 드라이버(340)를 포함할 수 있다. 상기 비교기(310)는 이전 출력 데이터(DOP)와 현재 출력 데이터(DOC)를 비교할 수 있다. 예를 들어, 상기 비교기(310)는 상기 이전 출력 데이터(DOP)의 레벨과 상기 현재 출력 데이터(DOC)의 레벨이 상이하면 하이 레벨의 신호를 출력하고, 상기 이전 출력 데이터(DOP)의 레벨과 상기 현재 출력 데이터(DOC)의 레벨이 동일하면 로우 레벨의 신호를 출력할 수 있다. 상기 비교기(310)는 배타적 오어 게이트(311)를 포함할 수 있다. 상기 비교기(310)는 이전 출력 데이터(DOP) 및 상기 현재 출력 데이터(DOC)의 개수에 대응하는 개수만큼 배타적 오어 게이트를 구비할 수 있다. 예를 들어, 데이터 대역폭이 8일 때, 상기 데이터 버스 인버전 인코딩 회로(211)는 8개의 배타적 오어 게이트를 포함하는 비교기(310)를 구비할 수 있다.
상기 다수결 판정기(320)는 상기 비교기(310)의 출력을 수신할 수 있다. 상기 다수결 판정기(320)는 상기 비교기(310)의 출력에 기초하여 상기 데이터 트랜지션 개수를 판정할 수 있다. 상기 다수결 판정기(320)는 상기 데이터 트랜지션 개수가 데이터 대역폭의 과반에 해당하는지 여부를 판정할 수 있다. 예를 들어, 이전 출력 데이터(DOP) 및 현재 출력 데이터(DOC)가 각각 8개일 때, 상기 다수결 판정기(320)는 상기 데이터 트랜지션 개수가 4개 이상일 때(즉, 과반일 때) 로우 레벨의 출력신호를 출력하고, 상기 데이터 트랜지션 개수가 4개 미만일 때(즉, 과반이 아닐 때) 하이 레벨의 출력 신호를 생성할 수 있다. 상기 다수결 판정기(320)는 상기 비교기(310)의 출력을 차동 신호로서 수신하여 판정 동작을 수행할 수 있다.
상기 인버전 제어신호 생성기(330)는 상기 다수결 판정기(320)의 출력 및 이전 인버전 제어신호(DBIP)를 수신하여 현재 인버전 제어신호(DBIC)를 생성할 수 있다. 상기 인버전 제어신호 생성기(330)는 상기 다수결 판정기(320)의 출력 및 이전 인버전 제어신호(DBIP)의 레벨이 동일할 때 상기 현재 인버전 제어신호(DBIC)를 로우 레벨로 디스에이블시킬 수 있고, 상기 다수결 판정기(320) 및 상기 이전 인버전 제어신호(DBIP)의 레벨이 상이할 때 상기 현재 인버전 제어신호(DBIC)를 하이 레벨로 인에이블시킬 수 있다. 상기 이전 인버전 제어신호(DBIP)는 상기 이전 출력 데이터(DOP)와 상기 이전 출력 데이터(DOP)의 그 이전 출력 데이터를 비교하여 생성된 인버전 제어신호일 수 있다. 상기 인버전 제어신호 생성기(330)는 배타적 오어 게이트(331)를 포함할 수 있다. 상기 배타적 오어 게이트(331)는 상기 이전 인버전 제어신호(DBIC) 및 다수결 판정기(320)의 출력을 수신하여 상기 현재 인버전 제어신호(DBIC)를 출력할 수 있다. 상기 현재 인버전 제어신호(DBIC)는 상기 전송기(212)에 의해 구동되어 인버전 제어신호(DBI)로서 상기 데이터 인버전 버스(241)를 통해 상기 데이터 수신 회로(220)로 전송될 수 있다.
상기 인버전 드라이버(340)는 상기 현재 출력 데이터(DOP) 및 상기 현재 인버전 제어신호(DBIC)를 수신할 수 있다. 상기 인버전 드라이버(340)는 상기 현재 인버전 제어신호(DBIC)에 기초하여 비반전된 현재 출력 데이터(301) 및 반전된 현재 출력 데이터(302) 중 하나를 출력할 수 있다. 예를 들어, 상기 인버전 드라이버(340)는 상기 현재 인버전 제어신호(DBIC)가 인에이블되었을 때 상기 반전된 현재 출력 데이터(302)를 출력할 수 있고, 상기 현재 인버전 제어신호(DBIC)가 디스에이블되었을 때 상기 비반전된 현재 출력 데이터(301)를 출력할 수 있다. 상기 인버전 드라이버(340)는 인버터(341) 및 스위치(342)를 포함할 수 있다. 상기 인버터(341)는 상기 현재 출력 데이터(DOC)를 반전시켜 반전된 현대 출력 데이터(302)를 생성할 수 있다. 상기 스위치(342)는 상기 현재 인버전 제어신호(DBIC)에 기초하여 상기 비반전된 현재 출력 데이터(301) 및 상기 인버터(341)에 의해 반전된 현재 출력 데이터(302) 중 하나를 출력할 수 있다. 상기 인버전 드라이버(340)의 출력은 상기 전송기(212)를 통해 전송 데이터(DQ)로서 출력될 수 있다.
상기 데이터 버스 인버전 인코딩 회로(300)는 상기 데이터 트랜지션 개수가 과반이 아니고 상기 이전 인버전 제어신호(DBIP)가 디스에이블되었을 때 상기 현재 인버전 제어신호(DBIC)를 인에이블시킬 수 있다. 상기 데이터 버스 인버전 인코딩 회로(300)는 상기 데이터 트랜지션 개수가 과반이 아니고, 상기 이전 출력 데이터(DOP)가 비반전되어 출력되었을 때 상기 현재 출력 데이터(DOC)를 반전시켜 출력할 수 있다. 상기 데이터 버스 인버전 인코딩 회로(300)는 상기 데이터 트랜지션 개수가 과반이 아니고 상기 이전 인버전 제어신호(DBIP)가 인에이블되었을 때 상기 현재 인버전 제어신호(DBIC)를 디스에이블시킬 수 있다. 상기 데이터 버스 인버전 인코딩 회로(300)는 상기 데이터 트랜지션 개수가 과반이 아니고, 상기 이전 출력 데이터(DOP)가 반전되어 출력되었을 때 상기 현재 출력 데이터(DOC)를 비반전시켜 출력할 수 있다. 상기 데이터 버스 인버전 인코딩 회로(300)는 상기 데이터 트랜지션 개수가 과반이고 상기 이전 인버전 제어신호(DBIP)가 인에이블되었을 때 상기 현재 인버전 제어신호(DBIC)를 인에이블시킬 수 있다. 상기 데이터 버스 인버전 인코딩 회로(300)는 상기 데이터 트랜지션 개수가 과반이고, 상기 이전 출력 데이터(DOP)가 반전되어 출력되었을 때 상기 현재 출력 데이터(DOC)를 반전시켜 출력할 수 있다. 상기 데이터 버스 인버전 인코딩 회로(300)는 상기 데이터 트랜지션 개수가 과반이고 상기 이전 인버전 제어신호(DBIP)가 디스에이블되었을 때 상기 현재 인버전 제어신호(DBIC)를 디스에이블시킬 수 있다. 상기 데이터 버스 인버전 인코딩 회로(300)는 상기 데이터 트랜지션 개수가 과반이고, 상기 이전 출력 데이터(DOP)가 비반전되어 출력되었을 때 상기 현재 출력 데이터(DOC)를 비반전시켜 출력할 수 있다.
도 4는 도 2에 도시된 데이터 버스 인버전 디코딩 회로(222)의 구성을 보여주는 도면이다. 상기 데이터 버스 인버전 디코딩 회로(222)는 상기 수신기(221)로부터 수신된 전송 데이터(DQ) 및 상기 현재 인버전 제어신호(DBIC)를 수신할 수 있다. 상기 데이터 버스 인버전 디코딩 회로(222)는 배타적 오어 게이트(410)를 포함할 수 있다. 상기 배타적 오어 게이트(410)는 상기 전송 데이터(DQ) 및 상기 현재 인버전 제어신호(DBIC)를 수신하여 상기 수신 데이터(DI)를 생성할 수 있다. 상기 데이터 버스 인버전 디코딩 회로(222)는 로우 레벨로 디스에이블된 현재 인버전 제어신호(DBIC)를 수신했을 때 상기 전송 데이터(DQ)를 반전시키지 않고 비반전된 전송 데이터를 상기 수신 데이터(DI)로서 출력하고, 하이 레벨로 인에이블된 현재 인버전 제어신호(DBIC)를 수신했을 때 상기 전송 데이터(DQ)를 반전시켜 반전된 전송 데이터를 상기 수신 데이터(DI)로서 출력할 수 있다.
도 5는 본 발명의 실시예에 따른 데이터 버스 인버전 인코딩 회로(500)와 상기 데이터 버스 인버전 인코딩 회로(500) 및 전송기(212)의 연결 관계를 보여주는 도면이다. 상기 데이터 버스 인버전 인코딩 회로(500)는 도 2에 도시된 데이터 버스 인버전 인코딩 회로(211)로 적용될 수 있다. 도 5에서, 상기 데이터 버스 인버전 인코딩 회로(500)는 인버전 모드 신호(MDBI)에 기초하여 제 1 인버전 모드 및 제 2 인버전 모드 중 하나로 동작할 수 있다. 상기 데이터 버스 인버전 인코딩 회로(500)는 비교기(510), 다수결 판정기(520), 제 1 인버전 제어신호 생성기(550) 및 제 2 인버전 제어신호 생성기(530) 및 인버전 드라이버(540)를 포함할 수 있다. 상기 비교기(510), 다수결 판정기(520) 및 인버전 드라이버(540)는 도 3에 도시된 데이터 인버전 버스 인코딩 회로(300)의 구성과 실질적으로 동일하므로 중복되는 설명은 하지 않기로 한다. 상기 제 1 인버전 제어신호 생성기(550)는 상기 다수결 판정기(520)의 출력에 기초하여 제 1 인버전 제어신호(DBI1) 및 제 2 인버전 제어신호(DBI2)를 생성할 수 있다. 상기 제 1 인버전 제어신호 생성기(DBI1)는 상기 다수결 판정기(520)의 출력을 비반전시켜 상기 제 1 인버전 제어신호(DBI1)를 생성할 수 있고, 상기 다수결 판정기(520)의 출력을 반전시켜 상기 제 2 인버전 제어신호(DBI2)를 생성할 수 있다. 상기 제 1 인버전 제어신호 생성기(550)는 상기 인버전 모드 신호(MDBI)에 기초하여 상기 제 1 인버전 제어신호(DBI1) 및 상기 제 2 인버전 제어신호(DBI2) 중 하나를 출력할 수 있다. 상기 제 1 인버전 제어신호 생성기(550)는 상기 제 1 인버전 모드에서 상기 인버전 모드 신호(MDBI)가 인에이블되었을 때 상기 제 1 인버전 제어신호(DBI1)를 출력하고, 상기 제 2 인버전 모드에서 상기 인버전 모드 신호(MDBI)가 디스에이블되었을 때 상기 제 2 인버전 제어신호(DBI2)를 출력할 수 있다. 상기 제 1 인버전 제어신호 생성기(550)는 인버터(551) 및 스위치(552)를 포함할 수 있다. 상기 인버터(551)는 상기 다수결 판정기(520)의 출력을 반전시킬 수 있다. 상기 스위치(552)는 상기 인버전 모드 신호(MDBI)에 의해 스위칭되어 상기 제 1 인버전 제어신호(DBI1) 및 상기 제 2 인버전 제어신호(DBI2) 중 하나를 출력할 수 있다.
상기 제 2 인버전 제어신호 생성기(530)는 상기 제 1 인버전 제어신호 생성기(550)의 출력 및 이전 인버전 제어신호(DBIP)를 수신하여 현재 인버전 제어신호(DBIC)를 생성할 수 있다. 상기 제 2 인버전 제어신호 생성기(530)는 배타적 오어 게이트(531)를 포함할 수 있다. 상기 제 2 인버전 제어신호 생성기(530)는 상기 이전 인버전 제어신호(DBIP) 및 상기 제 1 인버전 제어신호 생성기(550)의 출력이 동일한 레벨을 가질 때 로우 레벨로 디스에이블된 상기 현재 인버전 제어신호(DBIC)를 생성하고, 상기 이전 인버전 제어신호(DBIP) 및 상기 제 1 인버전 제어신호 생성기(550)의 출력이 상이한 레벨을 가질 때 하이 레벨로 인에이블된 상기 현재 인버전 제어신호(DBIC)를 생성할 수 있다.
도 2, 도 4 및 도 5를 참조하여 본 발명의 실시예에 따른 반도체 시스템(2)의 동작을 설명하면 다음과 같다. 상기 인버전 모드 신호(MDBI)가 인에이블되면 상기 데이터 전송 회로(210)는 제 1 인버전 모드로 동작할 수 있다. 상기 데이터 버스 인버전 인코딩 회로(500)는 상기 이전 출력 데이터(DOP)와 상기 현재 출력 데이터(DOC)를 비교하여 상기 데이터 트랜지션 개수를 판정할 수 있다. 상기 데이터 트랜지션 개수가 과반일 때 상기 다수결 판정기(520)의 출력에 기초하여 제 1 인버전 제어신호(DBI1)가 디스에이블될 수 있다. 상기 1 인버전 제어신호 생성기(550)는 상기 인버전 모드 신호(MDBI)에 기초하여 상기 디스에이블된 제 1 인버전 제어신호(DBI1)를 출력하고, 상기 제 2 인버전 제어신호 생성기(530)는 상기 제 1 인버전 제어신호(DBI1) 및 상기 이전 인버전 제어신호(DBIP)를 비교할 수 있다. 상기 제 2 인버전 제어신호 생성기(530)는 상기 이전 인버전 제어신호(DBIP)가 디스에이블된 상태일 때, 상기 현재 인버전 제어신호(DBIC)를 디스에이블시킬 수 있다. 상기 인버전 드라이버(540)는 상기 디스에이블된 현재 인버전 제어신호(DBIC)에 기초하여 상기 비반전된 현재 출력 데이터(501)를 상기 전송기(212)로 출력할 수 있다. 상기 제 2 인버전 제어신호 생성기(530)는 상기 이전 인버전 제어신호(DBIP)가 인에이블된 상태일 때, 상기 현재 인버전 제어신호(DBIC)를 인에이블시킬 수 있다. 상기 이전 인버전 제어신호(DBIP)가 인에이블되었다면, 상기 이전 출력 데이터(DOP)는 반전되어 상기 전송 데이터(DQ)로서 출력되었을 것이다. 상기 이전 출력 데이터(DOP)가 반전되어 상기 전송 데이터(DQ)로서 출력되었을 때, 상기 현재 출력 데이터(DOC) 또한 반전되어 출력되어야 한다. 즉, 이전 출력 데이터(DOP)와 현재 출력 데이터(DPC) 사이의 데이터 트랜지션 개수가 과반이면, 반전된 이전 출력 데이터와 반전된 현재 출력 데이터 사이의 트랜지션 개수가 과반이 되기 때문이다. 상기 인버전 드라이버(540)는 상기 인에이블된 현재 인버전 제어신호(DBIC)에 기초하여 상기 반전된 현재 출력 데이터(502)를 상기 전송기(212)로 출력할 수 있다. 상기 전송기(212)는 상기 인버전 드라이버(540)의 출력을 상기 전송 데이터(DQ)로서 상기 데이터 버스(231, 232, ..., 23n)로 출력하고, 상기 현재 인버전 제어신호(DBIC)를 상기 데이터 인버전 버스(241)로 출력할 수 있다. 상기 반전 또는 비반전된 현재 출력 데이터(510, 502)가 전송 데이터(DQ)로서 출력되면 상기 데이터 버스(231, 232, ..., 23n)의 트랜지션 개수 및/토글 개수는 최대가 될 수 있다. 상기 데이터 수신 회로(220)는 상기 수신기(221)를 통해 상기 데이터 버스(231, 232, ..., 23n) 및 상기 데이터 인버전 버스(241)를 통해 전송되는 전송 데이터(DQ) 및 현재 인버전 제어신호(DBIC)를 수신할 수 있다. 상기 데이터 버스 인버전 디코딩 회로(222)는 상기 디스에이블된 현재 인버전 제어신호(DBIC)를 수신했을 때 상기 전송 데이터(DQ)를 비반전시켜 상기 수신 데이터(DI)를 생성할 수 있다. 상기 데이터 버스 인버전 디코딩 회로(222)는 상기 인에이블된 현재 인버전 제어신호(DBIC)를 수신했을 때 상기 전송 데이터(DQ)를 반전시켜 상기 수신 데이터(DI)를 생성할 수 있다.
상기 데이터 트랜지션 개수가 과반이 아닐 때 상기 다수결 판정기(520)의 출력에 기초하여 상기 제 1 인버전 제어신호(DBI1)가 인에이블될 수 있다. 상기 제 1 인버전 제어신호 생성기(550)는 상기 인버전 모드 신호(MDBI)에 기초하여 상기 제 1 인버전 제어신호(DBI1)를 출력하고, 상기 제 2 인버전 제어신호 생성기(530)는 상기 인에이블된 제 1 인버전 제어신호(DBI1)와 상기 이전 인버전 제어신호(DBIP)를 비교할 수 있다. 상기 이전 인버전 제어신호(DBIP)가 인에이블된 상태일 때, 상기 제 2 인버전 제어신호 생성기(530)는 상기 현재 인버전 제어신호(DBIC)를 디스에이블시킬 수 있다. 상기 이전 인버전 제어신호(DBIP)가 디스에이블된 상태일 때, 상기 제 2 인버전 제어신호 생성기(530)는 상기 현재 인버전 제어신호(DBIC)를 인에이블 시킬 수 있다. 상기 인버전 드라이버(540)는 상기 현재 인버전 제어신호(DBIC)에 기초하여 상기 비반전된 현재 출력 데이터(501) 및 상기 반전된 현재 출력 데이터(502) 중 하나를 출력할 수 있다.
상기 전송기(212)는 상기 인버전 드라이버(540)의 출력에 기초하여 상기 전송 데이터(DQ)를 출력할 수 있다. 상기 전송기(212)는 상기 비반전된 현재 출력 데이터(501) 또는 상기 반전된 현재 출력 데이터(502)를 상기 전송 데이터(DQ)로서 상기 데이터 버스(231, 232, ..., 23n)로 출력하고, 상기 데이터 버스(231, 232, ..., 23n)의 트랜지션 개수 및/또는 토글 개수는 최대가 될 수 있다. 상기 전송기(212)는 상기 현재 인버전 제어신호(DBIC)를 상기 데이터 인버전 버스(241)로 출력할 수 있다. 상기 데이터 수신 회로(220)는 상기 수신기(221)를 통해 상기 데이터 버스(231, 232, ..., 23n) 및 데이터 인버전 버스(241)를 통해 전송되는 상기 전송 데이터(DQ) 및 상기 현재 인버전 제어신호(DBIC)를 수신할 수 있다. 상기 데이터 버스 인버전 디코딩 회로(222)는 상기 현재 인버전 제어신호(DBIC)에 기초하여 상기 전송 데이터(DQ)를 반전 또는 비반전시켜 상기 입력 데이터(DI)를 생성할 수 있다.
상기 인버전 모드 신호(MDBI)가 디스에이블되면 상기 데이터 전송 회로(210)는 제 2 인버전 모드로 동작할 수 있다. 상기 데이터 버스 인버전 인코딩 회로(211)는 상기 이전 출력 데이터(DOP)와 상기 현재 출력 데이터(DOC)를 비교하여 상기 데이터 트랜지션 개수를 판정할 수 있다. 상기 데이터 트랜지션 개수가 과반일 때 상기 다수결 판정기(520)의 출력에 기초하여 상기 제 2 인버전 모드 신호가 인에이블될 수 있다. 상기 제 1 인버전 제어신호 생성기(550)는 상기 인버전 모드 신호(MDBI)에 기초하여 상기 인에이블된 제 2 인버전 제어신호(DBI2)를 출력할 수 있다. 상기 제 2 인버전 제어신호 생성기(530)는 상기 이전 인버전 제어신호(DBIP)가 디스에이블된 상태일 때 상기 현재 인버전 제어신호(DBIC)를 인에이블시킬 수 있고, 상기 이전 인버전 제어신호(DBIP)가 인에이블된 상태일 때 상기 현재 인버전 제어신호(DBIC)를 디스에이블시킬 수 있다. 상기 인버전 드라이버(540)는 상기 현재 인버전 제어신호(DBIC)에 기초하여 상기 비반전된 현재 출력 데이터(501) 및 상기 반전된 현재 출력 데이터(502) 중 하나를 출력할 수 있다.
상기 전송기(212)는 상기 비반전된 현재 출력 데이터(501) 또는 상기 반전된 현재 출력 데이터(502)를 상기 전송 데이터(DQ)로서 상기 데이터 버스(231, 232, ..., 23n)로 출력하고, 상기 데이터 버스(231, 232, ..., 23n)의 트랜지션 개수 및/토글 개수는 최소가 될 수 있다. 상기 전송기(212)는 상기 현재 인버전 제어신호(DBIC)를 상기 데이터 인버전 버스(241)로 출력할 수 있다. 상기 데이터 수신 회로(220)는 상기 수신기(221)를 통해 상기 데이터 버스(231, 232, ..., 23n) 및 상기 데이터 인버전 버스(241)를 통해 전송되는 상기 전송 데이터(DQ) 및 상기 현재 인버전 제어신호(DBIC)를 수신할 수 있다. 상기 데이터 버스 인버전 디코딩 회로(222)는 상기 현재 인버전 제어신호(DBIC)에 기초하여 상기 전송 데이터(DQ)를 반전 또는 비반전시켜 상기 수신 데이터(DI)를 생성할 수 있다.
상기 데이터 트랜지션 개수가 과반이 아닐 때 상기 다수결 판정기(520)의 출력에 기초하여 상기 제 2 인버전 모드 신호(DBI2)가 디스에이블될 수 있다. 상기 제 1 인버전 제어신호 생성기(550)는 상기 인버전 모드 신호(MDBI)에 기초하여 상기 디스에이블된 제 2 인버전 제어신호(DBI2)를 출력할 수 있다. 상기 제 2 인버전 제어신호 생성기(530)는 상기 이전 인버전 제어신호(DBIP)가 디스에이블된 상태일 때 상기 현재 인버전 제어신호(DBIC)를 디스에이블시킬 수 있고, 상기 이전 인버전 제어신호(DBIP)가 인에이블된 상태일 때 상기 현재 인버전 제어신호(DBIC)를 인에이블시킬 수 있다. 상기 인버전 드라이버(540)는 상기 현재 인버전 제어신호(DBIC)에 기초하여 상기 비반전된 현재 출력 데이터(501) 및 상기 반전된 현재 출력 데이터(502) 중 하나를 출력할 수 있다. 상기 전송기(212)는 상기 비반전된 현재 출력 데이터(501) 또는 상기 반전된 현재 출력 데이터(502)를 상기 전송 데이터(DQ)로서 상기 데이터 버스(231, 232, ..., 23n)로 출력하고, 상기 데이터 버스(231, 232, ..., 23n)의 트랜지션 개수 및/토글 개수는 최소가 될 수 있다. 상기 전송기(212)는 상기 현재 인버전 제어신호(DBIC)를 상기 데이터 인버전 버스(241)로 출력할 수 있다. 상기 데이터 수신 회로(220)는 상기 수신기(221)를 통해 상기 데이터 버스(231, 232, ..., 23n) 및 데이터 인버전 버스(241)를 통해 전송되는 상기 전송 데이터 (DQ)및 상기 현재 인버전 제어신호(DBIC)를 수신할 수 있다. 상기 데이터 버스 인버전 디코딩 회로(222)는 상기 현재 인버전 제어신호(DBIC)에 기초하여 상기 전송 데이터(DQ)를 반전 또는 비반전시켜 상기 수신 데이터(DI)를 생성할 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 시스템(6)의 구성을 보여주는 도면이다. 도 6에서, 상기 반도체 시스템(6)은 데이터 전송 회로(610) 및 데이터 수신 회로(620)를 포함하고, 상기 데이터 전송 회로(610) 및 상기 데이터 수신 회로(620)는 신호 전송 라인을 통해 연결될 수 있다. 상기 신호 전송 라인은 전송 데이터(DQ<0:n>)가 전송되는 데이터 버스(631, 632, ..., 63n) 및 상기 인버전 제어신호(DBI)가 전송되는 데이터 인버전 버스(641)를 포함할 수 있다. 상기 데이터 전송 회로(610)는 데이터 버스 인버전 인코딩 회로(611), 전송기(612) 및 패드(613)를 포함하고, 상기 데이터 수신 회로(620)는 패드(623), 수신기(621) 및 데이터 버스 인버전 디코딩 회로(622)를 포함할 수 있다. 상기 반도체 시스템(6)은 도 2에 도시된 반도체 시스템(2)과 실질적으로 동일한 구성을 가질 수 있다. 동일한 구성요소에 대한 중복되는 설명은 하지 않기로 한다.
도 6에서, 상기 데이터 수신 회로(620)는 터미네이션 회로(624)를 더 포함할 수 있다. 상기 터미네이션 회로(624)는 상기 신호 전송 라인의 개수만큼 구비될 수 있다. 상기 터미네이션 회로(624)는 상기 데이터 버스(631, 632, ..., 63n) 및 상기 데이터 인버전 버스(641)의 전압 레벨을 소정 전압 레벨로 각각 터미네이션시킬 수 있다. 상기 소정 전압 레벨은 터미네이션 전압에 대응하는 전압 레벨일 수 있다. 상기 터미네이션 회로(624)는 터미네이션 모드 신호(MTT)에 기초하여 상기 신호 전송 라인을 제 1 터미네이션 전압(VTT1) 및 제 2 터미네이션 전압(VTT2) 중 하나로 각각 터미네이션시킬 수 있다. 예를 들어, 상기 터미네이션 회로(624)는 제 1 터미네이션 모드에서 상기 신호 전송 라인을 제 1 터미네이션 전압(VTT1)으로 구동하고, 제 2 터미네이션 모드에서 상기 신호 전송 라인을 제 2 터미네이션 전압(VTT2)으로 구동할 수 있다. 상기 제 2 터미네이션 전압(VTT2)은 상기 제 1 터미네이션 전압(VTT1)보다 높은 레벨을 가질 수 있다. 예를 들어, 상기 제 1 터미네이션 전압(VTT1)은 접지전압(VSS)에 대응하는 전압 레벨을 가질 수 있다. 상기 제 2 터미네이션 전압(VTT2)은 상기 신호 전송 라인을 통해 전송되는 신호의 스윙 폭의 중간에 대응하는 전압 레벨을 가질 수 있다.
상기 터미네이션 회로(624)는 터미네이션 저항(624-1), 스위치(624-2) 및 캐패시터(624-3)를 포함할 수 있다. 상기 터미네이션 저항(624-1)의 일 단은 상기 신호 전송 라인과 연결될 수 있다. 상기 터미네이션 저항(624-1)의 타 단은 상기 스위치(624-2)와 연결될 수 있다. 상기 스위치(624-2)는 상기 터미네이션 모드 신호(MTT)에 기초하여 상기 터미네이션 저항(624-1)의 타 단을 제 1 터미네이션 전압(VTT1) 단자와 연결할 수 있다. 상기 제 1 터미네이션 전압(VTT1) 단자는 접지전압(VSS) 단자와 연결될 수 있다. 상기 제 2 터미네이션 전압(VTT2) 단자는 상기 캐패시터(624-3)의 일 단과 연결되고, 상기 캐패시터(624-3)의 타 단은 상기 접지전압(VSS) 단자와 연결될 수 있다. 상기 데이터 수신 회로(620)는 터미네이션 전압 생성기(625)를 더 포함할 수 있다. 상기 터미네이션 전압 생성기(625)는 제 2 터미네이션 전압(VTT2)을 생성하고, 상기 제 2 터미네이션 전압(VTT2)을 상기 제 2 터미네이션 전압(VTT2) 단자로 공급할 수 있다. 따라서, 상기 터미네이션 전압 생성기(625)는 상기 제 2 터미네이션 전압(VTT2) 단자를 상기 제 2 터미네이션 전압(VTT2) 레벨로 유지시킬 수 있다.
상기 제 1 터미네이션 모드는 로우 터미네이션 모드일 수 있고, 상기 제 2 터미네이션 모드는 센터 터미네이션 모드일 수 있다. 상기 제 2 터미네이션 모드에서 상기 신호 전송 라인은 제 2 터미네이션 전압(VTT2) 레벨로 터미네이션되므로, 고속으로 신호를 전송할 때 상기 신호 전송 라인이 상기 제 2 터미네이션 전압(VTT2) 레벨을 유지할수록 상기 신호 전송 라인을 통해 정확한 신호가 전송될 수 있다. 따라서, 상기 데이터 전송 회로(610) 및 상기 데이터 버스 인버전 인코딩 회로(611)는 제 1 인버전 모드로 동작할 수 있고, 상기 신호 전송 라인의 트랜지션 개수 또는 토글 개수가 최대가 되도록 데이터 버스 인버전 동작을 수행할 수 있다. 상기 제 1 터미네이션 모드에서 상기 신호 전송 라인은 제 1 터미네이션 전압(VTT1) 레벨로 터미네이션되므로, 상기 데이터 전송 회로(610) 및 상기 데이터 버스 인버전 인코딩 회로(611)는 제 2 인버전 모드로 동작할 수 있고, 상기 신호 전송 라인의 트랜지션 개수 또는 토글 개수가 최소가 되도록 데이터 버스 인버전 동작을 수행하여, 신호 전송 라인을 통해 신호가 전송될 때 소모되는 전력을 최소화시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 이전 출력 데이터와 현재 출력 데이터를 비교하여 데이터 트랜지션 개수가 최대가 되도록 상기 현재 출력 데이터를 반전 또는 비반전시켜 출력하는 데이터 버스 인버전 인코딩 회로; 및
    상기 데이터 버스 인버전 인코딩 회로의 출력에 기초하여 데이터 전송 라인을 구동하는 전송기를 포함하는 데이터 전송 회로.
  2. 제 1 항에 있어서,
    상기 데이터 버스 인버전 인코딩 회로는 상기 데이터 트랜지션 개수 및 상기 이전 출력 데이터가 반전되어 출력되었는지 여부에 기초하여 상기 현재 출력 데이터를 반전 또는 비반전시켜 출력하는 데이터 전송 회로.
  3. 제 2 항에 있어서,
    상기 데이터 버스 인버전 인코딩 회로는 상기 데이터 트랜지션 개수가 과반이 아니고 상기 이전 출력 데이터가 비반전되어 출력되었을 때 상기 현재 출력 데이터를 반전시키는 데이터 전송 회로.
  4. 제 2 항에 있어서,
    상기 데이터 버스 인버전 인코딩 회로는 상기 데이터 트랜지션 개수가 과반이 아니고 상기 이전 출력 데이터가 반전되어 출력되었을 때 상기 현재 출력 데이터를 비반전시키는 데이터 전송 회로.
  5. 제 2 항에 있어서,
    상기 데이터 버스 인버전 인코딩 회로는 상기 데이터 트랜지션 개수가 과반이고 상기 이전 출력 데이터가 반전되어 출력되었을 때 상기 현재 출력 데이터를 반전시켜 출력하는 데이터 전송 회로.
  6. 제 2 항에 있어서,
    상기 데이터 버스 인버전 인코딩 회로는 상기 데이터 트랜지션 개수가 과반이고 상기 이전 출력 데이터가 비반전되어 출력되었을 때 상기 현재 출력 데이터를 비반전시켜 출력하는 데이터 전송 회로.
  7. 제 1 항에 있어서,
    상기 데이터 버스 인버전 인코딩 회로는 상기 이전 출력 데이터의 레벨과 상기 현재 출력 데이터의 레벨을 비교하는 비교기;
    상기 비교기의 출력에 기초하여 상기 데이터 트랜지션 개수를 감지하는 다수결 판정기;
    이전 인버전 제어신호와 상기 다수결 판정기의 출력에 기초하여 현재 인버전 제어신호를 생성하는 인버전 제어신호 생성기; 및
    상기 현재 인버전 제어신호에 기초하여 상기 현재 출력 데이터를 반전 또는 비반전시키는 인버전 드라이버를 포함하는 데이터 전송 회로.
  8. 제 1 항에 있어서,
    상기 데이터 버스 인버전 인코딩 회로는 제 1 인버전 모드 및 제 2 인버전 모드로 동작하고,
    상기 제 1 인버전 모드에서 상기 이전 출력 데이터와 상기 현재 출력 데이터를 비교하여 상기 데이터 트랜지션 개수가 최대가 되도록 상기 현재 출력 데이터를 반전 또는 비반전시켜 출력하고,
    상기 제 2 인버전 모드에서 상기 이전 출력 데이터와 상기 현재 출력 데이터를 비교하여 상기 데이터 트랜지션 횟수가 최소가 되도록 상기 현재 출력 데이터를 반전 또는 비반전시켜 출력하는 데이터 전송 회로.
  9. 제 8 항에 있어서,
    상기 데이터 버스 인버전 인코딩 회로는 상기 이전 출력 데이터의 레벨과 상기 현재 출력 데이터의 레벨을 비교하는 비교기;
    상기 비교기의 출력에 기초하여 상기 데이터 트랜지션 개수를 감지하는 다수결 판정기;
    상기 다수결 판정기의 출력으로부터 제 1 인버전 제어신호 및 제 2 인버전 제어신호를 생성하고, 인버전 모드 신호에 기초하여 상기 제 1 인버전 제어신호 및 상기 제 2 인버전 제어신호 중 하나를 출력하는 제 1 인버전 제어신호 생성기;
    이전 인버전 제어신호 및 상기 제 1 인버전 제어신호 생성기의 출력에 기초하여 현재 인버전 제어신호를 생성하는 제 2 인버전 제어신호 생성기; 및
    상기 현재 인버전 제어신호에 기초하여 상기 현재 출력 데이터를 반전 또는 비반전시키는 인버전 드라이버를 포함하는 데이터 전송 회로.
  10. 이전 출력 데이터와 현재 출력 데이터를 비교하여 데이터 트랜지션 개수가 최대가 되도록 현재 인버전 제어신호를 생성하고, 상기 현재 인버전 제어신호에 기초하여 상기 현재 출력 데이터를 반전 또는 비반전시켜 전송 데이터를 출력하는 데이터 전송 회로; 및
    상기 신호 전송 라인으로부터 상기 전송 데이터 및 상기 현재 인버전 제어신호를 수신하여 수신 데이터를 생성하는 데이터 수신 회로를 포함하는 반도체 시스템.
  11. 제 10 항에 있어서,
    상기 데이터 전송 회로는 상기 데이터 트랜지션 개수 및 상기 이전 출력 데이터가 반전되어 출력되었는지 여부에 기초하여 상기 현재 출력 데이터를 반전 또는 비반전시켜 출력하는 데이터 버스 인버전 인코딩 회로; 및
    상기 데이터 버스 인버전 인코딩 회로의 출력에 기초하여 상기 전송 데이터 및 상기 현재 인버전 버스 신호를 전송하는 전송기를 포함하는 반도체 시스템.
  12. 제 11 항에 있어서,
    상기 데이터 버스 인버전 인코딩 회로는 상기 이전 출력 데이터의 레벨과 상기 현재 출력 데이터의 레벨을 비교하는 비교기;
    상기 비교기의 출력에 기초하여 상기 데이터 트랜지션 횟수를 감지하는 다수결 판정기;
    이전 인버전 제어신호와 상기 다수결 판정기의 출력에 기초하여 현재 인버전 제어신호를 생성하는 인버전 제어신호 생성기; 및
    상기 현재 인버전 제어신호에 기초하여 상기 현재 출력 데이터를 반전 또는 비반전시키는 인버전 드라이버를 포함하는 반도체 시스템.
  13. 제 10 항에 있어서,
    상기 데이터 전송 회로는 제 1 인버전 모드에서 상기 데이터 트랜지션 횟수가 최대가 되도록 상기 현재 인버전 제어신호를 생성하고 상기 현재 인버전 제어신호에 기초하여 상기 현재 출력 데이터를 반전 또는 비반전시켜 출력하고, 제 2 인버전 모드에서 상기 데이터 트랜지션 횟수가 최소가 되도록 상기 현재 인버전 제어신호를 생성하고 상기 현재 인버전 제어신호에 기초하여 상기 현재 출력 데이터를 반전 또는 비반전시켜 출력하는 데이터 버스 인버전 인코딩 회로; 및
    상기 데이터 버스 인버전 인코딩 회로의 출력에 기초하여 상기 전송 데이터 및 상기 현재 인버전 제어신호를 전송하는 전송기를 포함하는 반도체 시스템.
  14. 제 13 항에 있어서,
    상기 데이터 버스 인버전 인코딩 회로는 상기 이전 출력 데이터의 레벨과 상기 현재 출력 데이터의 레벨을 비교하는 비교기;
    상기 비교기의 출력에 기초하여 상기 데이터 트랜지션 횟수를 감지하는 다수결 판정기;
    상기 다수결 판정기의 출력으로부터 제 1 인버전 제어신호 및 제 2 인버전 제어신호를 생성하고, 인버전 모드 신호에 기초하여 상기 제 1 인버전 제어신호 및 상기 제 2 인버전 제어신호 중 하나를 출력하는 제 1 인버전 제어신호 생성기;
    이전 인버전 제어신호 및 상기 제 1 인버전 제어신호 생성기의 출력에 기초하여 현재 인버전 제어신호를 생성하는 제 2 인버전 제어신호 생성기; 및
    상기 현재 인버전 제어신호에 기초하여 상기 현재 출력 데이터를 반전 또는 비반전시키는 인버전 드라이버를 포함하는 반도체 시스템.
  15. 제 10 항에 있어서,
    상기 데이터 수신 회로는 상기 전송 데이터 및 상기 현재 인버전 제어신호를 수신하는 수신기; 및
    상기 현재 인버전 제어신호에 기초하여 수신기의 출력을 반전 또는 비반전시켜 상기 수신 데이터를 생성하는 데이터 버스 인버전 디코딩 회로를 포함하는 반도체 시스템.
  16. 제 15 항에 있어서,
    상기 데이터 버스 인버전 디코딩 회로는 상기 현재 인버전 신호가 인에이블되었을 때 상기 수신기의 출력을 반전시켜 상기 수신 데이터를 생성하고, 상기 현재 인버전 신호가 디스에이블되었을 때 상기 수신기의 출력을 비반전시켜 상기 수신 데이터를 생성하는 반도체 시스템.
  17. 제 13 항에 있어서,
    상기 전송 데이터 및 상기 현재 인버전 제어신호가 전송되는 신호 전송 라인을 더 포함하고,
    상기 데이터 수신 회로는 상기 신호 전송 라인과 연결되는 터미네이션 회로를 더 포함하는 반도체 시스템.
  18. 제 17 항에 있어서,
    상기 터미네이션 회로는 일 단이 상기 신호 전송 라인과 연결되는 터미네이션 저항; 및
    터미네이션 모드 신호에 기초하여 상기 터미네이션 저항의 타 단을 제 1 터미네이션 전압 단자 및 제 2 터미네이션 전압 단자 중 하나로 연결하는 터미네이션 스위치를 포함하는 반도체 시스템.
  19. 제 18 항에 있어서,
    상기 제 2 터미네이션 전압은 상기 제 1 터미네이션 전압보다 높은 레벨을 갖고, 상기 데이터 수신 회로는 상기 제 2 터미네이션 전압을 생성하는 터미네이션 전압 생성기를 더 포함하는 반도체 시스템.
  20. 제 19 항에 있어서,
    상기 터미네이션 저항의 타 단이 상기 제 1 터미네이션 전압 단자와 연결되었을 때, 상기 데이터 버스 인버전 인코딩 회로는 상기 제 2 인버전 모드로 동작하고, 상기 터미네이션 저항의 타 단이 상기 제 2 터미네이션 전압 단자와 연결되었을 때, 상기 데이터 버스 인버전 인코딩 회로는 상기 제 1 인버전 모드로 동작하는 반도체 시스템.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111627474B (zh) * 2020-05-29 2022-06-10 西安紫光国芯半导体有限公司 传输数据总线驱动电路以及方法、电子设备
US11294838B2 (en) 2020-07-29 2022-04-05 Micron Technology, Inc. Signaling mechanism for bus inversion

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7907108B2 (en) * 2003-10-28 2011-03-15 Samsung Electroniccs Co., Ltd. Source driver circuits and methods providing reduced power consumption for driving flat panel displays
US7469022B2 (en) * 2004-11-23 2008-12-23 Via Technologies, Inc. Methods and apparatus for symmetrical phase-shift keying
KR100578219B1 (ko) * 2004-12-30 2006-05-12 주식회사 하이닉스반도체 온-칩 데이터 전송 제어장치 및 그 제어방법
US7530004B1 (en) * 2005-04-21 2009-05-05 Neural Systems Corp. Error correction apparatus using forward and reverse threshold functions
KR100643498B1 (ko) * 2005-11-21 2006-11-10 삼성전자주식회사 반도체 메모리에서의 데이터 버스 반전 회로 및 데이터버스 반전 방법
KR100780955B1 (ko) * 2006-08-14 2007-12-03 삼성전자주식회사 데이터 반전 방식을 사용하는 메모리 시스템
US7522073B1 (en) * 2007-11-30 2009-04-21 Qimonda North America Corp. Self-adapted bus inversion
CN101499243A (zh) * 2008-01-28 2009-08-05 联咏科技股份有限公司 用于数据传输接口中减少数据转态的方法及其相关装置
US9087025B2 (en) * 2009-02-05 2015-07-21 Micron Technology, Inc. Data encoding using spare channels in a memory system
US8903000B2 (en) * 2010-10-12 2014-12-02 Panasonic Corporation Transmission circuit, reception circuit, transmission method, reception method, communication system and communication method therefor
JP5592825B2 (ja) * 2011-03-29 2014-09-17 ルネサスエレクトロニクス株式会社 表示装置用データ伝送システム、表示装置用データ伝送方法及び表示装置
US9160394B2 (en) * 2012-02-01 2015-10-13 Sony Corporation Data reproduction circuit and data transmission device
US9529749B2 (en) 2013-03-15 2016-12-27 Qualcomm Incorporated Data bus inversion (DBI) encoding based on the speed of operation
CN103888331A (zh) * 2014-02-24 2014-06-25 北京科东电力控制系统有限责任公司 一种用于配电终端的通用高速总线装置及其数据交互方法
US9665527B2 (en) 2014-12-09 2017-05-30 Intel Corporation Dynamic bus inversion with programmable termination level to maintain programmable target ratio of ones and zeros in signal lines
US20160173134A1 (en) * 2014-12-15 2016-06-16 Intel Corporation Enhanced Data Bus Invert Encoding for OR Chained Buses
US9984035B2 (en) * 2015-08-27 2018-05-29 Qualcomm Incorporated Efficient encoding and decoding architecture for high-rate data transfer through a parallel bus
KR20170025876A (ko) * 2015-08-31 2017-03-08 에스케이하이닉스 주식회사 고속 통신을 위한 전송 장치, 이를 포함하는 인터페이스 회로 및 시스템
US10146719B2 (en) * 2017-03-24 2018-12-04 Micron Technology, Inc. Semiconductor layered device with data bus
US10853300B2 (en) * 2017-03-31 2020-12-01 Intel Corporation Low latency statistical data bus inversion for energy reduction

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