KR100780955B1 - 데이터 반전 방식을 사용하는 메모리 시스템 - Google Patents

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최중용
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Abstract

반도체 메모리 장치는, 데이터 반전/비반전부, 플랙 출력부, 및 데이터 출력부를 포함한다. 데이터 반전/비반전부는, 저주파수 동작에서 또는 고주파수 동작에서 각각 발생되는 제1 또는 제2 반전 제어 신호들에 응답하여, 메모리 셀 어레이로부터 연속적으로 수신되는 내부 출력 데이터를 반전 또는 비반전하여 출력 데이터로서 연속적으로 출력한다. 플랙 출력부는, 제1 또는 제2 반전 제어 신호들에 응답하여, 출력 데이터의 반전 여부를 지시하는 플랙 신호를 출력한다. 데이터 출력부는, 출력 데이터에 근거하여, 데이터 입출력 패드들을 저주파수 동작에서 LVCMOS 신호 전송 방식으로, 그리고 고주파수 동작에서 POD 신호 전송 방식으로 구동한다. 데이터 반전/비반전부는, 현재 내부 출력 데이터 직전의 출력 데이터에 대한 현재 내부 출력 데이터의 대응하는 비트들의 반전 개수가 내부 출력 데이터의 폭(width)의 1/2를 초과할 때의 제1 반전 제어 신호에 응답하여 현재 내부 출력 데이터를 반전하고, 현재 내부 출력 데이터에 포함된 "0"의 개수가 내부 출력 데이터의 폭의 1/2를 초과할 때의 제2 반전 제어 신호에 응답하여 현재 내부 출력 데이터를 반전한다.

Description

데이터 반전 방식을 사용하는 메모리 시스템{Memory system using data inversion scheme}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1a는 LVCMOS 신호 전송 방식을 사용하는 메모리 시스템(10)을 설명하는 도면이다.
도 1b는 POD 신호 전송 방식을 사용하는 메모리 시스템(20)을 설명하는 도면이다.
도 2는 메모리 시스템의 동작 주파수에 따른 LVCMOS 신호 전송 방식에서 소비되는 전력 및 POD 신호 전송 방식에서 소비되는 전력을 비교하는 도표이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치(100)를 설명하는 블락 다이어그램이다.
도 4는 본 발명에 따른 LVCMOS 신호 전송 방식을 위한 데이터 반전 방식의 일례(200)를 설명하는 흐름도(flow chart)이다.
도 5는 도 4의 데이터 반전 방법에 따른 출력 데이터 및 플랙 신호의 일례와, 출력 데이터 및 플랙 신호의 일례에 대응하는 타이밍 다이어그램의 일례를 설명하는 도면이다.
도 6은 본 발명에 따른 POD 신호 전송 방식을 위한 데이터 반전 방법의 일례(300)를 설명하는 흐름도이다.
도 7은 도 6의 데이터 반전 방법에 따른 출력 데이터 및 플랙 신호의 일례와, 출력 데이터 및 플랙 신호의 일례에 대응하는 타이밍 다이어그램의 일례를 설명하는 도면이다.
도 8은 본 발명에 따른 데이터 반전 방법(300)을 사용하는 POD 신호 전송 방식에서의 소비 전력 감소 및 데이터 반전 방법(200)을 사용하는 LVCMOS 신호 전송 방식에서의 소비 전력 감소를 설명하는 그래프(graph)이다.
도 9는 본 발명의 실시예에 따른 메모리 컨트롤러(400)를 설명하는 블락 다이어그램이다.
도 10은 본 발명의 실시예에 따른 메모리 시스템(500)을 설명하는 블락 다이어그램이다.
< 도면의 주요 부분에 대한 부호의 설명>
108: 제1 반전 제어부 116: 제2 반전 제어부
124: 데이터 반전/비반전 부 140: 제1 출력 드라이버 부
142: 제2 출력 드라이버 부
본 발명은 메모리 시스템에 관한 것으로, 보다 상세하게는, 데이터 버스 반 전 방식을 사용하는 메모리 시스템에 관한 것이다.
반도체 장치 사이에 전송선(transmission line)을 통해 데이터를 전송하는 방식에는 LVCMOS(low voltage complimentary metal oxide semiconductor) 신호 전송 방식(signalling type) 및 POD(pseudo open drain) 신호 전송 방식이 있을 수 있다.
도 1a는 LVCMOS 신호 전송 방식을 사용하는 메모리 시스템(10)을 설명하는 도면이다. 도 1a를 참조하면, 메모리 시스템(10)은, 디램(DRAM)(dynamic random access memory)과 같은 반도체 메모리 장치(11), 데이터 버스들(data buses)인 전송선들(16), 및 메모리 컨트롤러(memory controller)(17)를 포함한다.
반도체 메모리 장치(11)는 다수의 트랜시버들(transceivers)(12) 및 데이터 입출력 패드들(pads)(또는 DQ 패드들)(15)을 포함한다. 트랜시버(12)는 출력 드라이버(output driver)(13) 및 입력 버퍼(input buffer)(14)를 포함한다.
메모리 컨트롤러(17)는 반도체 메모리 장치(11)의 데이터 독출 동작(data read operation)과 데이터 기입 동작(data write operation)을 제어한다. 메모리 컨트롤러(17)는 다수의 트랜시버들(18) 및 DQ 패드들(21)을 포함한다. 트랜시버(18)는 출력 드라이버(19) 및 입력 버퍼(20)를 포함한다.
반도체 메모리 장치(11)의 출력 드라이버(13)는 피모스(PMOS) 트랜지스터 및 엔모스(NMOS) 트랜지스터를 포함하는 인버터 타입(inverter type)의 드라이버이거나, 또는 버퍼 타입(buffer type)의 드라이버일 수 있다. 출력 드라이버(13)는 특성 임피던스(characteristic impedance)의 일례가 50(ohm)인 전송선(16)을 전원 전 압(VDDQ) 또는 접지 전압(VSSQ)으로 구동(drive)하여 데이터를 메모리 컨트롤러(17)의 입력 버퍼(20)로 전송한다.
메모리 컨트롤러(17)의 출력 드라이버(19)는 피모스(PMOS) 트랜지스터 및 엔모스(NMOS) 트랜지스터를 포함하는 인버터 타입의 드라이버거나, 또는 버퍼 타입의 드라이버일 수 있다. 출력 드라이버(19)는 전송선(16)을 전원 전압(VDDQ) 또는 접지 전압(VSSQ)으로 구동하여 데이터를 반도체 메모리 장치(11)의 입력 버퍼(14)로 전송한다.
LVCMOS 신호 전송 방식에서 전송선(16)의 전압은 전원 전압(VDDQ)(즉, 하이 레벨(high level)) 및 접지 전압(VSSQ)(즉, 로우 레벨(low level)) 사이에서 변한다. 따라서, 전송선(16)에서의 데이터 신호의 스윙 폭(swing range)이 크므로, LVCMOS 신호 전송 방식은 메모리 시스템(10)의 저주파수 동작에 주로 사용된다. 상기 저주파수는, 예를 들어, 300 [MHz] 미만의 주파수일 수 있다. LVCMOS 신호 전송 방식에서 데이터가 전송선(16)을 통해 전송될 때 직류 전력(DC(direct current) power)은 없고 교류 전력(AC(alternating current) power)만 존재하므로, LVCMOS 신호 전송 방식에서의 전력 소비는 상대적으로 작다.
도 1b는 POD 신호 전송 방식을 사용하는 메모리 시스템(20)을 설명하는 도면이다. 도 1b를 참조하면, 메모리 시스템(20)은, 반도체 메모리 장치(21), 데이터 버스들인 전송선들(27), 및 메모리 컨트롤러(28)를 포함한다.
반도체 메모리 장치(21)는, 예를 들어, 그래픽 더블 데이터 레이트 동기식 디램(graphic double data rate synchronous DRAM)일 수 있고, 다수의 트랜시버 들(22) 및 DQ 패드들(26)을 포함한다. 트랜시버(22)는, 출력 드라이버(23), 종단 저항(termination resistor)(RT1), 스위치(24), 및 입력 버퍼(25)를 포함한다. 전원 전압(VDDQ)이 연결된 일단(a terminal)을 가지는 종단 저항(RT1)과, 스위치(24)는 ODT(on die termination) 회로를 구성한다. 상기 ODT 회로는 전송선(27)을 통해 전송되는 데이터의 반사(reflection)로 인한 데이터의 왜곡(distortion)을 방지(prevention)하는 종단 정합 회로(termination matching circuit)이다. ODT 회로는 스위치(24)가 턴-온(turn-on)될 때 활성화(activation)된다.
메모리 컨트롤러(28)는 반도체 메모리 장치(21)의 데이터 독출 동작과 데이터 기입 동작을 제어한다. 메모리 컨트롤러(28)는 다수의 트랜시버들(29) 및 DQ 패드들(33)을 포함한다. 트랜시버(29)는, 출력 드라이버(30), 종단 저항(RT2), 스위치(31), 및 입력 버퍼(32)를 포함하고, 전원 전압(VDDQ)이 연결된 일단을 가지는 종단 저항(RT2)과, 스위치(31)는, 스위치(31)가 턴-온될 때 활성화되는 ODT 회로를 구성한다.
반도체 메모리 장치(21)의 출력 드라이버(23)는 피모스(PMOS) 트랜지스터 및 엔모스(NMOS) 트랜지스터를 포함하는 인버터 타입의 드라이버이거나, 또는 버퍼 타입의 드라이버일 수 있다. 출력 드라이버(23)는 특성 임피던스의 일례가 50(ohm)인 전송선(27)을 전원 전압(VDDQ) 또는 접지 전압(VSSQ)으로 구동하여 데이터를 메모리 컨트롤러(28)의 입력 버퍼(32)로 전송한다. 데이터가 메모리 컨트롤러(28)의 입력 버퍼(32)로 전송될 때, 반도체 메모리 장치(21)의 ODT 회로는 비활성화(inactivation)되고 메모리 컨트롤러(28)의 ODT 회로는 활성화된다. 따라서, 출 력 드라이버(23)의 엔모스(NMOS) 트랜지스터가 턴-온되어 전송선(27)의 전압이 접지 전압(VSSQ) 보다 높은 전압(로우 레벨)으로 유지될 때, 메모리 컨트롤러(28)의 활성화된 ODT 회로, 전송선(27), 및 출력 드라이버(23)의 턴-온된 엔모스(NMOS) 트랜지스터를 통해 대기 전류(standby current)가 흘러 직류 전력이 발생한다. 즉, 전송선(27)의 전압이 로우 레벨일 때(즉, 전송선(27)에서의 데이터가 "0"일 때), 직류 전력이 발생한다.
메모리 컨트롤러(28)의 출력 드라이버(30)는 피모스(PMOS) 트랜지스터 및 엔모스(NMOS) 트랜지스터를 포함하는 인버터 타입의 드라이버이거나, 또는 버퍼 타입의 드라이버일 수 있다. 출력 드라이버(30)는 전송선(27)을 전원 전압(VDDQ) 또는 접지 전압(VSSQ)으로 구동하여 데이터를 반도체 메모리 장치(21)의 입력 버퍼(25)로 전송한다. 데이터가 반도체 메모리 장치(21)의 입력 버퍼(25)로 전송될 때, 반도체 메모리 장치(21)의 ODT 회로는 활성화되고 메모리 컨트롤러(28)의 ODT 회로는 비활성화된다. 따라서, 출력 드라이버(30)의 엔모스(NMOS) 트랜지스터가 턴-온되어 전송선(27)의 전압이 접지 전압(VSSQ) 보다 높은 전압(로우 레벨)으로 유지될 때, 반도체 메모리 장치(21)의 활성화된 ODT 회로, 전송선(27), 및 출력 드라이버(30)의 턴-온된 엔모스(NMOS) 트랜지스터를 통해 대기 전류가 흘러 직류 전력이 발생한다.
POD 신호 전송 방식에서 전송선(27)의 전압은 ODT 회로의 존재로 인해 전원 전압(VDDQ)(하이 레벨)과, 접지 전압(VSSQ)보다 높은 전압(로우 레벨) 사이에서 변한다. 따라서, 전송선(27)에서의 데이터 신호의 스윙 폭이 작고 ODT 회로에 의해 전원 전압(VDDQ)의 오버슈트(overshoot) 또는 언더슈트(undershoot)가 없으므로, POD 신호 전송 방식은 메모리 시스템(20)의 고주파수 동작에 주로 사용된다. 상기 고주파수는, 예를 들어, 300 [MHz] 이상의 주파수일 수 있다. POD 신호 전송 방식에서 데이터가 전송선(27)을 통해 전송될 때 직류 전력(DC power) 및 교류 전력(AC power)이 모두 존재하므로, POD 신호 전송 방식에서의 전력 소비는 상대적으로 크다.
도 2는 메모리 시스템의 동작 주파수(operating frequency)에 따른 LVCMOS 신호 전송 방식에서 소비되는 전력 및 POD 신호 전송 방식에서 소비되는 전력을 비교하는 도표이다.
도 2의 도표에서 하나의 DQ 패드를 통해 데이터가 전달될 때의 교류 전력(AC power)은 아래의 [수학식 1]에 의해 계산된다.
[수학식 1]
AC power = VDDQ2*C*F
[수학식 1]에서 VDDQ는 전원 전압을 지시(indication)하고, C는 반도체 메모리 장치로부터 메모리 컨트롤러로 데이터가 전송될 때 반도체 메모리 장치의 출력 드라이버에서 전송선 방향으로 바라 본 부하 커패시턴스(load capacitance) 또는 메모리 컨트롤러로부터 반도체 메모리 장치로 데이터가 전송될 때 메모리 컨트롤러의 출력 드라이버에서 전송선 방향으로 바라 본 부하 커패시턴스를 지시하고, F는 메모리 시스템의 동작 주파수를 지시한다.
도 2의 도표에서 하나의 DQ 패드를 통해 데이터가 전달될 때의 직류 전력(DC power)은 아래의 [수학식 2]에 의해 계산된다.
[수학식 2]
DC power = VDDQ2/(RT + Ron)
[수학식 2]에서 VDDQ는 전원 전압을 지시하고, RT는 종단 저항값(termination resistance)을 지시하고, Ron은 출력 드라이버에 포함된 엔모스(NMOS) 트랜지스터의 온 저항값(on resistance)을 지시한다.
도 2에서의 전력 값은 전원 전압(VDDQ)이 1.2(volt)일 때 32개의 DQ 패드들을 통해 데이터가 전달되는 경우의 평균 전력 값이다. 도 2의 도표를 참조하면, POD 신호 전송 방식에서는 직류 전력 및 교류 전력이 모두 존재하고, 직류 전력이 교류 전력 보다 상대적으로 많은 부분을 차지한다. 그리고, LVCMOS 신호 전송 방식에서는 직류 전력이 없고 교류 전력만이 존재한다.
한편, 이동 전화기(mobile phone)와 같은 휴대 장치(portable device)에 포함된 메모리 시스템은 작은 전력을 소비할 것이 요구된다. 따라서, 메모리 시스템에서 소비되는 전력을 감소시키기 위하여, POD 신호 전송 방식에서는 직류 전력 성분이 감소될 필요가 있고, LVCMOS 신호 전송 방식에서는 교류 전력 성분이 감소될 필요가 있다.
또한, LVCMOS 신호 전송 방식은 메모리 시스템의 저주파 동작에 적절하고, POD 신호 전송 방식은 메모리 시스템의 고주파수 동작에 적절하다. 따라서, 메모리 시스템의 전력 소비를 감소시킬 수 있고 저주파수 동작 및 고주파수 동작 모두에 사용할 수 있는 메모리 시스템이 필요하다.
본 발명이 이루고자 하는 기술적 과제는, 전력 소비를 감소시킬 수 있고 저주파수 동작 및 고주파수 동작 모두에 사용할 수 있는 반도체 메모리 장치 및 메모리 컨트롤러와, 상기 반도체 메모리 장치 및 상기 메모리 컨트롤러를 포함하는 메모리 시스템을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일면에 따른 반도체 메모리 장치는, 상기 반도체 메모리 장치의 동작 주파수가 기준 주파수 미만일 때, 제1 반전 제어 신호를 발생하는 제1 반전 제어부; 상기 동작 주파수가 상기 기준 주파수 이상일 때, 제2 반전 제어 신호를 발생하는 제2 반전 제어부; 상기 제1 반전 제어 신호 또는 상기 제2 반전 제어 신호에 응답하여, 메모리 셀 어레이로부터 연속적으로 수신되는 내부 출력 데이터의 비트들을 반전하거나 또는 비반전하여 출력 데이터로서 연속적으로 출력하는 데이터 반전/비반전 부; 상기 제1 반전 제어 신호 또는 상기 제2 반전 제어 신호에 응답하여, 상기 출력 데이터의 반전 여부를 지시하는 플랙 신호를 출력하는 플랙 출력부; 및 상기 동작 주파수가 상기 기준 주파수 미만일 때 상기 데이터 반전/비반전 부로부터 출력되는 출력 데이터에 근거하여 데이터 입출력 패드들을 LVCMOS 신호 전송 방식으로 구동하고, 상기 동작 주파수가 상기 기준 주파수 이상일 때 상기 데이터 반전/비반전 부로부터 출력되는 출력 데 이터에 근거하여 상기 데이터 입출력 패드들을 POD 신호 전송 방식으로 구동하는 데이터 출력부를 구비하고, 상기 내부 출력 데이터 중 현재 내부 출력 데이터 직전의 출력 데이터에 대한 상기 현재 내부 출력 데이터의 대응하는 비트들의 반전 개수가 상기 현재 내부 출력 데이터의 데이터 폭의 1/2를 초과할 때, 상기 데이터 반전/비반전 부는 상기 제1 반전 제어 신호에 응답하여 상기 현재 내부 출력 데이터를 반전하고, 상기 현재 내부 출력 데이터에 포함된 "1"의 데이터 또는 "0"의 데이터의 개수가 상기 현재 내부 출력 데이터의 데이터 폭의 1/2를 초과할 때, 상기 데이터 반전/비반전 부는 상기 제2 반전 제어 신호에 응답하여 상기 현재 내부 출력 데이터를 반전하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 제1 및 제2 반전 제어부들은 상기 동작 주파수가 상기 기준 주파수 이상인 지 또는 미만인 지 여부를 지시하는 주파수 정보 신호에 응답하여 동작한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 다른 일면에 따른 반도체 메모리 장치는, 상기 반도체 메모리 장치의 동작 주파수 정보를 지시하는 주파수 정보 신호에 응답하여, 제1 반전 제어 신호 및 제2 반전 제어 신호를 각각 발생하는 제1 및 제2 반전 제어부들; 상기 제1 반전 제어 신호 또는 상기 제2 반전 제어 신호에 응답하여, 메모리 셀 어레이로부터 연속적으로 수신되는 내부 출력 데이터의 비트들을 반전하거나 또는 비반전하여 출력 데이터로서 연속적으로 출력하는 데이터 반전/비반전 부; 상기 제1 반전 제어 신호 또는 상기 제2 반전 제어 신호에 응답하여, 상기 출력 데이터의 반전 여부를 지시하는 플랙 신호를 출력하는 플랙 출 력부; 및 상기 주파수 정보 신호에 응답하여, 상기 데이터 반전/비반전 부로부터 출력되는 출력 데이터에 근거하여 데이터 입출력 패드들을 상기 제1 반전 제어 신호에 대응하는 LVCMOS 신호 전송 방식 또는 상기 제2 반전 제어 신호에 대응하는 POD 신호 전송 방식으로 구동하는 데이터 출력부를 구비하고, 상기 내부 출력 데이터 중 현재 내부 출력 데이터 직전의 출력 데이터에 대한 상기 현재 내부 출력 데이터의 대응하는 비트들의 반전 개수가 상기 현재 내부 출력 데이터의 데이터 폭의 1/2를 초과할 때, 상기 제1 반전 제어 신호는 상기 데이터 반전/비반전 부가 상기 현재 내부 출력 데이터를 반전하도록 제어하고, 상기 현재 내부 출력 데이터 직전의 출력 데이터에 대한 상기 현재 내부 출력 데이터의 대응하는 비트들의 반전 개수가 상기 현재 내부 출력 데이터의 데이터 폭의 1/2 이하일 때, 상기 제1 반전 제어 신호는 상기 데이터 반전/비반전 부가 상기 현재 내부 출력 데이터를 비반전하도록 제어하고, 상기 현재 내부 출력 데이터에 포함된 "1"의 데이터 또는 "0"의 데이터의 개수가 상기 현재 내부 출력 데이터의 데이터 폭의 1/2를 초과할 때, 상기 제2 반전 제어 신호는 상기 데이터 반전/비반전 부가 상기 현재 내부 출력 데이터를 반전하도록 제어하고, 상기 현재 내부 출력 데이터에 포함된 "1"의 데이터 또는 "0"의 데이터의 개수가 상기 현재 내부 출력 데이터의 데이터 폭의 1/2 이하일 때, 상기 제2 반전 제어 신호는 상기 데이터 반전/비반전 부가 상기 현재 내부 출력 데이터를 비반전하도록 제어하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 주파수 정보 신호는, 메모리 컨트롤러로부터 상기 반도체 메모리 장치의 모드 레지스터 셋을 통해 제공되거나 또는 상기 메 모리 컨트롤러로부터 상기 반도체 메모리 장치의 제어 패드를 통해 제공된다.
바람직한 실시예에 따르면, 상기 반도체 메모리 장치는, 상기 메모리 셀 어레이에 저장된 내부 출력 데이터의 소정 개수를 병렬로 독출하는 독출 회로부를 더 구비하며, 상기 독출 회로부는 상기 병렬로 독출된 내부 출력 데이터들을 저장하고 연속적으로 상기 데이터 반전/비반전 부로 출력하는 데이터 레지스터를 포함한다.
바람직한 실시예에 따르면, 상기 제1 반전 제어부는, 상기 주파수 정보 신호에 응답하여, 상기 데이터 레지스터로부터 출력되는 내부 출력 데이터 중 현재 내부 출력 데이터를 출력하는 스위치; 상기 스위치로부터 출력되는 현재 내부 출력 데이터의 비트들과 상기 현재 내부 출력 데이터 직전의 출력 데이터의 대응하는 비트들을 비교하고, 상기 비교 결과에 따른 상기 현재 내부 출력 데이터 직전의 출력 데이터에 대한 상기 현재 내부 출력 데이터의 대응하는 비트들의 반전 개수를 카운트하여 카운트 값을 출력하는 제1 비교부; 및 상기 카운트 값과 상기 현재 내부 출력 데이터의 데이터 폭의 1/2를 비교하고, 상기 카운트 값이 상기 현재 내부 출력 데이터의 데이터 폭의 1/2를 초과할 때 상기 현재 내부 출력 데이터를 반전하도록 제어하는 제1 논리 레벨을 가지는 상기 제1 반전 제어 신호를 출력하는 제2 비교부를 구비한다.
바람직한 실시예에 따르면, 상기 제2 반전 제어부는, 상기 주파수 정보 신호에 응답하여, 상기 데이터 레지스터로부터 출력되는 내부 출력 데이터 중 현재 내부 출력 데이터를 출력하는 스위치; 상기 POD 신호 전송 방식에 사용되는 출력 드라이버가 인버터 타입의 드라이버를 포함할 때 상기 현재 내부 출력 데이터에 포함 된 "1"의 데이터의 개수를 카운트하여 카운트 값을 출력하고, 상기 POD 신호 전송 방식에 사용되는 출력 드라이버가 버퍼 타입의 드라이버를 포함할 때 "0"의 데이터의 개수를 카운트하여 카운트 값을 출력하는 카운터; 및 상기 카운트 값과 상기 현재 내부 출력 데이터의 데이터 폭의 1/2를 비교하고, 상기 카운트 값이 상기 현재 내부 출력 데이터의 데이터 폭의 1/2를 초과할 때 상기 현재 내부 출력 데이터를 반전하도록 제어하는 제1 논리 레벨을 가지는 상기 제2 반전 제어 신호를 출력하는 비교부를 구비한다.
바람직한 실시예에 따르면, 상기 플랙 출력부는, 상기 주파수 정보 신호에 응답하여, 상기 제1 반전 제어 신호 또는 상기 제2 반전 제어 신호를 출력하는 스위치; 및 상기 스위치로부터 출력되는 제1 반전 제어 신호 또는 제2 반전 제어 신호에 응답하여, 상기 플랙 신호를 플랙 패드로 출력하는 플랙 버퍼를 구비한다.
바람직한 실시예에 따르면, 상기 데이터 출력부는, 상기 데이터 반전/비반전 부로부터 출력되는 출력 데이터를 버퍼링하는 출력 버퍼부; 상기 데이터 입출력 패드들을 상기 LVCMOS 신호 전송 방식으로 구동하는 제1 출력 드라이버 부; 상기 데이터 입출력 패드들을 상기 POD 신호 전송 방식으로 구동하는 제2 출력 드라이버 부; 및 상기 주파수 정보 신호에 응답하여, 상기 출력 버퍼부로부터 출력되는 출력 데이터를 상기 제1 출력 드라이버 부 또는 상기 제2 출력 드라이버 부로 출력하는 스위치를 구비한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일면에 따른 메모리 컨트롤러는, 상기 메모리 컨트롤러의 동작 주파수가 기준 주파수 미만일 때, 제1 반전 제 어 신호를 발생하는 제1 반전 제어부; 상기 동작 주파수가 상기 기준 주파수 이상일 때, 제2 반전 제어 신호를 발생하는 제2 반전 제어부; 상기 제1 반전 제어 신호 또는 상기 제2 반전 제어 신호에 응답하여, 데이터 레지스터로부터 연속적으로 수신되는 내부 입력 데이터의 비트들을 반전하거나 또는 비반전하여 입력 데이터로서 연속적으로 출력하는 데이터 반전/비반전 부; 상기 제1 반전 제어 신호 또는 상기 제2 반전 제어 신호에 응답하여, 상기 입력 데이터의 반전 여부를 지시하는 플랙 신호를 출력하는 플랙 출력부; 및 상기 동작 주파수가 상기 기준 주파수 미만일 때 상기 데이터 반전/비반전 부로부터 출력되는 입력 데이터에 근거하여 반도체 메모리 장치에 연결된 데이터 입출력 패드들을 LVCMOS 신호 전송 방식으로 구동하고, 상기 동작 주파수가 상기 기준 주파수 이상일 때 상기 데이터 반전/비반전 부로부터 출력되는 입력 데이터에 근거하여 상기 데이터 입출력 패드들을 POD 신호 전송 방식으로 구동하는 데이터 출력부를 구비하고, 상기 내부 입력 데이터 중 현재 내부 입력 데이터 직전의 입력 데이터에 대한 상기 현재 내부 입력 데이터의 대응하는 비트들의 반전 개수가 상기 현재 내부 입력 데이터의 데이터 폭의 1/2를 초과할 때, 상기 데이터 반전/비반전 부는 상기 제1 반전 제어 신호에 응답하여 상기 현재 내부 입력 데이터를 반전하고, 상기 현재 내부 입력 데이터에 포함된 "1"의 데이터 또는 "0"의 데이터의 개수가 상기 현재 내부 입력 데이터의 데이터 폭의 1/2를 초과할 때, 상기 데이터 반전/비반전 부는 상기 제2 반전 제어 신호에 응답하여 상기 현재 내부 입력 데이터를 반전하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 제1 및 제2 반전 제어부들은 상기 동작 주 파수가 상기 기준 주파수 이상인 지 또는 미만인 지 여부를 지시하는 주파수 정보 신호에 응답하여 동작한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 다른 일면에 따른 메모리 컨트롤러는, 상기 메모리 컨트롤러의 동작 주파수 정보를 지시하는 주파수 정보 신호에 응답하여, 제1 반전 제어 신호 및 제2 반전 제어 신호를 각각 발생하는 제1 및 제2 반전 제어부들; 상기 제1 반전 제어 신호 또는 상기 제2 반전 제어 신호에 응답하여, 데이터 레지스터로부터 연속적으로 수신되는 내부 입력 데이터의 비트들을 반전하거나 또는 비반전하여 입력 데이터로서 연속적으로 출력하는 데이터 반전/비반전 부; 상기 제1 반전 제어 신호 또는 상기 제2 반전 제어 신호에 응답하여, 상기 입력 데이터의 반전 여부를 지시하는 플랙 신호를 출력하는 플랙 출력부; 및 상기 주파수 정보 신호에 응답하여, 상기 데이터 반전/비반전 부로부터 출력되는 입력 데이터에 근거하여 반도체 메모리 장치에 연결된 데이터 입출력 패드들을 상기 제1 반전 제어 신호에 대응하는 LVCMOS 신호 전송 방식 또는 상기 제2 반전 제어 신호에 대응하는 POD 신호 전송 방식으로 구동하는 데이터 출력부를 구비하고, 상기 내부 입력 데이터 중 현재 내부 입력 데이터 직전의 입력 데이터에 대한 상기 현재 내부 입력 데이터의 대응하는 비트들의 반전 개수가 상기 현재 내부 입력 데이터의 데이터 폭의 1/2를 초과할 때, 상기 제1 반전 제어 신호는 상기 데이터 반전/비반전 부가 상기 현재 내부 입력 데이터를 반전하도록 제어하고, 상기 현재 내부 입력 데이터 직전의 입력 데이터에 대한 상기 현재 내부 입력 데이터의 대응하는 비트들의 반전 개수가 상기 현재 내부 입력 데이터의 데이터 폭의 1/2 이하일 때, 상기 제1 반전 제어 신호는 상기 데이터 반전/비반전 부가 상기 현재 내부 입력 데이터를 비반전하도록 제어하고, 상기 현재 내부 입력 데이터에 포함된 "1"의 데이터 또는 "0"의 데이터의 개수가 상기 현재 내부 입력 데이터의 데이터 폭의 1/2를 초과할 때, 상기 제2 반전 제어 신호는 상기 데이터 반전/비반전 부가 상기 현재 내부 입력 데이터를 반전하도록 제어하고, 상기 현재 내부 입력 데이터에 포함된 "1"의 데이터 또는 "0"의 데이터의 개수가 상기 현재 내부 입력 데이터의 데이터 폭의 1/2 이하일 때, 상기 제2 반전 제어 신호는 상기 데이터 반전/비반전 부가 상기 현재 내부 출력 데이터를 비반전하도록 제어하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일면에 따른 메모리 시스템은, 반도체 메모리 장치; 및 상기 반도체 메모리 장치의 데이터 독출 동작을 제어하는 메모리 컨트롤러를 구비하고, 상기 메모리 시스템의 동작 주파수가 기준 주파수 미만일 때, 상기 반도체 메모리 장치는, 메모리 셀 어레이로부터 연속적으로 독출되는 내부 출력 데이터 중 현재 내부 출력 데이터 직전의 출력 데이터에 대한 상기 현재 내부 출력 데이터의 대응하는 비트들의 반전 개수가 상기 현재 내부 출력 데이터의 데이터 폭의 1/2를 초과하는 경우, 상기 현재 내부 출력 데이터를 반전하여 출력 데이터로서 출력하고, 상기 출력 데이터를 데이터 버스들을 통해 LVCMOS 신호 전송 방식으로 상기 메모리 컨트롤러에 전달하고 상기 출력 데이터의 전달과 동시에 상기 출력 데이터의 반전을 지시하는 플랙 신호를 상기 메모리 컨트롤러로 전달하는 것에 의해 상기 데이터 독출 동작을 수행하고, 상기 동작 주파수가 상기 기준 주파수 이상일 때, 상기 반도체 메모리 장치는, 상기 현재 내부 출력 데이터 에 포함된 "1"의 데이터 또는 "0"의 데이터의 개수가 상기 현재 내부 출력 데이터의 데이터 폭의 1/2를 초과하는 경우, 상기 현재 내부 출력 데이터를 반전하여 출력 데이터로서 출력하고, 상기 출력 데이터를 상기 데이터 버스들을 통해 POD 신호 전송 방식으로 상기 메모리 컨트롤러에 전달하고 상기 출력 데이터의 전달과 동시에 상기 출력 데이터의 반전을 지시하는 플랙 신호를 상기 메모리 컨트롤러로 전달하는 것에 의해 상기 데이터 독출 동작을 수행하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 반도체 메모리 장치는 상기 동작 주파수가 상기 기준 주파수 이상인 지 또는 미만인 지 여부를 지시하는 주파수 정보 신호에 응답하여 동작하고, 상기 주파수 정보 신호는 상기 메모리 컨트롤러로부터 제공된다.
상기 기술적 과제를 달성하기 위하여 본 발명의 다른 일면에 따른 메모리 시스템은, 반도체 메모리 장치; 및 상기 반도체 메모리 장치의 데이터 기입 동작을 제어하는 메모리 컨트롤러를 구비하고, 상기 메모리 시스템의 동작 주파수가 기준 주파수 미만일 때, 상기 메모리 컨트롤러는, 데이터 레지스터로부터 연속적으로 독출되는 내부 입력 데이터 중 현재 내부 입력 데이터 직전의 입력 데이터에 대한 상기 현재 내부 입력 데이터의 대응하는 비트들의 반전 개수가 상기 현재 내부 입력 데이터의 데이터 폭의 1/2를 초과하는 경우, 상기 현재 내부 입력 데이터를 반전하여 입력 데이터로서 출력하고, 상기 입력 데이터를 데이터 버스들을 통해 LVCMOS 신호 전송 방식으로 상기 반도체 메모리 장치에 전달하고 상기 입력 데이터의 전달과 동시에 상기 입력 데이터의 반전을 지시하는 플랙 신호를 상기 반도체 메모리 장치로 전달하는 것에 의해 상기 데이터 기입 동작을 수행하고, 상기 동작 주파수가 기준 주파수 이상일 때, 상기 메모리 컨트롤러는, 상기 현재 내부 입력 데이터에 포함된 "1"의 데이터 또는 "0"의 데이터의 개수가 상기 현재 내부 입력 데이터의 데이터 폭의 1/2를 초과하는 경우, 상기 현재 내부 입력 데이터를 반전하여 입력 데이터로서 출력하고, 상기 입력 데이터를 상기 데이터 버스들을 통해 POD 신호 전송 방식으로 상기 반도체 메모리 장치에 전달하고 상기 입력 데이터의 전달과 동시에 상기 입력 데이터의 반전을 지시하는 플랙 신호를 상기 반도체 메모리 장치로 전달하는 것에 의해 상기 데이터 기입 동작을 수행하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 메모리 컨트롤러는 상기 동작 주파수가 상기 기준 주파수 이상인 지 또는 미만인 지 여부를 지시하는 주파수 정보 신호에 응답하여 동작한다.
이러한 본 발명에 따른 메모리 시스템은 저주파수 동작에 적절한 LVCMOS 신호 전송 방식 또는 고주파수 동작에 적절한 POD 신호 전송 방식을 선택적으로 사용할 수 있다. 또한, 본 발명에 따른 메모리 시스템은 LVCMOS 신호 전송 방식에 적절한 데이터 반전 방식을 사용하여 LVCMOS 신호 전송 방식에서의 교류 전력을 감소시킬 수 있고, POD 신호 전송 방식에 적절한 데이터 반전 방식을 사용하여 POD 신호 전송 방식에서의 직류 전력을 감소시킬 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치(100)를 설명하는 블락 다이어그램이다.
도 3을 참조하면, 반도체 메모리 장치(100)는, 메모리 셀 어레이(memory cell array)(102), 독출 회로부(104), 제1 반전 제어부(inversion controller unit)(108), 제2 반전 제어부(116), 데이터 반전/비반전 부(data inversion/non-inversion unit)(124), 플랙 출력부(flag output unit)(126), 데이터 출력부(134), 입력 버퍼부(146), 기입 회로부(148), 모드 레지스터 셋(mode register set)(150), 및 커맨드 디코더(command decoder)(152)를 구비한다.
메모리 셀 어레이(102)는 다수의 메모리 셀들을 포함하고, 상기 메모리 셀은 데이터를 저장한다.
독출 회로부(104)는 데이터 레지스터(data register)(106) 및 반도체 메모리 장치(100)의 데이터 독출 동작에 관련된 회로(예를 들어, 출력 센스 앰프(output sense amplifier))를 포함한다.
독출 회로부(104)는, 독출 신호(READ) 및 버스트 길이(burst length) 신호(BL)에 응답하여, 메모리 셀 어레이(102)에 저장된 내부 출력 데이터(DOI)의 소정 개수를 병렬로(또는 동시에) 독출하는 버스트(burst) 독출 동작을 수행하고 상기 병렬로 독출된 다수의 내부 출력 데이터들(DOI)을 데이터 레지스터(106)에 저장 한다. 예를 들어, 내부 출력 데이터(DOI)의 데이터 폭(width)은 ×8이고, 병렬로 독출되는 내부 출력 데이터(DOI)의 개수는 버스트 길이 신호(BL)가 4를 지시할 때 4개일 수 있다. 데이터 레지스터(106)에 저장된 내부 출력 데이터들은 연속적으로(또는 순차적으로) 데이터 반전/비반전 부(124)로 출력된다.
제1 반전 제어부(108)는, 반도체 메모리 장치(100)의 동작 주파수가 기준 주파수(reference frequency)(예를 들어, 300[MHz]) 미만일 때(즉, 동작 주파수가 저주파수일 때), 데이터 반전/비반전 부(124)에 연속적으로 수신되는 내부 출력 데이터(DOI)의 반전 여부를 제어하는 제1 반전 제어 신호(INV1)를 발생한다.
반도체 메모리 장치(100)의 저주파수 동작에 사용되는 제1 반전 제어부(108)는, 반도체 메모리 장치(100)의 동작 주파수 정보(operating frequency information)를 지시하는 주파수 정보 신호(FI)에 응답하여, 제1 반전 제어 신호(INV1)를 발생한다.
주파수 정보 신호(FI)는 반도체 메모리 장치(100)의 동작 주파수가 상기 기준 주파수 이상(즉, 고주파수) 인 지 또는 상기 기준 주파수 미만(즉, 저주파수)인 지 여부를 지시한다. 예를 들어, 동작 주파수가 저주파수일 때, 주파수 정보 신호(FI)의 논리 레벨(logic level)은 하이 레벨일 수 있고, 동작 주파수가 고주파수일 때 주파수 정보 신호(FI)의 논리 레벨은 로우 레벨일 수 있다. 주파수 정보 신호(FI)는 메모리 컨트롤러(미도시)로부터 모드 레지스터 셋(150)을 통해 제공되거나 또는 메모리 컨트롤러로부터 반도체 메모리 장치(100)의 제어 패드(control pad)(미도시)를 통해 제공될 수 있다.
제2 반전 제어부(116)는, 반도체 메모리 장치(100)의 동작 주파수가 상기 기준 주파수 이상일 때(즉, 동작 주파수가 고주파수일 때), 데이터 반전/비반전 부(124)에 연속적으로 수신되는 내부 출력 데이터(DOI)의 반전 여부를 제어하는 제2 반전 제어 신호(INV2)를 발생한다. 반도체 메모리 장치(100)의 고주파수 동작에 사용되는 제2 반전 제어부(116)는, 주파수 정보 신호(FI)에 응답하여, 제2 반전 제어 신호(INV2)를 발생한다.
데이터 반전/비반전 부(124)는, 제1 반전 제어 신호(INV1) 또는 제2 반전 제어 신호(INV2)에 응답하여, 메모리 셀 어레이(102)로부터 데이터 레지스터(106)를 통해 연속적으로 수신되는 내부 출력 데이터(DOI)의 비트들(bits)을 반전하거나 또는 비반전하여 출력 데이터(DO)로서 연속적으로 출력한다.
제1 반전 제어부(108)의 출력인 제1 반전 제어 신호(INV1)는, 내부 출력 데이터(DOI) 중 현재 내부 출력 데이터 직전의 출력 데이터(DO)에 대한 현재 내부 출력 데이터(DOI)의 대응하는 비트들의 반전 개수가 현재 내부 출력 데이터(DOI)의 데이터 폭의 1/2를 초과할 때, 데이터 반전/비반전 부(124)가 현재 내부 출력 데이터(DOI)를 반전하도록 제어한다. 그리고, 제1 반전 제어 신호(INV1)는, 현재 내부 출력 데이터(DOI) 직전의 출력 데이터(DO)에 대한 현재 내부 출력 데이터(DOI)의 대응하는 비트들의 반전 개수가 현재 내부 출력 데이터(DOI)의 데이터 폭의 1/2 이하일 때, 데이터 반전/비반전 부(124)가 현재 내부 출력 데이터(DOI)를 비반전하도록 제어한다.
제1 반전 제어부(108)는, 제1 스위치(110), 제1 비교부(comparator unit)(112), 및 제2 비교부(114)를 포함한다. 제1 반전 제어부(108)는 도 1a의 전송선들(16)에 연결된 데이터 입출력 패드들(DQ 패드들)(144)을 LVCMOS 신호 전송 방식으로 구동하는 제1 출력 드라이버 부(140)에 대응하고, 상기 LVCMOS 신호 전송 방식을 위한 데이터 반전 방식(data inversion scheme)을 사용한다. 상기 LVCMOS 신호 전송 방식은 도 1a의 설명에서 언급된 바와 같은 반도체 장치의 출력 드라이버에 의한 전송선 구동 방식을 의미한다.
제1 스위치(110)는, 주파수 정보 신호(FI)에 응답하여, 데이터 레지스터(106)로부터 출력되는 현재 내부 출력 데이터(DOI)를 출력한다.
제1 비교부(112)는 제1 스위치(110)로부터 출력되는 현재 내부 출력 데이터(DOI)의 비트들과 현재 내부 출력 데이터(DOI) 직전의 출력 데이터(DO)의 대응하는 비트들을 비교하고, 상기 비교 결과에 따른 현재 내부 출력 데이터(DOI) 직전의 출력 데이터(DO)에 대한 현재 내부 출력 데이터(DOI)의 대응하는 비트들의 반전 개수를 카운트하여 제1 카운트 값을 출력한다.
제2 비교부(114)는 상기 제1 카운트 값과 현재 내부 출력 데이터(DOI)의 데이터 폭의 1/2 을 비교한다. 제2 비교부(114)는 상기 제1 카운트 값이 현재 내부 출력 데이터(DOI)의 데이터 폭의 1/2를 초과할 때 현재 내부 출력 데이터(DOI)를 반전하도록 제어하는 제1 논리 레벨(logic level)(예를 들어, 하이 레벨)을 가지는 제1 반전 제어 신호(INV1)를 출력하고, 상기 제1 카운트 값이 현재 내부 출력 데이터(DOI)의 데이터 폭의 1/2 이하일 때 현재 내부 출력 데이터(DOI)를 비반전하도록 제어하는 제2 논리 레벨(로우 레벨)을 가지는 제1 반전 제어 신호(INV1)를 출력한 다.
따라서, 반도체 메모리 장치(100)가 LVCMOS 신호 전송 방식을 사용할 때, 제1 반전 제어부(108)는 전송선들에서의 반전되는(토글링(toggling)되는) 출력 데이터(DO)의 비트 개수를 내부 출력 데이터(DOI)의 데이터 폭의 1/2 이하로 감소시키도록 제어할 수 있으므로, LVCMOS 신호 전송 방식에서의 교류 전력이 감소될 수 있다.
제2 반전 제어부(116)의 출력인 제2 반전 제어 신호(INV2)는, 현재 내부 출력 데이터(DOI)에 포함된 "1"의 데이터 또는 "0"의 데이터의 개수가 현재 내부 출력 데이터(DOI)의 데이터 폭의 1/2를 초과할 때, 데이터 반전/비반전 부(124)가 현재 내부 출력 데이터(DOI)를 반전하도록 제어한다. 그리고, 제2 반전 제어 신호(INV2)는, 현재 내부 출력 데이터(DOI)에 포함된 "1"의 데이터 또는 "0"의 데이터의 개수가 현재 내부 출력 데이터(DOI)의 데이터 폭의 1/2 이하일 때, 데이터 반전/비반전 부(124)가 현재 내부 출력 데이터(DOI)를 비반전하도록 제어한다.
제2 반전 제어부(116)는, 제2 스위치(118), 카운터(counter)(120), 및 제3 비교부(122)를 포함한다. 제2 반전 제어부(116)는 도 1b의 전송선들(27)에 연결된 DQ 패드들(144)을 POD 신호 전송 방식으로 구동하는 제2 출력 드라이버 부(142)에 대응하고, 상기 POD 신호 전송 방식을 위한 데이터 반전 방식을 사용한다. 상기 POD 신호 전송 방식은 도 1b의 설명에서 언급된 바와 같은 반도체 장치의 출력 드라이버에 의한 전송선 구동 방식을 의미한다.
제2 스위치(118)는, 주파수 정보 신호(FI)에 응답하여, 데이터 레지스 터(106)로부터 출력되는 현재 내부 출력 데이터(DOI)를 출력한다.
카운터(120)는, 현재 내부 출력 데이터(DOI)에 포함된 "1"의 데이터 또는 "0"의 데이터의 개수를 카운트하여 제2 카운트 값을 출력한다. 제2 반전 제어부(116)에 대응하는 제2 출력 드라이버 부(142)에 포함된 도 1b의 출력 드라이버(23)가 인버터 타입의 드라이버일 때, 카운터(120)는 "1"의 데이터의 개수를 카운트한다. 그리고, 제2 반전 제어부(116)에 대응하는 제2 출력 드라이버 부(142)에 포함된 도 1b의 출력 드라이버(23)가 버퍼 타입의 드라이버일 때, 카운터(120)는 "0"의 데이터의 개수를 카운트한다.
제3 비교부(122)는 상기 제2 카운트 값과 현재 내부 출력 데이터(DOI)의 데이터 폭의 1/2를 비교한다. 제3 비교부(122)는 상기 제2 카운트 값이 현재 내부 출력 데이터(DOI)의 데이터 폭의 1/2를 초과할 때 현재 내부 출력 데이터(DOI)를 반전하도록 제어하는 제1 논리 레벨(예를 들어, 하이 레벨)을 가지는 제2 반전 제어 신호(INV2)를 출력하고, 상기 제2 카운트 값이 현재 내부 출력 데이터(DOI)의 데이터 폭의 1/2이하일 때 현재 내부 출력 데이터(DOI)를 비반전하도록 제어하는 제2 논리 레벨(로우 레벨)을 가지는 제2 반전 제어 신호(INV2)를 출력한다.
따라서, 반도체 메모리 장치(100)가 POD 신호 전송 방식을 사용할 때, 제2 반전 제어부(116)는 전송선에서의 "0" 데이터의 개수를 내부 출력 데이터(DOI)의 데이터 폭의 1/2 이하로 감소시키도록 제어할 수 있으므로, POD 신호 전송 방식에서의 직류 전력이 감소될 수 있다.
플랙 출력부(126)는, 제1 반전 제어 신호(INV1) 또는 제2 반전 제어 신 호(INV2)에 응답하여, 출력 데이터(DO)의 반전 여부를 지시하는 플랙 신호(FLAG)를 메모리 컨트롤러로 출력한다.
플랙 출력부(126)는, 제3 스위치(128), 플랙 버퍼(130), 및 플랙 패드(flag pad)(132)를 포함한다.
제3 스위치(128)는, 주파수 정보 신호(FI)에 응답하여, 제1 반전 제어 신호(INV1) 또는 제2 반전 제어 신호(INV2)를 출력한다.
플랙 버퍼(130)는, 제3 스위치(128)로부터 출력되는 제1 반전 제어 신호(INV1) 또는 제2 반전 제어 신호(INV2)에 응답하여, 플랙 신호(FLAG)를 플랙 패드(132)로 출력한다. 예를 들어, 플랙 신호(FLAG)가 하이 레벨(즉, "1"의 데이터)일 때, 출력 데이터(DO)가 반전되었음을 지시하고, 플랙 신호(FLAG)가 로우 레벨(즉, "0"의 데이터)일 때, 출력 데이터(DO)가 반전되지 않았음을 지시한다.
데이터 출력부(134)는, 반도체 메모리 장치(100)의 동작 주파수가 저주파수일 때, 데이터 반전/비반전 부(124)로부터 연속적으로 출력되는 출력 데이터(DO)에 근거하여 DQ 패드들(144)을 상기 LVCMOS 신호 전송 방식으로 구동한다.
데이터 출력부(134)는, 반도체 메모리 장치(100)의 동작 주파수가 고주파수일 때, 데이터 반전/비반전 부(124)로부터 출력되는 출력 데이터(DO)에 근거하여 DQ 패드들(144)을 상기 POD 신호 전송 방식으로 구동한다.
데이터 출력부(134)는, 출력 버퍼부(136), 제4 스위치(138), 제1 출력 드라이버 부(output driver unit)(140), 제2 출력 드라이버 부(142), 및 메모리 컨트롤러에 전송선들을 통해 연결된 DQ 패드들(144)을 포함한다.
출력 버퍼부(136)는 데이터 반전/비반전 부(124)로부터 출력되는 출력 데이터(DO)를 버퍼링(buffering)하여 제4 스위치(138)로 출력한다. 출력 버퍼부(136)로부터 출력되는 출력 데이터는 클락 신호(CLK)에 동기된다. 출력 데이터(DO)의 데이터 폭이 ×8일 때, 출력 버퍼부(136)는 하나의 출력 데이터(D0)에 대응하는 출력 버퍼를 8개 포함할 수 있다.
제4 스위치(138)는, 주파수 정보 신호(FI)에 응답하여, 출력 버퍼부(136)로부터 출력되는 출력 데이터를 제1 출력 드라이버 부(140) 또는 제2 출력 드라이버 부(142)로 선택적으로 출력한다.
제1 출력 드라이버 부(140)는 제1 반전 제어부(108)에 대응하고, 제4 스위치(138)로부터 출력 데이터를 수신하여 DQ 패드들(144)을 상기 LVCMOS 신호 전송 방식으로 구동한다. 제1 출력 드라이버 부(140)는 도 1a에 도시된 출력 드라이버(13)를 포함하고, 출력 데이터(DO)의 데이터 폭이 ×8일 때, 도 1a의 출력 드라이버(13)를 8개 포함할 수 있다.
제2 출력 드라이버 부(142)는 제2 반전 제어부(116)에 대응하고, 제4 스위치(138)로부터 출력 데이터를 수신하여 DQ 패드들(144)을 상기 POD 신호 전송 방식으로 구동한다. 제2 출력 드라이버 부(142)는 도 1b에 도시된 출력 드라이버(23)와 종단 회로를 포함하는 회로를 포함하고, 출력 데이터(DO)의 데이터 폭이 ×8일 때, 도 1b의 출력 드라이버(23)와 종단 회로를 포함하는 회로를 8개 포함할 수 있다.
따라서, 반도체 메모리 장치(100)는 저주파수 동작에 적절한 LVCMOS 신호 전송 방식 또는 고주파수 동작에 적절한 POD 신호 전송 방식을 선택적으로 사용할 수 있다.
입력 버퍼부(146)는 메모리 컨트롤러로부터 연속적으로 전달되는 입력 데이터(DI)를 버퍼링하여 기입 회로부(148)로 출력한다. 입력 데이터(DI)의 데이터 폭이 ×8일 때, 입력 버퍼부(146)는 하나의 입력 데이터(DI)에 대응하는 입력 버퍼를 8개 포함할 수 있다.
기입 회로부(148)는 반도체 메모리 장치(100)의 데이터 기입 동작에 관련된 회로(예를 들어, 입력 드라이버(input driver))를 포함한다. 기입 회로부(148)는 기입 신호(WRITE)에 응답하여 입력 버퍼부(140)로부터 출력되는 다수의 입력 데이터들을 메모리 셀 어레이(102)에 병렬로 기입하는 버스트 기입 동작을 수행한다. 병렬로 기입되는 입력 데이터(DI)의 개수는 4개일 수 있다.
모드 레지스터 셋(150)은, 메모리 컨트롤러로부터 제공되는 어드레스 신호(ADDR)에 응답하여, 주파수 정보 신호(FI) 및 버스트 길이 신호(BL)를 발생한다.
커맨드 디코더(152)는, 메모리 컨트롤러로부터 제공되는 커맨드 신호(CMD)에 응답하여, 클락 신호(CLK)에 동기된 독출 신호(READ) 및 기입 신호(WRITE)를 발생한다.
전술한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 저주파수 동작에 적절한 LVCMOS 신호 전송 방식 또는 고주파수 동작에 적절한 POD 신호 전송 방식을 선택적으로 사용할 수 있다. 또한, 본 발명에 따른 반도체 메모리 장치는 LVCMOS 신호 전송 방식에 적절한 데이터 반전 방식을 사용하여 LVCMOS 신호 전송 방식에서의 교류 전력을 감소시킬 수 있고, POD 신호 전송 방식에 적절한 데이터 반전 방식 을 사용하여 POD 신호 전송 방식에서의 직류 전력을 감소시킬 수 있다.
도 4는 본 발명에 따른 LVCMOS 신호 전송 방식을 위한 데이터 반전 방식의 일례(200)를 설명하는 흐름도(flow chart)이다. 도 3 및 도 4를 참조하여, 데이터 반전 방식(또는 데이터 반전 방법)(200)이 설명된다.
반도체 메모리 장치(100)의 저주파수 동작에 사용되는 LVCMOS 신호 전송 방식을 위한 데이터 반전 방식(200)은, 제1 반전 제어부(108), 데이터 반전/비반전 부(124), 플랙 출력부(126), 및 데이터 출력부(134)에 의해 수행된다.
수신 단계(205)에 따르면, 데이터 반전/비반전 부(124) 및 제1 반전 제어부(108)는 데이터 레지스터(106)로부터 현재 내부 출력 데이터(DOI)를 수신한다.
제1 비교 단계(210)에 따르면, 제1 반전 제어부(108)의 제1 비교부(112)는 현재 내부 출력 데이터(DOI)의 비트들과 현재 내부 출력 데이터(DOI) 직전의 출력 데이터(DO)의 대응하는 비트들을 비교하고, 상기 비교 결과에 따른 현재 내부 출력 데이터(DOI) 직전의 출력 데이터(DO)에 대한 현재 내부 출력 데이터(DOI)의 대응하는 비트들의 반전 개수를 카운트하여 제1 카운트 값을 출력한다.
제2 비교 단계(215)에 따르면, 제1 반전 제어부(108)의 제2 비교부(114)는 상기 제1 카운트 값이 현재 내부 출력 데이터(DOI)의 데이터 폭의 1/2 보다 큰 지 여부를 비교한다.
제2 비교 단계(215)에서 상기 제1 카운트 값이 현재 내부 출력 데이터(DOI)의 데이터 폭의 1/2 보다 크지 않은 것으로 결정되면, 프로세스(process)는 비반전 단계(220)로 진행된다. 그리고, 제2 비교 단계(215)에서 상기 제1 카운트 값이 현 재 내부 출력 데이터(DOI)의 데이터 폭의 1/2 보다 큰 것으로 결정되면, 프로세스(process)는 반전 단계(225)로 진행된다.
비반전 단계(220)에 따르면, 플랙 버퍼(130)는 플랙 신호(FLAG)를 출력 데이터(DO)의 비반전을 지시하는 "0"의 데이터로 설정(setting)하고, 데이터 반전/비반전 부(124)는 현재 내부 출력 데이터(DOI)를 비반전하여 출력 데이터(DO)로서 출력한다.
반전 단계(225)에 따르면, 플랙 버퍼(130)는 플랙 신호(FLAG)를 플랙 신호(FLAG)를 출력 데이터(DO)의 반전을 지시하는 "1"의 데이터로 설정하고, 데이터 반전/비반전 부(124)는 현재 내부 출력 데이터(DOI)를 반전하여 출력 데이터(DO)로서 출력한다.
확인 단계(230)에 따르면, 현재 내부 출력 데이터(DOI)가 데이터 레지스터(106)로부터 데이터 반전/비반전 부(124) 및 제1 반전 제어부(108)로 수신되는 지 여부가 확인된다. 즉, 메모리 셀 어레이(102)로부터 내부 출력 데이터가 병렬로 독출되는 버스트 독출 동작이 종료되는 지 여부가 확인된다.
확인 단계(230)에서 버스트 독출 동작이 종료되지 않는 것으로 확인되면, 프로세스는 수신 단계(205)로 진행된다. 그리고, 확인 단계(230)에서 버스트 독출 동작이 종료되는 것으로 확인되면 데이터 반전 방법(200)은 종료한다.
도 5는 도 4의 데이터 반전 방법에 따른 출력 데이터 및 플랙 신호의 일례와, 출력 데이터 및 플랙 신호의 일례에 대응하는 타이밍 다이어그램의 일례를 설명하는 도면이다. 도 3 및 도 5를 참조하여, 출력 데이터 및 플랙 신호의 일례 및 타이밍 다이어그램의 일례가 설명된다.
도 5(a)를 참조하면, 내부 출력 데이터(DOI)의 데이터 폭은 ×8이고, 내부 출력 데이터(DOI)의 버스트 길이가 4일 때의 출력 데이터(DO) 및 플랙 신호(FLAG)가 도시되어 있다.
메모리 셀 어레이(102)로부터 병렬로 독출되는 4개의 내부 출력 데이터들(DOI1 ~ DOI4)은 데이터 레지스터(106)에 의해 순차적으로 데이터 반전/비반전 부(124)로 출력된다.
내부 출력 데이터들(DOI1 ~ DOI4) 중 첫 번째로 데이터 반전/비반전 부(124)에 수신되는 제1 내부 출력 데이터(DOI1)인 "00000000"은 현재 내부 출력 데이터인 제1 내부 출력 데이터(DOI1) 이전의 출력 데이터(미도시)(예를 들어, "00000001")와 대응하는 비트 단위로 비교된다. 제1 내부 출력 데이터(DOI1)와 제1 내부 출력 데이터(DOI1) 이전의 출력 데이터를 비교한 결과인 상기 이전 출력 데이터에 대한 제1 내부 출력 데이터(DOI1)의 반전된(또는 토글링(toggling)된) 비트들의 개수는 1 이다. 따라서, 반전된 비트의 개수인 1은 내부 출력 데이터(DOI)의 데이터 폭인 4 이하이므로, 제1 내부 출력 데이터(DOI1)는 반전되지 않고 "00000000"인 제1 출력 데이터(DO1)로서 출력된다. 제1 출력 데이터(DO1)는 반전되지 않으므로, 제1 출력 데이터(DO1)에 대응하는 플랙 신호(FLAG)는 "0"의 데이터를 가진다.
내부 출력 데이터들(DOI1 ~ DOI4) 중 두 번째로 데이터 반전/비반전 부(124)에 수신되는 제2 내부 출력 데이터(DOI2)인 "11100110"은 현재 내부 출력 데이터인 제2 내부 출력 데이터(DOI2) 직전의 제1 출력 데이터(DO1)인 "00000000"과 대응하 는 비트 단위로 비교된다. 제2 내부 출력 데이터(DOI2)와 제1 출력 데이터(DO1)를 비교한 결과인 제1 출력 데이터(DO1)에 대한 제2 내부 출력 데이터(DOI2)의 반전된 비트들의 개수는 5 이다. 따라서, 반전된 비트의 개수인 5는 내부 출력 데이터(DOI)의 데이터 폭인 4 보다 크므로, 제2 내부 출력 데이터(DOI2)는 반전되어 "00011001"인 제2 출력 데이터(DO2)로서 출력된다. 제2 출력 데이터(DO2)는 반전되므로, 제2 출력 데이터(DO2)에 대응하는 플랙 신호(FLAG)는 "1"의 데이터를 가진다.
제3 및 제4 내부 출력 데이터들(DOI3, DOI4)에 대한 데이터 반전 방법도 전술한 제1 및 제2 내부 출력 데이터들(DOI1, DOI2)에 대한 데이터 반전 방법에 대한 설명과 동일하므로, 본 명세서에서는 생략된다.
도 5(b)에 도시된 타이밍 다이어그램을 참조하면, 버스트 독출 동작을 지시(dictation)하는 독출 신호(READ)가 클락 신호(CLK)에 동기되어 더블 데이터 레이트 동기식 디램(double data rate synchronous DRAM)과 같은 반도체 메모리 장치(100)에 인가된다. 그 후, 도 5(a)에 도시된 출력 데이터들(DO1 ~ DO4) 및 출력 데이터들(DO1 ~ DO4)에 대응하는 플랙 신호들(FLAG)이 클락 신호(CLK)의 하강 에지(falling edge) 및 상승 에지(rising edge)에 동기되어 연속적으로 출력된다.
도 6은 본 발명에 따른 POD 신호 전송 방식을 위한 데이터 반전 방법의 일례(300)를 설명하는 흐름도이다. 도 3 및 도 6을 참조하여, 데이터 반전 방법(300)이 설명된다.
반도체 메모리 장치(100)의 고주파수 동작에 사용되는 POD 신호 전송 방식을 위한 데이터 반전 방법(300)은, 제1 반전 제어부(116), 데이터 반전/비반전 부(124), 플랙 출력부(126), 및 데이터 출력부(134)에 의해 수행된다.
수신 단계(305)에 따르면, 데이터 반전/비반전 부(124) 및 제2 반전 제어부(116)는 데이터 레지스터(106)로부터 현재 내부 출력 데이터(DOI)를 수신한다.
카운트 단계(310)에 따르면, 제2 반전 제어부(116)의 카운터(120)는 현재 내부 출력 데이터(DOI)에 포함된 "1"의 데이터 또는 "0"의 데이터의 개수를 카운트하여 제2 카운트 값을 출력한다.
비교 단계(315)에 따르면, 제2 반전 제어부(116)의 제3 비교부(122)는 상기 제2 카운트 값과 현재 내부 출력 데이터(DOI)의 데이터 폭의 1/2 보다 큰 지 여부를 비교한다.
비교 단계(315)에서 상기 제2 카운트 값이 현재 내부 출력 데이터(DOI)의 데이터 폭의 1/2 보다 크지 않은 것으로 결정되면, 프로세스(process)는 비반전 단계(320)로 진행된다. 그리고, 비교 단계(315)에서 상기 제2 카운트 값이 현재 내부 출력 데이터(DOI)의 데이터 폭의 1/2 보다 큰 것으로 결정되면, 프로세스는 반전 단계(325)로 진행된다.
비반전 단계(320)에 따르면, 플랙 버퍼(130)는 플랙 신호(FLAG)를 출력 데이터(DO)의 비반전을 지시하는 "0"의 데이터로 설정하고, 데이터 반전/비반전 부(124)는 현재 내부 출력 데이터(DOI)를 비반전하여 출력 데이터(DO)로서 출력한다.
반전 단계(325)에 따르면, 플랙 버퍼(130)는 플랙 신호(FLAG)를 출력 데이 터(DO)의 반전을 지시하는 "1"의 데이터로 설정하고, 데이터 반전/비반전 부(124)는 현재 내부 출력 데이터(DOI)를 반전하여 출력 데이터(DO)로서 출력한다.
확인 단계(330)에 따르면, 현재 내부 출력 데이터(DOI)가 데이터 레지스터(106)로부터 데이터 반전/비반전 부(124) 및 제2 반전 제어부(1116)로 수신되는 지 여부가 확인된다. 즉, 메모리 셀 어레이(102)로부터 내부 출력 데이터가 병렬로 독출되는 버스트 독출 동작이 종료되는 지 여부가 확인된다.
확인 단계(330)에서 버스트 독출 동작이 종료되지 않는 것으로 확인되면, 프로세스는 수신 단계(305)로 진행된다. 그리고, 확인 단계(230)에서 버스트 독출 동작이 종료되는 것으로 확인되면 데이터 반전 방법(300)은 종료한다.
도 7은 도 6의 데이터 반전 방법에 따른 출력 데이터 및 플랙 신호의 일례와, 출력 데이터 및 플랙 신호의 일례에 대응하는 타이밍 다이어그램의 일례를 설명하는 도면이다. 도 3 및 도 7을 참조하여, 출력 데이터 및 플랙 신호의 일례 및 타이밍 다이어그램의 일례가 설명된다.
도 7(a)을 참조하면, 내부 출력 데이터(DOI)의 데이터 폭은 ×8이고, 내부 출력 데이터(DOI)의 버스트 길이가 4일 때의 출력 데이터(DO) 및 플랙 신호(FLAG)가 도시되어 있다.
메모리 셀 어레이(102)로부터 병렬로 독출되는 4개의 내부 출력 데이터들(DOI1 ~ DOI4)은 데이터 레지스터(106)에 의해 순차적으로 데이터 반전/비반전 부(124)로 출력된다.
내부 출력 데이터들(DOI1 ~ DOI4) 중 첫 번째로 데이터 반전/비반전 부(124) 에 수신되는 현재 내부 출력 데이터인 제1 내부 출력 데이터(DOI1)인 "00000000"의 "0"의 데이터의 개수가 카운트된다. 제1 내부 출력 데이터(DOI1)의 "0"의 데이터의 개수에 대한 카운트 값은 8 이다. 따라서, 카운트 값인 8은 내부 출력 데이터(DOI)의 데이터 폭인 4를 초과하므로, 제1 내부 출력 데이터(DOI1)는 반전되어 "11111111"인 제1 출력 데이터(DO1)로서 출력된다. 제1 출력 데이터(DO1)는 반전되므로, 제1 출력 데이터(DO1)에 대응하는 플랙 신호(FLAG)는 "1"의 데이터를 가진다.
내부 출력 데이터들(DOI1 ~ DOI4) 중 두 번째로 데이터 반전/비반전 부(124)에 수신되는 제2 내부 출력 데이터(DOI2)인 "11100110"의 "0"의 데이터의 개수가 카운트된다. 제1 내부 출력 데이터(DOI1)의 "0"의 데이터의 개수에 대한 카운트 값은 3 이다. 따라서, 카운트 값인 3은 내부 출력 데이터(DOI)의 데이터 폭인 4 이하이므로, 제2 내부 출력 데이터(DOI2)는 비반전되어 "11100110"인 제1 출력 데이터(DO2)로서 출력된다. 제2 출력 데이터(DO2)는 비반전되므로, 제2 출력 데이터(DO2)에 대응하는 플랙 신호(FLAG)는 "0"의 데이터를 가진다.
제3 및 제4 내부 출력 데이터들(DOI3, DOI4)에 대한 데이터 반전 방법(300)도 전술한 제1 및 제2 내부 출력 데이터들(DOI1, DOI2)에 대한 데이터 반전 방법(300)에 대한 설명과 동일하므로, 본 명세서에서는 생략된다.
도 7(b)에 도시된 타이밍 다이어그램을 참조하면, 버스트 독출 동작을 지시(dictation)하는 독출 신호(READ)가 클락 신호(CLK)에 동기되어 더블 데이터 레이트 동기식 디램(double data rate synchronous DRAM)과 같은 반도체 메모리 장 치(100)에 인가된다. 그 후, 도 7(a)에 도시된 출력 데이터들(DO1 ~ DO4) 및 출력 데이터들(DO1 ~ DO4)에 대응하는 플랙 신호들(FLAG)이 클락 신호(CLK)의 하강 에지 및 상승 에지에 동기되어 연속적으로 출력된다.
도 8은 본 발명에 따른 데이터 반전 방법(300)을 사용하는 POD 신호 전송 방식에서의 소비 전력 감소 및 데이터 반전 방법(200)을 사용하는 LVCMOS 신호 전송 방식에서의 소비 전력 감소를 설명하는 그래프(graph)이다.
도 8을 참조하면, "A"로 지시된 선은 데이터 반전 방법(DI)을 사용하지 않는 POD 신호 전송 방식에서의 동작 주파수에 따른 소비 전력 값을 나타내고, "B"로 지시된 선은 본 발명에 따른 데이터 반전 방법(DI)(300)을 사용하는 POD 신호 전송 방식에서의 동작 주파수에 따른 소비 전력 값을 나타낸다. 그리고, "C"로 지시된 선은 데이터 반전 방법(DI)을 사용하지 않는 LVCMOS 신호 전송 방식에서의 동작 주파수에 따른 소비 전력 값을 나타내고, "D"로 지시된 선은 본 발명에 따른 데이터 반전 방법(DI)(200)을 사용한 LVCMOS 신호 전송 방식에서의 동작 주파수에 따른 소비 전력 값을 나타낸다. 도 8에서의 소비 전력 값은 전원 전압(VDDQ)이 1.2(volt)일 때 32개의 DQ 패드들을 통해 데이터가 전달되는 경우의 평균 전력 값이다.
"A" 선 및 "B" 선을 참조하면, 본 발명에 따른 데이터 반전 방법(DI)(300)을 사용하는 POD 신호 전송 방식은 데이터 반전 방법(DI)을 사용하지 않는 POD 신호 전송 방식 보다 약 18[%]의 소비 전력을 감소시킬 수 있다. 그리고, "C" 선 및 "D" 선을 참조하면, 본 발명에 따른 데이터 반전 방법(DI)(200)을 사용하는 LVCMOS 신호 전송 방식은 데이터 반전 방법(DI)을 사용하지 않는 LVCMOS 신호 전송 방식 보 다 약 22[%]의 소비 전력을 감소시킬 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 컨트롤러(400)를 설명하는 블락 다이어그램이다.
도 9를 참조하면, 메모리 컨트롤러(400)는, 데이터 레지스터(402), 제1 반전 제어부(404), 제2 반전 제어부(412), 데이터 반전/비반전 부(420), 플랙 출력부(422), 데이터 출력부(430), 입력 버퍼부(442), 및 커맨드 출력부(444)를 구비한다. 메모리 컨트롤러(400)는 반도체 메모리 장치(미도시)의 데이터 독출 동작 및 데이터 기입 동작을 제어한다.
제1 반전 제어부(404)는, 제1 스위치(406), 제1 비교부(408), 및 제2 비교부(412)를 포함한다. 제2 반전 제어부(412)는, 제2 스위치(414), 카운터(416), 및 제3 비교부(418)를 포함한다.
플랙 출력부(422)는, 제3 스위치(424), 플랙 버퍼(426), 및 상기 반도체 메모리 장치에 전송선을 통해 연결된 플랙 패드(428)를 포함한다. 데이터 출력부(430)는, 출력 버퍼부(432), 제4 스위치(434), 제1 출력 드라이버 부(436), 제2 출력 드라이버 부(438), 및 반도체 메모리 장치에 전송선들을 통해 연결된 DQ 패드들(440)을 포함한다.
제1 반전 제어부(404), 제2 반전 제어부(412), 플랙 출력부(422), 및 데이터 출력부(430)는, 도 3에 도시된 제1 반전 제어부(108), 제2 반전 제어부(116), 플랙 출력부(126), 및 데이터 출력부(134)의 구성 요소들과 동일한 구성 요소를 포함하므로, 제1 반전 제어부(404), 제2 반전 제어부(412), 플랙 출력부(422), 및 데이터 출력부(430)에 대한 설명은 생략된다. 제1 반전 제어부(404), 제2 반전 제어부(412), 플랙 출력부(422), 및 데이터 출력부(430)는 메모리 컨트롤러(400) 외부의 중앙 처리 장치(central processing unit)로부터 입력될 수 있는 메모리 컨트롤러(400)의 동작 주파수 정보를 지시하는 주파수 정보 신호(FI)에 응답하여 동작한다.
또한, 제1 반전 제어부(404) 및 제2 반전 제어부(412)에 의해 제어되는 데이터 반전/비반전 부(420), 및 데이터 반전/비반전 부(420)에 내부 입력 데이터(DII)를 연속적으로 출력하는 데이터 레지스터(402)에 대한 설명도, 도 3에 도시된 데이터 반전/비반전 부(124) 및 데이터 레지스터(106)에 대한 설명과 동일하므로, 본 명세서에서는 생략된다.
다만, 데이터 반전/비반전 부(420)로부터 출력되는 데이터는 반도체 메모리 장치의 데이터 기입 동작에 사용되는 입력 데이터(DI)이지만, 도 3에 도시된 데이터 반전/비반전 부(124)로부터 출력되는 데이터는 반도체 메모리 장치의 데이터 독출 동작에 사용되는 출력 데이터(D0)이다. 그리고, 데이터 레지스터(402)에 저장되는 내부 입력 데이터(DII)는 상기 중앙 처리 장치로부터 제공되지만, 도 3에 도시된 데이터 레지스터(106)에 저장되는 내부 출력 데이터(DOI)는 메모리 셀 어레이(102)로부터 제공된다.
입력 버퍼부(442)는 반도체 메모리 장치로부터 연속적으로 전달되는 출력 데이터(DO)를 버퍼링한다. 상기 버퍼링된 출력 데이터(DO)는 메모리 컨트롤러(400) 내부의 다른 회로 블락(circuit block)에서 사용되거나 또는 메모리 컨트롤러(400) 외부의 캐쉬 메모리(cache memory), 또는 상기 중앙 처리 장치로 입력될 수 있다. 출력 데이터(DO)의 데이터 폭이 ×8일 때, 입력 버퍼부(442)는 하나의 출력 데이터(DO)에 대응하는 입력 버퍼를 8개 포함할 수 있다.
커맨드 출력부(444)는, 상기 중앙 처리 장치로부터 입력되는 신호에 응답하여, 커맨드 신호(CMD)를 반도체 메모리 장치에 제공한다.
본 발명에 따른 메모리 컨트롤러는, 반도체 메모리 장치의 기입 동작을 위한 입력 데이터가 반도체 메모리 장치로 전달될 때, 저주파수 동작에 적절한 LVCMOS 신호 전송 방식 또는 고주파수 동작에 적절한 POD 신호 전송 방식을 선택적으로 사용할 수 있다. 또한, 본 발명에 따른 메모리 컨트롤러는 LVCMOS 신호 전송 방식에 적절한 데이터 반전 방식을 사용하여 LVCMOS 신호 전송 방식에서의 교류 전력을 감소시킬 수 있고, POD 신호 전송 방식에 적절한 데이터 반전 방식을 사용하여 POD 신호 전송 방식에서의 직류 전력을 감소시킬 수 있다.
도 10은 본 발명의 실시예에 따른 메모리 시스템(500)을 설명하는 블락 다이어그램이다. 메모리 시스템(500)은 도 3에 도시된 반도체 메모리 장치(100) 및 도 9에 도시된 메모리 컨트롤러(400)를 구비한다.
메모리 컨트롤러(400)는 반도체 메모리 장치(100)에 커맨드 신호(CMD) 및 주파수 정보 신호(FI)를 제공한다.
반도체 메모리 장치(100)는 메모리 시스템(500)의 동작 주파수가 상기 기준 주파수 이상(즉, 고주파수)인 지 또는 상기 기준 주파수 미만(즉, 저주파수)인 지 여부를 지시하는 주파수 정보 신호(FI)에 응답하여 동작한다. 또한, 메모리 컨트롤 러(400)는 주파수 정보 신호(FI)에 응답하여 동작한다.
반도체 메모리 장치(100)의 데이터 독출 동작이 다음과 같이 설명된다.
메모리 시스템(500)의 동작 주파수가 저주파수일 때, 반도체 메모리 장치(100)는, 메모리 셀 어레이(도 3의 102)로부터 연속적으로 독출되는 내부 출력 데이터 중 현재 내부 출력 데이터 직전의 출력 데이터에 대한 상기 현재 내부 출력 데이터의 대응하는 비트들의 반전 개수가 현재 내부 출력 데이터의 데이터 폭의 1/2를 초과하는 경우, 상기 현재 내부 출력 데이터를 반전하여 출력 데이터(DATA)로서 출력하고, 출력 데이터(DATA)를 전송선들인 데이터 버스들을 통해 LVCMOS 신호 전송 방식으로 메모리 컨트롤러(400)에 전달하고 출력 데이터(DATA)의 전달과 동시에 출력 데이터(DATA)의 반전을 지시하는 플랙 신호(FLAG)를 메모리 컨트롤러(400)로 전달한다.
메모리 시스템(500)의 동작 주파수가 고주파수일 때, 반도체 메모리 장치(100)는, 상기 현재 내부 출력 데이터에 포함된 "1"의 데이터 또는 "0"의 데이터의 개수가 현재 내부 출력 데이터의 데이터 폭의 1/2를 초과하는 경우, 상기 현재 내부 출력 데이터를 반전하여 출력 데이터(DATA)로서 출력하고, 출력 데이터(DATA)를 상기 데이터 버스들을 통해 POD 신호 전송 방식으로 메모리 컨트롤러(400)에 전달하고 출력 데이터(DATA)의 전달과 동시에 출력 데이터(DATA)의 반전을 지시하는 플랙 신호(FLAG)를 메모리 컨트롤러(400)로 전달한다.
반도체 메모리 장치(100)의 데이터 기입 동작이 다음과 같이 설명된다.
메모리 시스템(500)의 동작 주파수가 저주파수일 때, 메모리 컨트롤러(400) 는, 데이터 레지스터(도 9의 402)로부터 연속적으로 독출되는 내부 입력 데이터 중 현재 내부 입력 데이터 직전의 입력 데이터에 대한 상기 현재 내부 입력 데이터의 대응하는 비트들의 반전 개수가 현재 내부 입력 데이터의 데이터 폭의 1/2를 초과하는 경우, 상기 현재 내부 입력 데이터를 반전하여 입력 데이터(DATA)로서 출력하고, 입력 데이터(DATA)를 상기 데이터 버스들을 통해 상기 LVCMOS 신호 전송 방식으로 반도체 메모리 장치(100)에 전달하고 입력 데이터(DATA)의 전달과 동시에 입력 데이터(DATA)의 반전을 지시하는 플랙 신호(FLAG)를 반도체 메모리 장치(100)로 전달한다.
메모리 시스템(500)의 동작 주파수가 고주파수일 때, 메모리 컨트롤러(400)는, 상기 현재 내부 입력 데이터에 포함된 "1"의 데이터 또는 "0"의 데이터의 개수가 현재 내부 입력 데이터의 데이터 폭의 1/2를 초과하는 경우, 상기 현재 내부 입력 데이터를 반전하여 입력 데이터(DATA)로서 출력하고, 입력 데이터(DATA)를 상기 데이터 버스들을 통해 상기 POD 신호 전송 방식으로 반도체 메모리 장치(100)에 전달하고 입력 데이터(DATA)의 전달과 동시에 입력 데이터(DATA)의 반전을 지시하는 플랙 신호(FLAG)를 반도체 메모리 장치(100)로 전달한다.
본 발명에 따른 메모리 시스템은 저주파수 동작에 적절한 LVCMOS 신호 전송 방식 또는 고주파수 동작에 적절한 POD 신호 전송 방식을 선택적으로 사용할 수 있다. 또한, 본 발명에 따른 메모리 시스템은 LVCMOS 신호 전송 방식에 적절한 데이터 반전 방식을 사용하여 LVCMOS 신호 전송 방식에서의 교류 전력을 감소시킬 수 있고, POD 신호 전송 방식에 적절한 데이터 반전 방식을 사용하여 POD 신호 전송 방식에서의 직류 전력을 감소시킬 수 있다.
이상에서와 같이 도면과 명세서에서 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 메모리 시스템은 저주파수 동작에 적절한 LVCMOS 신호 전송 방식 또는 고주파수 동작에 적절한 POD 신호 전송 방식을 선택적으로 사용할 수 있다. 또한, 본 발명에 따른 메모리 시스템은 LVCMOS 신호 전송 방식에 적절한 데이터 반전 방식을 사용하여 LVCMOS 신호 전송 방식에서의 교류 전력을 감소시킬 수 있고, POD 신호 전송 방식에 적절한 데이터 반전 방식을 사용하여 POD 신호 전송 방식에서의 직류 전력을 감소시킬 수 있다.

Claims (16)

  1. 반도체 메모리 장치에 있어서,
    상기 반도체 메모리 장치의 동작 주파수가 기준 주파수 미만일 때, 제1 반전 제어 신호를 발생하는 제1 반전 제어부;
    상기 동작 주파수가 상기 기준 주파수 이상일 때, 제2 반전 제어 신호를 발생하는 제2 반전 제어부;
    상기 제1 반전 제어 신호 또는 상기 제2 반전 제어 신호에 응답하여, 메모리 셀 어레이로부터 연속적으로 수신되는 내부 출력 데이터의 비트들을 반전하거나 또는 비반전하여 출력 데이터로서 연속적으로 출력하는 데이터 반전/비반전 부;
    상기 제1 반전 제어 신호 또는 상기 제2 반전 제어 신호에 응답하여, 상기 출력 데이터의 반전 여부를 지시하는 플랙 신호를 출력하는 플랙 출력부; 및
    상기 동작 주파수가 상기 기준 주파수 미만일 때 상기 데이터 반전/비반전 부로부터 출력되는 출력 데이터에 근거하여 데이터 입출력 패드들을 LVCMOS 신호 전송 방식으로 구동하고, 상기 동작 주파수가 상기 기준 주파수 이상일 때 상기 데이터 반전/비반전 부로부터 출력되는 출력 데이터에 근거하여 상기 데이터 입출력 패드들을 POD 신호 전송 방식으로 구동하는 데이터 출력부를 구비하고,
    상기 내부 출력 데이터 중 현재 내부 출력 데이터 직전의 출력 데이터에 대한 상기 현재 내부 출력 데이터의 대응하는 비트들의 반전 개수가 상기 현재 내부 출력 데이터의 데이터 폭의 1/2를 초과할 때, 상기 데이터 반전/비반전 부는 상기 제1 반전 제어 신호에 응답하여 상기 현재 내부 출력 데이터를 반전하고,
    상기 현재 내부 출력 데이터에 포함된 "1"의 데이터 또는 "0"의 데이터의 개수가 상기 현재 내부 출력 데이터의 데이터 폭의 1/2를 초과할 때, 상기 데이터 반전/비반전 부는 상기 제2 반전 제어 신호에 응답하여 상기 현재 내부 출력 데이터를 반전하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 반전 제어부들은 상기 동작 주파수가 상기 기준 주파수 이상인 지 또는 미만인 지 여부를 지시하는 주파수 정보 신호에 응답하여 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 반도체 메모리 장치에 있어서,
    상기 반도체 메모리 장치의 동작 주파수 정보를 지시하는 주파수 정보 신호에 응답하여, 제1 반전 제어 신호 및 제2 반전 제어 신호를 각각 발생하는 제1 및 제2 반전 제어부들;
    상기 제1 반전 제어 신호 또는 상기 제2 반전 제어 신호에 응답하여, 메모리 셀 어레이로부터 연속적으로 수신되는 내부 출력 데이터의 비트들을 반전하거나 또는 비반전하여 출력 데이터로서 연속적으로 출력하는 데이터 반전/비반전 부;
    상기 제1 반전 제어 신호 또는 상기 제2 반전 제어 신호에 응답하여, 상기 출력 데이터의 반전 여부를 지시하는 플랙 신호를 출력하는 플랙 출력부; 및
    상기 주파수 정보 신호에 응답하여, 상기 데이터 반전/비반전 부로부터 출력되는 출력 데이터에 근거하여 데이터 입출력 패드들을 상기 제1 반전 제어 신호에 대응하는 LVCMOS 신호 전송 방식 또는 상기 제2 반전 제어 신호에 대응하는 POD 신호 전송 방식으로 구동하는 데이터 출력부를 구비하고,
    상기 내부 출력 데이터 중 현재 내부 출력 데이터 직전의 출력 데이터에 대한 상기 현재 내부 출력 데이터의 대응하는 비트들의 반전 개수가 상기 현재 내부 출력 데이터의 데이터 폭의 1/2를 초과할 때, 상기 제1 반전 제어 신호는 상기 데이터 반전/비반전 부가 상기 현재 내부 출력 데이터를 반전하도록 제어하고,
    상기 현재 내부 출력 데이터 직전의 출력 데이터에 대한 상기 현재 내부 출력 데이터의 대응하는 비트들의 반전 개수가 상기 현재 내부 출력 데이터의 데이터 폭의 1/2 이하일 때, 상기 제1 반전 제어 신호는 상기 데이터 반전/비반전 부가 상기 현재 내부 출력 데이터를 비반전하도록 제어하고,
    상기 현재 내부 출력 데이터에 포함된 "1"의 데이터 또는 "0"의 데이터의 개수가 상기 현재 내부 출력 데이터의 데이터 폭의 1/2를 초과할 때, 상기 제2 반전 제어 신호는 상기 데이터 반전/비반전 부가 상기 현재 내부 출력 데이터를 반전하도록 제어하고,
    상기 현재 내부 출력 데이터에 포함된 "1"의 데이터 또는 "0"의 데이터의 개수가 상기 현재 내부 출력 데이터의 데이터 폭의 1/2 이하일 때, 상기 제2 반전 제어 신호는 상기 데이터 반전/비반전 부가 상기 현재 내부 출력 데이터를 비반전하도록 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 주파수 정보 신호는,
    메모리 컨트롤러로부터 상기 반도체 메모리 장치의 모드 레지스터 셋을 통해 제공되거나 또는 상기 메모리 컨트롤러로부터 상기 반도체 메모리 장치의 제어 패드를 통해 제공되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 반도체 메모리 장치는,
    상기 메모리 셀 어레이에 저장된 내부 출력 데이터의 소정 개수를 병렬로 독출하는 독출 회로부를 더 구비하며,
    상기 독출 회로부는 상기 병렬로 독출된 내부 출력 데이터들을 저장하고 연속적으로 상기 데이터 반전/비반전 부로 출력하는 데이터 레지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제1 반전 제어부는,
    상기 주파수 정보 신호에 응답하여, 상기 데이터 레지스터로부터 출력되는 내부 출력 데이터 중 현재 내부 출력 데이터를 출력하는 스위치;
    상기 스위치로부터 출력되는 현재 내부 출력 데이터의 비트들과 상기 현재 내부 출력 데이터 직전의 출력 데이터의 대응하는 비트들을 비교하고, 상기 비교 결과에 따른 상기 현재 내부 출력 데이터 직전의 출력 데이터에 대한 상기 현재 내부 출력 데이터의 대응하는 비트들의 반전 개수를 카운트하여 카운트 값을 출력하 는 제1 비교부; 및
    상기 카운트 값과 상기 현재 내부 출력 데이터의 데이터 폭의 1/2를 비교하고, 상기 카운트 값이 상기 현재 내부 출력 데이터의 데이터 폭의 1/2를 초과할 때 상기 현재 내부 출력 데이터를 반전하도록 제어하는 제1 논리 레벨을 가지는 상기 제1 반전 제어 신호를 출력하는 제2 비교부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 제2 반전 제어부는,
    상기 주파수 정보 신호에 응답하여, 상기 데이터 레지스터로부터 출력되는 내부 출력 데이터 중 현재 내부 출력 데이터를 출력하는 스위치;
    상기 POD 신호 전송 방식에 사용되는 출력 드라이버가 인버터 타입의 드라이버를 포함할 때 상기 현재 내부 출력 데이터에 포함된 "1"의 데이터의 개수를 카운트하여 카운트 값을 출력하고, 상기 POD 신호 전송 방식에 사용되는 출력 드라이버가 버퍼 타입의 드라이버를 포함할 때 "0"의 데이터의 개수를 카운트하여 카운트 값을 출력하는 카운터; 및
    상기 카운트 값과 상기 현재 내부 출력 데이터의 데이터 폭의 1/2를 비교하고, 상기 카운트 값이 상기 현재 내부 출력 데이터의 데이터 폭의 1/2를 초과할 때 상기 현재 내부 출력 데이터를 반전하도록 제어하는 제1 논리 레벨을 가지는 상기 제2 반전 제어 신호를 출력하는 비교부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제3항에 있어서, 상기 플랙 출력부는,
    상기 주파수 정보 신호에 응답하여, 상기 제1 반전 제어 신호 또는 상기 제2 반전 제어 신호를 출력하는 스위치; 및
    상기 스위치로부터 출력되는 제1 반전 제어 신호 또는 제2 반전 제어 신호에 응답하여, 상기 플랙 신호를 플랙 패드로 출력하는 플랙 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제3항에 있어서, 상기 데이터 출력부는,
    상기 데이터 반전/비반전 부로부터 출력되는 출력 데이터를 버퍼링하는 출력 버퍼부;
    상기 데이터 입출력 패드들을 상기 LVCMOS 신호 전송 방식으로 구동하는 제1 출력 드라이버 부;
    상기 데이터 입출력 패드들을 상기 POD 신호 전송 방식으로 구동하는 제2 출력 드라이버 부; 및
    상기 주파수 정보 신호에 응답하여, 상기 출력 버퍼부로부터 출력되는 출력 데이터를 상기 제1 출력 드라이버 부 또는 상기 제2 출력 드라이버 부로 출력하는 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 메모리 컨트롤러에 있어서,
    상기 메모리 컨트롤러의 동작 주파수가 기준 주파수 미만일 때, 제1 반전 제어 신호를 발생하는 제1 반전 제어부;
    상기 동작 주파수가 상기 기준 주파수 이상일 때, 제2 반전 제어 신호를 발생하는 제2 반전 제어부;
    상기 제1 반전 제어 신호 또는 상기 제2 반전 제어 신호에 응답하여, 데이터 레지스터로부터 연속적으로 수신되는 내부 입력 데이터의 비트들을 반전하거나 또는 비반전하여 입력 데이터로서 연속적으로 출력하는 데이터 반전/비반전 부;
    상기 제1 반전 제어 신호 또는 상기 제2 반전 제어 신호에 응답하여, 상기 입력 데이터의 반전 여부를 지시하는 플랙 신호를 출력하는 플랙 출력부; 및
    상기 동작 주파수가 상기 기준 주파수 미만일 때 상기 데이터 반전/비반전 부로부터 출력되는 입력 데이터에 근거하여 반도체 메모리 장치에 연결된 데이터 입출력 패드들을 LVCMOS 신호 전송 방식으로 구동하고, 상기 동작 주파수가 상기 기준 주파수 이상일 때 상기 데이터 반전/비반전 부로부터 출력되는 입력 데이터에 근거하여 상기 데이터 입출력 패드들을 POD 신호 전송 방식으로 구동하는 데이터 출력부를 구비하고,
    상기 내부 입력 데이터 중 현재 내부 입력 데이터 직전의 입력 데이터에 대한 상기 현재 내부 입력 데이터의 대응하는 비트들의 반전 개수가 상기 현재 내부 입력 데이터의 데이터 폭의 1/2를 초과할 때, 상기 데이터 반전/비반전 부는 상기 제1 반전 제어 신호에 응답하여 상기 현재 내부 입력 데이터를 반전하고,
    상기 현재 내부 입력 데이터에 포함된 "1"의 데이터 또는 "0"의 데이터의 개 수가 상기 현재 내부 입력 데이터의 데이터 폭의 1/2를 초과할 때, 상기 데이터 반전/비반전 부는 상기 제2 반전 제어 신호에 응답하여 상기 현재 내부 입력 데이터를 반전하는 것을 특징으로 하는 메모리 컨트롤러.
  11. 제10항에 있어서,
    상기 제1 및 제2 반전 제어부들은 상기 동작 주파수가 상기 기준 주파수 이상인 지 또는 미만인 지 여부를 지시하는 주파수 정보 신호에 응답하여 동작하는 것을 특징으로 하는 메모리 컨트롤러.
  12. 메모리 컨트롤러에 있어서,
    상기 메모리 컨트롤러의 동작 주파수 정보를 지시하는 주파수 정보 신호에 응답하여, 제1 반전 제어 신호 및 제2 반전 제어 신호를 각각 발생하는 제1 및 제2 반전 제어부들;
    상기 제1 반전 제어 신호 또는 상기 제2 반전 제어 신호에 응답하여, 데이터 레지스터로부터 연속적으로 수신되는 내부 입력 데이터의 비트들을 반전하거나 또는 비반전하여 입력 데이터로서 연속적으로 출력하는 데이터 반전/비반전 부;
    상기 제1 반전 제어 신호 또는 상기 제2 반전 제어 신호에 응답하여, 상기 입력 데이터의 반전 여부를 지시하는 플랙 신호를 출력하는 플랙 출력부; 및
    상기 주파수 정보 신호에 응답하여, 상기 데이터 반전/비반전 부로부터 출력되는 입력 데이터에 근거하여 반도체 메모리 장치에 연결된 데이터 입출력 패드들 을 상기 제1 반전 제어 신호에 대응하는 LVCMOS 신호 전송 방식 또는 상기 제2 반전 제어 신호에 대응하는 POD 신호 전송 방식으로 구동하는 데이터 출력부를 구비하고,
    상기 내부 입력 데이터 중 현재 내부 입력 데이터 직전의 입력 데이터에 대한 상기 현재 내부 입력 데이터의 대응하는 비트들의 반전 개수가 상기 현재 내부 입력 데이터의 데이터 폭의 1/2를 초과할 때, 상기 제1 반전 제어 신호는 상기 데이터 반전/비반전 부가 상기 현재 내부 입력 데이터를 반전하도록 제어하고,
    상기 현재 내부 입력 데이터 직전의 입력 데이터에 대한 상기 현재 내부 입력 데이터의 대응하는 비트들의 반전 개수가 상기 현재 내부 입력 데이터의 데이터 폭의 1/2 이하일 때, 상기 제1 반전 제어 신호는 상기 데이터 반전/비반전 부가 상기 현재 내부 입력 데이터를 비반전하도록 제어하고,
    상기 현재 내부 입력 데이터에 포함된 "1"의 데이터 또는 "0"의 데이터의 개수가 상기 현재 내부 입력 데이터의 데이터 폭의 1/2를 초과할 때, 상기 제2 반전 제어 신호는 상기 데이터 반전/비반전 부가 상기 현재 내부 입력 데이터를 반전하도록 제어하고,
    상기 현재 내부 입력 데이터에 포함된 "1"의 데이터 또는 "0"의 데이터의 개수가 상기 현재 내부 입력 데이터의 데이터 폭의 1/2 이하일 때, 상기 제2 반전 제어 신호는 상기 데이터 반전/비반전 부가 상기 현재 내부 출력 데이터를 비반전하도록 제어하는 것을 특징으로 하는 메모리 컨트롤러.
  13. 메모리 시스템에 있어서,
    반도체 메모리 장치; 및
    상기 반도체 메모리 장치의 데이터 독출 동작을 제어하는 메모리 컨트롤러를 구비하고,
    상기 메모리 시스템의 동작 주파수가 기준 주파수 미만일 때, 상기 반도체 메모리 장치는, 메모리 셀 어레이로부터 연속적으로 독출되는 내부 출력 데이터 중 현재 내부 출력 데이터 직전의 출력 데이터에 대한 상기 현재 내부 출력 데이터의 대응하는 비트들의 반전 개수가 상기 현재 내부 출력 데이터의 데이터 폭의 1/2를 초과하는 경우, 상기 현재 내부 출력 데이터를 반전하여 출력 데이터로서 출력하고, 상기 출력 데이터를 데이터 버스들을 통해 LVCMOS 신호 전송 방식으로 상기 메모리 컨트롤러에 전달하고 상기 출력 데이터의 전달과 동시에 상기 출력 데이터의 반전을 지시하는 플랙 신호를 상기 메모리 컨트롤러로 전달하는 것에 의해 상기 데이터 독출 동작을 수행하고,
    상기 동작 주파수가 상기 기준 주파수 이상일 때, 상기 반도체 메모리 장치는, 상기 현재 내부 출력 데이터에 포함된 "1"의 데이터 또는 "0"의 데이터의 개수가 상기 현재 내부 출력 데이터의 데이터 폭의 1/2를 초과하는 경우, 상기 현재 내부 출력 데이터를 반전하여 출력 데이터로서 출력하고, 상기 출력 데이터를 상기 데이터 버스들을 통해 POD 신호 전송 방식으로 상기 메모리 컨트롤러에 전달하고 상기 출력 데이터의 전달과 동시에 상기 출력 데이터의 반전을 지시하는 플랙 신호를 상기 메모리 컨트롤러로 전달하는 것에 의해 상기 데이터 독출 동작을 수행하는 것을 특징으로 하는 메모리 시스템.
  14. 제13항에 있어서,
    상기 반도체 메모리 장치는 상기 동작 주파수가 상기 기준 주파수 이상인 지 또는 미만인 지 여부를 지시하는 주파수 정보 신호에 응답하여 동작하고, 상기 주파수 정보 신호는 상기 메모리 컨트롤러로부터 제공되는 것을 특징으로 하는 메모리 시스템.
  15. 메모리 시스템에 있어서,
    반도체 메모리 장치; 및
    상기 반도체 메모리 장치의 데이터 기입 동작을 제어하는 메모리 컨트롤러를 구비하고,
    상기 메모리 시스템의 동작 주파수가 기준 주파수 미만일 때, 상기 메모리 컨트롤러는, 데이터 레지스터로부터 연속적으로 독출되는 내부 입력 데이터 중 현재 내부 입력 데이터 직전의 입력 데이터에 대한 상기 현재 내부 입력 데이터의 대응하는 비트들의 반전 개수가 상기 현재 내부 입력 데이터의 데이터 폭의 1/2를 초과하는 경우, 상기 현재 내부 입력 데이터를 반전하여 입력 데이터로서 출력하고, 상기 입력 데이터를 데이터 버스들을 통해 LVCMOS 신호 전송 방식으로 상기 반도체 메모리 장치에 전달하고 상기 입력 데이터의 전달과 동시에 상기 입력 데이터의 반전을 지시하는 플랙 신호를 상기 반도체 메모리 장치로 전달하는 것에 의해 상기 데이터 기입 동작을 수행하고,
    상기 동작 주파수가 기준 주파수 이상일 때, 상기 메모리 컨트롤러는, 상기 현재 내부 입력 데이터에 포함된 "1"의 데이터 또는 "0"의 데이터의 개수가 상기 현재 내부 입력 데이터의 데이터 폭의 1/2를 초과하는 경우, 상기 현재 내부 입력 데이터를 반전하여 입력 데이터로서 출력하고, 상기 입력 데이터를 상기 데이터 버스들을 통해 POD 신호 전송 방식으로 상기 반도체 메모리 장치에 전달하고 상기 입력 데이터의 전달과 동시에 상기 입력 데이터의 반전을 지시하는 플랙 신호를 상기 반도체 메모리 장치로 전달하는 것에 의해 상기 데이터 기입 동작을 수행하는 것을 특징으로 하는 메모리 시스템.
  16. 제15항에 있어서,
    상기 메모리 컨트롤러는 상기 동작 주파수가 상기 기준 주파수 이상인 지 또는 미만인 지 여부를 지시하는 주파수 정보 신호에 응답하여 동작하는 것을 특징으로 하는 메모리 시스템.
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