KR20160117088A - 반도체장치 - Google Patents

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KR20160117088A
KR20160117088A KR1020150045751A KR20150045751A KR20160117088A KR 20160117088 A KR20160117088 A KR 20160117088A KR 1020150045751 A KR1020150045751 A KR 1020150045751A KR 20150045751 A KR20150045751 A KR 20150045751A KR 20160117088 A KR20160117088 A KR 20160117088A
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윤영준
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Abstract

반도체장치는 순차적으로 입력되는 제1 입력신호 및 제2 입력신호를 출력데이터로 변환하여 출력하고, 저장데이터, 상기 제1 입력신호 및 상기 제2 입력신호에 응답하여 비교동작을 수행하여 제1 및 제2 비교신호를 생성하는 데이터출력회로; 및 상기 제1 및 제2 비교신호에 포함된 비트들의 논리레벨을 감지하여 제1 및 제2 감지신호를 생성하고, 저장플래그에 응답하여 상기 제1 및 제2 감지신호로부터 제1 및 제2 플래그를 생성하며, 상기 제1 및 제2 플래그를 순차적으로 전송제어신호로 출력하는 제어신호출력회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 데이터 반전 방식을 사용하는 반도체장치에 관한 것이다.
최근 반도체장치에서는 다수 비트 프리페치 방식이 일반적으로 사용되고 있다. 다수 비트 프리페치 방식을 사용하는 반도체장치는 한 번의 리드커맨드에 응답하여 다수 비트의 데이터를 메모리셀로부터 병렬로 출력하고, 그 출력된 다수 비트의 데이터를 클럭에 동기하여 동일한 데이터입출력 핀을 통하여 출력한다. 다수 비트 프리페치 방식을 사용하면 내부 코어(Core)의 컬럼 경로의 동작은 외부의 클럭 주파수의 절반 이하로 동작할 수 있기 때문에 반도체장치 내부 코어의 설계 및 컬럼 경로의 설계가 매우 쉬워지게 되는 장점을 가진다.
한편, 외부의 클럭 주파수가 증가하고, 데이터가 출력되는 데이터패드의 수가 증가함에 따라 반도체장치는 32개 이상의 데이터패드를 통해 데이터가 동시에 출력되는 와이드 입/출력(Wide I/O) 구조를 갖는다. 32개의 데이터패드를 통해 데이터가 동시에 출력되는 경우 출력되는 데이터에는 엄청난 잡음이 유기되는데, 이를 통상 동시 스위칭 잡음(Simultaneous Switching Noise)이라 한다. 동시 스위칭 잡음은 출력데이터의 파형을 손상시켜, 메모리 장치의 신호 충실도(signal integrity)를 떨어뜨린다. 이렇게 되면 반도체장치가 고주파수 시스템에서 필요로 하는 입/출력 성능을 만족시키는 것이 어려워진다. 따라서 고주파수 시스템에서 사용되는 메모리 장치는 그 입/출력 성능을 향상시키기 위해 데이터 반전 방식을 사용하고 있다.
데이터 반전(Data Inversion) 방식은 반도체장치의 동시 스위칭 잡음을 줄이는 것을 목적으로 한다. 데이터 반전 방식을 사용하는 반도체장치는 현재 출력될 소정 비트수(일반적으로 8비트)의 데이터와 이전에 출력된 데이터 간의 토글링(toggling)된 비트의 수에 따라 현재 출력되는 데이터를 반전시켜 출력하거나 또는 그대로 출력한다. 데이터 반전 방식을 사용하면 출력 데이터에서 토글링되는 비트의 수가 항상 반 미만으로 유지될 수 있으므로, 동시 스위칭 잡음이 감소하여 신호의 충실도가 향상되므로 반도체장치는 보다 좋은 입/출력 성능을 가질 수 있게 된다.
본 발명은 다수의 데이터패드들을 통해 출력되는 출력데이터와 제어패드를 통해 출력되는 제어신호에 대해서 함께 데이터 반전 방식을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 순차적으로 입력되는 제1 입력신호 및 제2 입력신호를 출력데이터로 변환하여 출력하고, 저장데이터, 상기 제1 입력신호 및 상기 제2 입력신호에 응답하여 비교동작을 수행하여 제1 및 제2 비교신호를 생성하는 데이터출력회로; 및 상기 제1 및 제2 비교신호에 포함된 비트들의 논리레벨을 감지하여 제1 및 제2 감지신호를 생성하고, 저장플래그에 응답하여 상기 제1 및 제2 감지신호로부터 제1 및 제2 플래그를 생성하며, 상기 제1 및 제2 플래그를 순차적으로 전송제어신호로 출력하는 제어신호출력회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 입력제어신호에 응답하여 제1 입력신호 및 제2 입력신호를 순차적으로 래치하고, 출력제어신호에 응답하여 상기 래치된 상기 제1 입력신호 및 상기 제2 입력신호를 파이프래치데이터로 출력하는 제1 파이프래치부; 상기 제2 입력신호를 저장데이터로 저장하는 데이터저장부; 상기 저장데이터와 상기 제1 입력신호를 비교하여 제1 비교신호를 생성하고, 상기 제1 입력신호와 상기 제2 입력신호를 비교하여 제2 비교신호를 생성하는 데이터비교부; 및 상기 제1 및 제2 비교신호에 포함된 비트들의 논리레벨을 감지하여 제1 및 제2 감지신호를 생성하고, 저장플래그에 응답하여 상기 제1 및 제2 감지신호로부터 제1 및 제2 플래그를 생성하며, 상기 제1 및 제2 플래그를 순차적으로 전송제어신호로 출력하는 제어신호출력회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 순차적으로 입력되는 제1 입력신호 및 제2 입력신호를 출력데이터로 변환하여 출력하고, 저장데이터, 상기 제1 입력신호 및 상기 제2 입력신호에 응답하여 비교동작을 수행하여 제1 및 제2 비교신호를 생성하는 데이터출력회로; 및 상기 제1 비교신호에 포함된 비트들의 논리레벨을 감지하여 제1 감지신호를 생성하고, 상기 제2 비교신호에 포함된 비트들의 논리레벨을 감지하여 제2 감지신호를 생성하는 비트감지부; 저장플래그와 상기 제1 감지신호를 비교하여 상기 제1 플래그를 생성하고, 상기 제1 플래그와 상기 제2 감지신호를 비교하여 상기 제2 플래그를 생성하는 플래그생성부; 지연저장제어신호에 응답하여 상기 제2 감지신호를 상기 저장플래그로 저장하는 플래그저장부; 지연입력제어신호에 응답하여 상기 제1 플래그 및 상기 제2 플래그를 순차적으로 래치하고, 지연출력제어신호에 응답하여 상기 래치된 상기 제1 플래그 및 상기 제2 플래그를 반전제어신호로 출력하는 제1 파이프래치부; 및 상기 반전제어신호를 내부클럭에 동기하여 제어패드를 통해 출력되는 상기 전송제어신호를 생성하는 제어신호출력부를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 다수의 데이터패드들을 통해 출력되는 출력데이터와 제어패드를 통해 출력되는 제어신호에 대해서 함께 데이터 반전 방식이 수행되도록 함으로써, 출력데이터와 제어신호에서 발생되는 동시 스위칭 잡음을 제거하여 신호충실도를 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 데이터비교부의 일 실시예에 따른 회로도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 위상제어부의 일 실시예에 따른 회로도이다.
도 4는 도 1에 도시된 반도체장치에 포함된 비트감지부의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 5는 도 1에 도시된 반도체장치에 포함된 플래그생성부의 일 실시예에 따른 회로도이다.
도 6 내지 도 8은 도 1에 도시된 반도체장치에서 데이터 반전 방식이 수행되는 동작을 설명하기 위한 표이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 실시예에 따른 반도장치는 데이터출력회로그룹(11) 및 제어신호출력회로(12)를 포함할 수 있다. 데이터출력회로그룹(11)은 제1 내지 제8 데이터출력회로(11_1, 11_2,…, 11_8)를 포함할 수 있다. 제1 데이터출력회로(11_1)는 데이터저장부(111), 데이터비교부(112), 제1 파이프래치부(113), 위상제어부(114), 데이터출력부(115) 및 데이터패드(116)를 포함할 수 있다. 제어신호출력회로(12)는 비트감지부(121), 플래그생성부(122), 플래그저장부(123), 제2 파이프래치부(124), 제어신호출력부(125) 및 제어패드(126)를 포함할 수 있다.
데이터저장부(111)는 저장제어신호(PINSUM)에 응답하여 제4 입력신호(DIN4<1>)를 저장데이터(S_DT)로 출력할 수 있다. 저장제어신호(PINSUM)는 제1 내지 제4 입력제어신호(PIN<1:4>)의 인에이블 여부에 따라 인에이블되도록 설정될 수 있다. 예를 들어, 저장제어신호(PINSUM)는 제1 내지 제4 입력제어신호(PIN<1:4>)가 모두 인에이블되어 제1 입력신호(DIN1<1>), 제2 입력신호(DIN2<1>), 제3 입력신호(DIN3<1>) 및 제4 입력신호(DIN4<1>)가 모두 제1 파이프래치부(113)에 입력된 후 인에이블되도록 설정될 수 있다. 저장제어신호(PINSUM) 및 입력제어신호(PIN<1:4>)가 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다.
데이터비교부(112)는 저장데이터(S_DT), 제1 입력신호(DIN1<1>), 제2 입력신호(DIN2<1>), 제3 입력신호(DIN3<1>) 및 제4 입력신호(DIN4<1>)를 순차적으로 비교하여 제1 비교신호(COM1<1>), 제2 비교신호(COM2<1>), 제3 비교신호(COM3<1>) 및 제4 비교신호(COM4<1>)를 생성할 수 있다.데이터비교부(112)의 구체적인 구성 및 동작은 도 2를 참고하여 후술한다.
제1 파이프래치부(113)는 제1 내지 제4 입력제어신호(PIN<1:4>) 및 제1 내지 제4 출력제어신호(POUT<1:4>)에 응답하여 제1 입력신호(DIN1<1>), 제2 입력신호(DIN2<1>), 제3 입력신호(DIN3<1>) 및 제4 입력신호(DIN4<1>)를 파이프래치데이터(FL_DT)로 출력할 수 있다. 제1 파이프래치부(113)는 제1 입력제어신호(PIN<1>)가 인에이블되는 경우 제1 입력신호(DIN1<1>)를 입력받아 래치하고, 제1 입력제어신호(PIN<2>)가 인에이블되는 경우 제2 입력신호(DIN2<1>)를 입력받아 래치하며, 제3 입력제어신호(PIN<3>)가 인에이블되는 경우 제3 입력신호(DIN3<1>)를 입력받아 래치하고, 제4 입력제어신호(PIN<4>)가 인에이블되는 경우 제4 입력신호(DIN4<1>)를 입력받아 래치한다. 제1 파이프래치부(113)는 제1 출력제어신호(POUT<1>)가 인에이블되는 경우 래치된 제1 입력신호(DIN1<1>)를 파이프래치데이터(FL_DT)로 출력하고, 제2 출력제어신호(POUT<2>)가 인에이블되는 경우 래치된 제2 입력신호(DIN2<1>)를 파이프래치데이터(FL_DT)로 출력하며, 제3 출력제어신호(POUT<3>)가 인에이블되는 경우 래치된 제3 입력신호(DIN3<1>)를 파이프래치데이터(FL_DT)로 출력하고, 제4 출력제어신호(POUT<4>)가 인에이블되는 경우 래치된 제4 입력신호(DIN4<1>)를 파이프래치데이터(FL_DT)로 출력한다. 제1 내지 제4 입력제어신호(PIN<1:4>) 및 제1 내지 제4 출력제어신호(POUT<1:4>)가 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다. 제1 파이프래치부(113)는 병렬로 입력된 제1 입력신호(DIN1<1>), 제2 입력신호(DIN2<1>), 제3 입력신호(DIN3<1>) 및 제4 입력신호(DIN4<1>)를 직렬로 변환하여 파이프래치데이터(FL_DT)로 출력할 수 있다.
위상제어부(114)는 반전제어신호(IV_CON)에 응답하여 파이프래치데이터(FL_DT)의 위상 반전 여부를 결정하여 위상데이터(P_DT)를 출력할 수 있다. 위상제어부(114)는 반전제어신호(IV_CON)가 인에이블되는 경우 파이프래치데이터(FL_DT)의 위상을 반전시켜 위상데이터(P_DT)로 출력할 수 있다. 위상제어부(114)의 구체적인 구성 및 동작은 도 3을 참고하여 후술한다.
데이터출력부(115)는 위상데이터(P_DT)를 내부클럭(ICLK)에 동기하여 제1 출력데이터(DQ<1>)로 출력한다. 제1 출력데이터(DQ<1>)는 데이터패드(116)를 통해 반도체장치 외부로 출력된다. 내부클럭(ICLK)은 데이터출력을 위해 반도체장치 내부에서 생성되는 신호로 반도체장치 외부에서 인가되는 외부클럭으로부터 생성되도록 구현될 수 있다.
제2 내지 제8 데이터출력회로(11_2,…, 11_8)는 입력신호들(DIN1<2:8>, DIN2<2:8>, DIN3<2:8>, DIN4<2:8>)을 입력받아, 비교신호들(COM1<2:8>, COM2<2:8>, COM3<2:8>, COM4<2:8>) 및 제2 내지 제8 출력데이터(DQ<2:8>)를 생성하여 출력한다. 제2 내지 제8 데이터출력회로(11_2,…, 11_8)의 구성 및 동작은 제1 데이터출력회로(11_1)와 입출력신호를 제외하고는 거의 동일하므로 구체적인 설명은 생략한다.
비트감지부(121)는 제1 비교신호(COM1<1:8>)에 포함된 비트들의 레벨을 감지하여 제1 감지신호(DET1)를 생성할 수 있다. 예를 들어, 비트감지부(121)는 제1 비교신호(COM1<1:8>)에 포함된 비트들의 논리레벨 중 로직하이레벨(이하, "H"로 지칭함)의 개수가 5개 이상인 경우 로직하이레벨로 인에이블된 제1 감지신호(DET1)를 생성할 수 있다. 비트감지부(121)는 제2 비교신호(COM2<1:8>)에 포함된 비트들의 레벨을 감지하여 제2 감지신호(DET2)를 생성할 수 있다. 비트감지부(121)는 제3 비교신호(COM3<1:8>)에 포함된 비트들의 레벨을 감지하여 제3 감지신호(DET3)를 생성할 수 있다. 비트감지부(121)는 제4 비교신호(COM4<1:8>)에 포함된 비트들의 레벨을 감지하여 제4 감지신호(DET4)를 생성할 수 있다. 비트감지부(121)의 구체적인 구성 및 동작은 도 4를 참고하여 후술한다.
플래그생성부(122)는 저장플래그(FLAG_S)와 제1 감지신호(DET1)의 논리레벨을 비교하여 제1 플래그(FLAG1)를 생성할 수 있다. 예를 들어, 플래그생성부(122)는 저장플래그(FLAG_S)와 제1 감지신호(DET1)의 논리레벨이 상이한 경우 로직하이레벨의 제1 플래그(FLAG1)를 생성하고, 동일한 경우 로직로우레벨의 제1 플래그(FLAG1)를 생성할 수 있다. 플래그생성부(122)는 제1 감지신호(DET1)와 제2 감지신호(DET2)의 논리레벨을 비교하여 제2 플래그(FLAG2)를 생성할 수 있다. 플래그생성부(122)는 제2 감지신호(DET2)와 제3 감지신호(DET3)의 논리레벨을 비교하여 제3 플래그(FLAG3)를 생성할 수 있다. 플래그생성부(122)는 제3 감지신호(DET3)와 제4 감지신호(DET4)의 논리레벨을 비교하여 제4 플래그(FLAG4)를 생성할 수 있다. 플래그생성부(122)의 구체적인 구성 및 동작은 도 5를 참고하여 후술한다.
플래그저장부(123)는 지연저장제어신호(PINSUMD)에 응답하여 제4 플래그(FLAG4)를 저장하고, 저장플래그(FLAG_S)로 출력한다. 지연저장제어신호(PINSUMD)는 저장제어신호(PINSUM)를 기설정된 지연구간만큼 지연시켜 생성된 신호이다. 지연저장제어신호(PINSUMD)를 생성하기 위해 저장제어신호(PINSUM)를 지연시키는 지연구간은 데이터저장부(111), 데이터비교부(112), 비트감지부(121) 및 플래그생성부(122)의 동작구간으로 설정되는 것이 바람직하다.
제2 파이프래치부(124)는 제1 내지 제4 지연입력제어신호(PIND<1:4>) 및 제1 내지 제4 지연출력제어신호(POUTD<1:4>)에 응답하여 제1 플래그(FLAG1), 제2 플래그(FLAG2), 제3 플래그(FLAG3) 및 제4 플래그(FLAG4)를 반전제어신호(IV_CON)로 출력할 수 있다. 제2 파이프래치부(124)는 제1 지연입력제어신호(PIND<1>)가 인에이블되는 경우 제1 플래그(FLAG1)를 입력받아 래치하고, 제2 지연입력제어신호(PIND<2>)가 인에이블되는 경우 제2 플래그(FLAG2)를 입력받아 래치하며, 제3 지연입력제어신호(PIND<3>)가 인에이블되는 경우 제3 플래그(FLAG3)를 입력받아 래치하고, 제4 지연입력제어신호(PIND<4>)가 인에이블되는 경우 제4 플래그(FLAG4)를 입력받아 래치한다. 제2 파이프래치부(124)는 제1 지연출력제어신호(POUTD<1>)가 인에이블되는 경우 래치된 제1 플래그(FLAG1)를 반전제어신호(IV_CON)로 출력하고, 제2 지연출력제어신호(POUTD<2>)가 인에이블되는 경우 래치된 제2 플래그(FLAG2)를 반전제어신호(IV_CON)로 출력하며, 제3 지연출력제어신호(POUTD<3>)가 인에이블되는 경우 래치된 제3 플래그(FLAG3)를 반전제어신호(IV_CON)로 출력하고, 제4 지연출력제어신호(POUTD<4>)가 인에이블되는 경우 래치된 제4 플래그(FLAG4)를 반전제어신호(IV_CON)로 출력한다. 제1 내지 제4 지연입력제어신호(PIND<1:4>) 및 제1 내지 제4 지연출력제어신호(POUTD<1:4>)는 제1 내지 제4 입력제어신호(PIN<1:4>) 및 제1 내지 제4 출력제어신호(POUT<1:4>)를 기설정된 지연구간만큼 지연시켜 생성될 수 있다. 제1 내지 제4 지연입력제어신호(PIND<1:4>) 및 제1 내지 제4 지연출력제어신호(POUTD<1:4>)가 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다. 제2 파이프래치부(124)는 병렬로 입력된 제1 플래그(FLAG1), 제2 플래그(FLAG2), 제3 플래그(FLAG3) 및 제4 플래그(FLAG4)를 직렬로 변환하여 반전제어신호(IV_CON)로 출력할 수 있다.
제어신호출력부(125)는 반전제어신호(IV_CON)를 내부클럭(ICLK)에 동기하여 전송제어신호(T_CON)로 출력한다. 전송제어신호(T_CON)는 제어패드(126)를 통해 반도체장치 외부로 출력된다.
도 2를 참고하면 데이터비교부(112)는 논리소자들(XOR21~XOR24)을 포함할 수 있다. 논리소자(XOR21)는 저장데이터(S_DT)와 제1 입력데이터(DIN1<1>)를 입력받아 배타적논리합 연산을 수행하여 제1 비교신호(COM1<1>)를 출력한다. 논리소자(XOR21)는 저장데이터(S_DT)와 제1 입력데이터(DIN1<1>)가 상이한 경우 로직하이레벨의 제1 비교신호(COM1<1>)를 출력하고, 동일한 경우 로직로우레벨의 제1 비교신호(COM1<1>)를 출력한다. 논리소자(XOR22)는 제1 입력데이터(DIN1<1>)와 제2 입력데이터(DIN2<1>)를 입력받아 배타적논리합 연산을 수행하여 제2 비교신호(COM2<1>)를 출력한다. 논리소자(XOR22)는 제1 입력데이터(DIN1<1>)와 제2 입력데이터(DIN2<1>)가 상이한 경우 로직하이레벨의 제2 비교신호(COM2<1>)를 출력하고, 동일한 경우 로직로우레벨의 제2 비교신호(COM2<1>)를 출력한다. 논리소자(XOR23)는 제2 입력데이터(DIN2<1>)와 제3 입력데이터(DIN3<1>)를 입력받아 배타적논리합 연산을 수행하여 제3 비교신호(COM3<1>)를 출력한다. 논리소자(XOR23)는 제2 입력데이터(DIN2<1>)와 제3 입력데이터(DIN3<1>)가 상이한 경우 로직하이레벨의 제3 비교신호(COM3<1>)를 출력하고, 동일한 경우 로직로우레벨의 제3 비교신호(COM3<1>)를 출력한다. 논리소자(XOR24)는 제3 입력데이터(DIN3<1>)와 제4 입력데이터(DIN4<1>)를 입력받아 배타적논리합 연산을 수행하여 제4 비교신호(COM4<1>)를 출력한다. 논리소자(XOR24)는 제3 입력데이터(DIN3<1>)와 제4 입력데이터(DIN4<1>)가 상이한 경우 로직하이레벨의 제4 비교신호(COM4<1>)를 출력하고, 동일한 경우 로직로우레벨의 제4 비교신호(COM4<1>)를 출력한다.
도 3을 참고하면 위상제어부(114)는 인버터들(IV31, IV32, IV33)과 전달게이트(T31)를 포함할 수 있다. 인버터(IV31)는 파이프래치데이터(FL_DT)를 반전버퍼링하여 노드(nd31)로 출력한다. 인버터(IV32)는 반전제어신호(IV_CON)를 반전버퍼링하여 출력한다. 인버터(IV33)는 반전제어신호(IV_CON)가 로직로우레벨로 디스에이블된 경우 노드(nd31)의 신호를 반전버퍼링하여 위상데이터(P_DT)로 출력한다. 전달게이트(T31)는 반전제어신호(IV_CON)가 로직하이레벨로 인에이블된 경우 노드(nd31)의 신호를 위상데이터(P_DT)로 출력한다. 위상제어부(114)는 반전제어신호(IV_CON)가 로직로우레벨로 디스에이블된 경우 파이프래치데이터(FL_DT)를 인버터들(IV31, IV33)을 통해 버퍼링하여 위상데이터(P_DT)로 출력한다. 위상제어부(114)는 반전제어신호(IV_CON)가 로직하이레벨로 인에이블된 경우 파이프래치데이터(FL_DT)를 인버터(IV31)와 전달게이트(T31)을 통해 반전버퍼링하여 위상데이터(P_DT)로 출력한다.
도 4를 참고하면 비트감지부(121)는 제1 감지신호생성부(41), 제2 감지신호생성부(42), 제3 감지신호생성부(43) 및 제4 감지신호생성부(44)를 포함할 수 있다. 제1 감지신호생성부(41)는 제1 레벨카운터(411), 제2 레벨카운터(412), 제3 레벨카운터(413), 제4 레벨카운터(414), 제5 레벨카운터(415), 제6 레벨카운터(416) 및 제7 레벨카운터(417)를 포함할 수 있다. 제1 레벨카운터(411)는 제1 비교신호의 첫번째 및 두번째 비트(COM1<1:2>) 중 "H"인 수가 0개, 1개, 2개인 경우 각각 로직하이레벨로 인에이블되는 제1 내지 제3 카운팅신호(CNT1, CNT2, CNT3)를 생성한다. 제2 레벨카운터(412)는 제1 비교신호의 세번째 및 네번째 비트(COM1<3:4>) 중 "H"인 수가 0개, 1개, 2개인 경우 각각 로직하이레벨로 인에이블되는 제4 내지 제6 카운팅신호(CNT4, CNT5, CNT6)를 생성한다. 제3 레벨카운터(413)는 제1 비교신호의 다섯번째 및 여섯번째 비트(COM1<5:6>) 중 "H"인 수가 0개, 1개, 2개인 경우 각각 로직하이레벨로 인에이블되는 제7 내지 제9 카운팅신호(CNT7, CNT8, CNT9)를 생성한다. 제4 레벨카운터(414)는 제1 비교신호의 일곱번째 및 여덟번째 비트(COM1<7:8>) 중 "H"인 수가 0개, 1개, 2개인 경우 각각 로직하이레벨로 인에이블되는 제10 내지 제12 카운팅신호(CNT10, CNT11, CNT12)를 생성한다. 제5 레벨카운터(415)는 제1 내지 제6 카운팅신호(CNT1, CNT2, CNT3, CNT4, CNT5, CNT6)를 입력받아 제1 비교신호의 첫번째부터 네번째까지의 비트(COM1<1:4>) 중 "H"인 수가 0개, 1개, 2개, 3개, 4개인 경우 각각 로직하이레벨로 인에이블되는 제13 내지 제17 카운팅신호(CNT13, CNT14, CNT15, CNT16, CNT17)를 생성한다. 제6 레벨카운터(416)는 제7 내지 제12 카운팅신호(CNT7, CNT8, CNT9, CNT10, CNT11, CNT12)를 입력받아 제1 비교신호의 다섯번째부터 여덟번째까지의 비트(COM1<5:8>) 중 "H"인 수가 0개, 1개, 2개, 3개, 4개인 경우 각각 로직하이레벨로 인에이블되는 제18 내지 제22 카운팅신호(CNT18, CNT19, CNT20, CNT21, CNT22)를 생성한다. 제7 레벨카운터(417)는 제13 내지 제22 카운팅신호(CNT13, CNT14, CNT15, CNT16, CNT17, CNT18, CNT19, CNT20, CNT21, CNT22)를 입력받아 제1 비교신호의 첫번째부터 여덟번째까지의 비트(COM1<1:8>) 중 "H"인 수가 5개 이상인 경우 로직하이레벨로 인에이블되는 제1 감지신호(DET1)를 생성한다.
이하, 비트감지부(121)의 동작을 제1 비교신호의 첫번째부터 여덟번째 비트(COM1<1:8>)가 각각 "H, H, L, L, H, L, H, H"로 설정된 경우를 예를 들어 설명한다. 제1 비교신호의 첫번째 및 두번째 비트(COM1<1:2>) 중 "H"인 수는 2개이므로 제1 내지 제3 카운팅신호(CNT1, CNT2, CNT3) 중 제3 카운팅신호(CNT3)만 로직하이레벨로 생성된다. 제1 비교신호의 세번째 및 네번째 비트(COM1<3:4>) 중 "H"인 수는 0개이므로, 제4 내지 제6 카운팅신호(CNT4, CNT5, CNT6) 중 제4 카운팅신호(CNT4)만 로직하이레벨로 생성된다. 제1 비교신호의 다섯번째 및 여섯번째 비트(COM1<5:6>) 중 "H"인 수는 1개이므로, 제7 내지 제9 카운팅신호(CNT7, CNT8, CNT9) 중 제8 카운팅신호(CNT8)만 로직하이레벨로 생성된다. 제1 비교신호의 일곱번째 및 여덟번째 비트(COM1<7:8>) 중 "H"인 수는 2개이므로, 제10 내지 제12 카운팅신호(CNT10, CNT11, CNT12) 중 제12 카운팅신호(CNT12)만 로직하이레벨로 생성된다. 제3 카운팅신호(CNT3) 및 제4 카운팅신호(CNT4)가 로직하이레벨이므로, 제1 비교신호의 첫번째 비트부터 네번째까지의 비트(COM1<1:4>) 중 2개의 비트만 "H"레벨이므로 제13 내지 제17 카운팅신호(CNT13, CNT14, CNT15, CNT16, CNT17) 중 제15 카운팅신호(CNT15)만 로직하이레벨로 생성된다. 제8 카운팅신호(CNT8) 및 제12 카운팅신호(CNT12)가 로직하이레벨이므로, 제1 비교신호의 다섯번째 비트부터 여덟번째까지의 비트(COM1<5:8>) 중 3개의 비트만 "H"레벨이므로 제18 내지 제22 카운팅신호(CNT18, CNT19, CNT20, CNT21, CNT22) 중 제21 카운팅신호(CNT21)만 로직하이레벨로 생성된다. 제15 카운팅신호(CNT15) 및 제21 카운팅신호(CNT21)가 로직하이레벨이므로, 제1 비교신호의 첫번째부터 여덟번째까지의 비트(COM1<1:8>) 중 "H"인 수가 5개로 감지되어 제1 감지신호(DET1)는 로직하이레벨로 인에이블된다.
제2 감지신호생성부(42)는 제2 비교신호(COM2<1:8>)에 포함된 비트들 중 "H"인 수가 5개 이상인 경우 인에이블되는 제2 감지신호(DET2)를 생성한다. 제3 감지신호생성부(43)는 제3 비교신호(COM3<1:8>)에 포함된 비트들 중 "H"인 수가 5개 이상인 경우 인에이블되는 제3 감지신호(DET3)를 생성한다. 제4 감지신호생성부(44)는 제4 비교신호(COM4<1:8>)에 포함된 비트들 중 "H"인 수가 5개 이상인 경우 인에이블되는 제4 감지신호(DET4)를 생성한다. 제2 감지신호생성부(42), 제3 감지신호생성부(43) 및 제4 감지신호생성부(44)의 구성 및 동작은 입출력신호의 차이를 제외하고는 제1 감지신호생성부(41)와 거의 동일하므로, 자세한 설명은 생략한다.
도 5를 참고하면 플래그생성부(122)는 논리소자들(XOR51~XOR54)을 포함할 수 있다. 논리소자(XOR51)는 저장플래그(FLAG_S) 및 제1 감지신호(DET1)를 입력받아 배타적논리합 연산을 수행하여 제1 플래그(FLAG1)를 생성한다. 논리소자(XOR51)는 저장플래그(FLAG_S) 및 제1 감지신호(DET1)가 서로 상이한 경우 로직하이레벨의 제1 플래그(FLAG1)를 생성하고, 서로 동일한 경우 로직로우레벨의 제1 플래그(FLAG1)를 생성한다. 논리소자(XOR52)는 제1 플래그(FLAG1) 및 제2 감지신호(DET2)를 입력받아 배타적논리합 연산을 수행하여 제2 플래그(FLAG2)를 생성한다. 논리소자(XOR52)는 제1 플래그(FLAG1) 및 제2 감지신호(DET2)가 서로 상이한 경우 로직하이레벨의 제2 플래그(FLAG2)를 생성하고, 서로 동일한 경우 로직로우레벨의 제2 플래그(FLAG2)를 생성한다. 논리소자(XOR53)는 제2 플래그(FLAG2) 및 제3 감지신호(DET3)를 입력받아 배타적논리합 연산을 수행하여 제3 플래그(FLAG3)를 생성한다. 논리소자(XOR53)는 제2 플래그(FLAG2) 및 제3 감지신호(DET3)가 서로 상이한 경우 로직하이레벨의 제3 플래그(FLAG3)를 생성하고, 서로 동일한 경우 로직로우레벨의 제3 플래그(FLAG3)를 생성한다. 논리소자(XOR54)는 제3 플래그(FLAG3) 및 제4 감지신호(DET4)를 입력받아 배타적논리합 연산을 수행하여 제4 플래그(FLAG4)를 생성한다. 논리소자(XOR54)는 제3 플래그(FLAG3) 및 제4 감지신호(DET4)가 서로 상이한 경우 로직하이레벨의 제4 플래그(FLAG4)를 생성하고, 서로 동일한 경우 로직로우레벨의 제4 플래그(FLAG4)를 생성한다. 플래그생성부(122)가 저장플래그(FLAG_S)를 피드백 받아 제1 감지신호(DET1), 제2 감지신호(DET2), 제3 감지신호(DET3) 및 제4 감지신호(DET4)와 순차적으로 비교동작을 수행함으로써, 제1 내지 제8 데이터출력회로(11_1,11_2,…, 11_8)에서 출력되는 제1 내지 제8 출력데이터(DQ<1:8>)뿐만아니라 전송제어신호(T_CON)의 레벨까지 고려하여 데이터 반전 방식을 수행한다. 즉, 제1 내지 제8 출력데이터(DQ<1:8>) 및 전송제어신호(T_CON) 중 레벨이 천이되는 비트가 5개 이상인 경우 제1 내지 제8 출력데이터(DQ<1:8>)의 위상을 반전시켜 출력한다. 이와 같은 데이터 반전 방식에 대한 구체적인 설명은 도 6 내지 도 8을 참고하여 살펴보면 다음과 같다.
도 6을 참고하면 데이터 반전 방식이 수행되기 전 제1 내지 제8 데이터출력회로(11_1,11_2,…, 11_8)에서 출력되는 제1 내지 제8 출력데이터(DQ<1:8>) 및 전송제어신호(T_CON)의 논리레벨을 확인할 수 있다. 즉, 도 6은 제1 내지 제8 데이터출력회로(11_1,11_2,…, 11_8)에 순차적으로 입력되는 입력신호들(DIN1<1:8>, DIN2<1:8>, DIN3<1:8>, DIN4<1:8>)이 반전 없이 제1 내지 제8 출력데이터(DQ<1:8>)로 그대로 출력되는 상태를 보여준다. 제1 출력데이터(DQ<1>)에서 PRE OUT이 "L"라는 것은 제1 내지 제4 입력신호들(DIN1<1>, DIN2<1>, DIN3<1>, DIN4<1>)이 입력되기 전 로직로우레벨을 갖는 것을 의미한다. 제1 출력데이터(DQ<1>)에서 1st_OUT, 2nd_OUT, 3rd_OUT 및 4th_OUT이 "H, H, H, L"라는 것은 제1 내지 제4 입력신호들(DIN1<1>, DIN2<1>, DIN3<1>, DIN4<1>)이 로직하이레벨, 로직하이레벨, 로직하이레벨 및 로직로우레벨로 순차적으로 입력되는 것을 의미한다. 도 6에 도시된 상태에서 제1 내지 제8 출력데이터(DQ<1:8>)에 포함된 비트들 중 레벨 천이된 비트들의 수는 1st_OUT, 2nd_OUT, 3rd_OUT 및 4th_OUT에서 각각 5개, 4개, 4개, 5개이다. 또한, 데이터 반전 동작이 되지 않아 제어신호(T_CON)가 모두 로직로우레벨 상태이므로, 제1 내지 제8 출력데이터(DQ<1:8>)와 전송제어신호(T_CON)에 포함된 비트들 중 레벨 천이된 비트들의 수는 1st_OUT, 2nd_OUT, 3rd_OUT 및 4th_OUT에서 각각 5개, 4개, 4개, 5개이다.
도 7을 참고하면 제1 내지 제8 출력데이터(DQ<1:8>)에 포함된 비트들 중 레벨 천이된 비트들의 수를 고려하여 수행되는 데이터 반전 방식의 모습을 확인할 수 있다. 도 6에서 제1 내지 제8 출력데이터(DQ<1:8>)에 포함된 비트들 중 레벨 천이된 비트들의 수는 1st_OUT, 2nd_OUT, 3rd_OUT 및 4th_OUT에서 각각 5개, 4개, 4개, 5개이므로, 제1 내지 제8 출력데이터(DQ<1:8>)의 1st_OUT 및 4th_OUT 논리레벨들을 반전시킨다. 이와 같은 반전 동작에 의해 제1 내지 제8 출력데이터(DQ<1:8>)에 포함된 비트들 중 레벨 천이된 비트들의 수는 1st_OUT, 2nd_OUT, 3rd_OUT 및 4th_OUT에서 각각 3개, 4개, 4개, 3개로 조절된다. 이때, 반전 동작이 수행된 1st_OUT 및 4th_OUT에서 전송제어신호(T_CON)의 논리레벨은 로직하이레벨로 천이한다. 따라서, 제1 내지 제8 출력데이터(DQ<1:8>)와 전송제어신호(T_CON)에 포함된 비트들 중 레벨 천이된 비트들의 수는 1st_OUT, 2nd_OUT, 3rd_OUT 및 4th_OUT에서 각각 4개, 5개, 4개, 4개가 된다. 2nd_OUT에서 제1 내지 제8 출력데이터(DQ<1:8>)에 포함된 비트들 중 레벨이 천이된 비트들의 수는 4개이지만 전송제어신호(T_CON)까지 고려하면 5개의 비트들이 레벨 천이됨을 확인할 수 있다.
도 8을 참고하면 제1 내지 제8 출력데이터(DQ<1:8>) 및 전송제어신호(T_CON)에 포함된 비트들 중 레벨 천이된 비트들의 수를 고려하여 수행되는 데이터 반전 방식의 모습을 확인할 수 있다. 도 7에서 제1 내지 제8 출력데이터(DQ<1:8>)와 전송제어신호(T_CON)에 포함된 비트들 중 레벨 천이된 비트들의 수는 1st_OUT, 2nd_OUT, 3rd_OUT 및 4th_OUT에서 각각 4개, 5개, 4개, 4개이므로, 제1 내지 제8 출력데이터(DQ<1:8>) 및 전송제어신호(T_CON)의 2nd_OUT 논리레벨들을 반전시킨다. 이와 같은 반전 동작에 의해 제1 내지 제8 출력데이터(DQ<1:8>)와 전송제어신호(T_CON)에 포함된 비트들 중 레벨 천이된 비트들의 수는 3rd_OUT 및 4th_OUT에서 각각 5개, 4개가 되므로, 제1 내지 제8 출력데이터(DQ<1:8>) 및 전송제어신호(T_CON)의 3rd_OUT 논리레벨들을 반전시킨다. 이와 같은 반전 동작에 의해 제1 내지 제8 출력데이터(DQ<1:8>)와 전송제어신호(T_CON)에 포함된 비트들 중 레벨 천이된 비트들의 수는 4th_OUT에서 5개가 되므로, 제1 내지 제8 출력데이터(DQ<1:8>) 및 전송제어신호(T_CON)의 4th_OUT 논리레벨들을 반전시킨다. 결국, 제1 내지 제8 출력데이터(DQ<1:8>)와 전송제어신호(T_CON)에 포함된 비트들 중 레벨 천이된 비트들의 수는 1st_OUT, 2nd_OUT, 3rd_OUT 및 4th_OUT에서 각각 4개, 4개, 4개, 4개로 조절됨을 확인할 수 있다. 이와 같은 일련의 반전 동작들은 도 5에 도시된 플래그생성부(122)를 통해 수행된다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체장치는 제1 내지 제8 출력데이터(DQ<1:8>)뿐만아니라 전송제어신호(T_CON)에 포함된 비트들 중 레벨 천이된 비트들의 수를 고려하여 데이터 반전 방식을 수행한다. 이와 같은 데이터 반전 방식을 통해 제1 내지 제8 출력데이터(DQ<1:8>) 및 전송제어신호(T_CON)에서 발생되는 동시 스위칭 잡음을 제거하여 신호충실도를 향상시킬 수 있다.
11: 데이터출력회로그룹 12: 제어신호출력회로
11_1: 제1 데이터출력회로 11_2: 제2 데이터출력회로
11_8: 제8 데이터출력회로 111: 데이터저장부
112: 데이터비교부 113: 제1 파이프래치부
114: 위상제어부 115: 데이터출력부
116: 데이터패드 121: 비트감지부
122: 플래그생성부 123: 플래그저장부
124: 제2 파이프래치부 125: 제어신호출력부
126: 제어패드 41: 제1 감지신호생성부
42: 제2 감지신호생성부 43: 제3 감지신호생성부
44: 제4 감지신호생성부 411: 제1 레벨카운터
412: 제2 레벨카운터 413: 제3 레벨카운터
414: 제4 레벨카운터 415: 제5 레벨카운터
416: 제6 레벨카운터 417: 제7 레벨카운터

Claims (20)

  1. 순차적으로 입력되는 제1 입력신호 및 제2 입력신호를 출력데이터로 변환하여 출력하고, 저장데이터, 상기 제1 입력신호 및 상기 제2 입력신호에 응답하여 비교동작을 수행하여 제1 및 제2 비교신호를 생성하는 데이터출력회로; 및
    상기 제1 및 제2 비교신호에 포함된 비트들의 논리레벨을 감지하여 제1 및 제2 감지신호를 생성하고, 저장플래그에 응답하여 상기 제1 및 제2 감지신호로부터 제1 및 제2 플래그를 생성하며, 상기 제1 및 제2 플래그를 순차적으로 전송제어신호로 출력하는 제어신호출력회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 제2 입력신호가 상기 저장데이터로 저장된 후 상기 제1 입력신호 및 상기 제2 입력신호가 순차적으로 다시 입력되는 반도체장치.
  3. 제 1 항에 있어서, 상기 데이터출력회로는
    상기 저장데이터와 상기 제1 입력신호를 비교하여 상기 제1 비교신호를 생성하고, 상기 제1 입력신호와 상기 제2 입력신호를 비교하여 상기 제2 비교신호를 생성하는 데이터비교부를 포함하는 반도체장치.
  4. 제 1 항에 있어서, 상기 데이터출력회로는
    입력제어신호에 응답하여 상기 제1 입력신호 및 상기 제2 입력신호를 순차적으로 래치하고, 출력제어신호에 응답하여 상기 래치된 상기 제1 입력신호 및 상기 제2 입력신호를 순차적으로 파이프래치데이터로 출력하는 파이프래치부를 포함하는 반도체장치.
  5. 제 4 항에 있어서, 상기 데이터출력회로는
    반전제어신호에 응답하여 상기 파이프래치데이터의 위상을 반전 여부를 결정하여 위상데이터를 생성하는 위상제어부; 및
    상기 위상데이터를 내부클럭에 동기하여 데이터패드를 통해 출력되는 출력데이터를 생성하는 데이터출력부를 더 포함하는 반도체장치.
  6. 제 1 항에 있어서, 상기 제어신호출력회로는
    상기 제1 비교신호에 포함된 비트들의 논리레벨을 감지하여 상기 제1 감지신호를 생성하고, 상기 제2 비교신호에 포함된 비트들의 논리레벨을 감지하여 상기 제2 감지신호를 생성하는 비트감지부를 포함하는 반도체장치.
  7. 제 1 항에 있어서, 상기 제어신호출력회로는
    상기 저장플래그와 상기 제1 감지신호를 비교하여 상기 제1 플래그를 생성하고, 상기 제1 플래그와 상기 제2 감지신호를 비교하여 상기 제2 플래그를 생성하는 플래그생성부; 및
    지연저장제어신호에 응답하여 상기 제2 감지신호를 상기 저장플래그로 저장하는 플래그저장부를 포함하는 반도체장치.
  8. 제 7 항에 있어서, 상기 제어신호출력회로는
    지연입력제어신호에 응답하여 상기 제1 플래그 및 상기 제2 플래그를 순차적으로 래치하고, 지연출력제어신호에 응답하여 상기 래치된 상기 제1 플래그 및 상기 제2 플래그를 반전제어신호로 출력하는 파이프래치부를 더 포함하는 반도체장치.
  9. 제 8 항에 있어서, 상기 제어신호출력회로는
    상기 반전제어신호를 내부클럭에 동기하여 제어패드를 통해 출력되는 상기 전송제어신호를 생성하는 제어신호출력부를 더 포함하는 반도체장치.
  10. 입력제어신호에 응답하여 제1 입력신호 및 제2 입력신호를 순차적으로 래치하고, 출력제어신호에 응답하여 상기 래치된 상기 제1 입력신호 및 상기 제2 입력신호를 파이프래치데이터로 출력하는 제1 파이프래치부;
    상기 제2 입력신호를 저장데이터로 저장하는 데이터저장부;
    상기 저장데이터와 상기 제1 입력신호를 비교하여 제1 비교신호를 생성하고, 상기 제1 입력신호와 상기 제2 입력신호를 비교하여 제2 비교신호를 생성하는 데이터비교부; 및
    상기 제1 및 제2 비교신호에 포함된 비트들의 논리레벨을 감지하여 제1 및 제2 감지신호를 생성하고, 저장플래그에 응답하여 상기 제1 및 제2 감지신호로부터 제1 및 제2 플래그를 생성하며, 상기 제1 및 제2 플래그를 순차적으로 전송제어신호로 출력하는 제어신호출력회로를 포함하는 반도체장치.
  11. 제 10 항에 있어서,
    반전제어신호에 응답하여 상기 파이프래치데이터의 위상을 반전 여부를 결정하여 위상데이터를 생성하는 위상제어부; 및
    상기 위상데이터를 내부클럭에 동기하여 데이터패드를 통해 출력되는 상기 출력데이터를 생성하는 데이터출력부를 더 포함하는 반도체장치.
  12. 제 10 항에 있어서, 상기 제어신호출력회로는
    상기 제1 비교신호에 포함된 비트들의 논리레벨을 감지하여 상기 제1 감지신호를 생성하고, 상기 제2 비교신호에 포함된 비트들의 논리레벨을 감지하여 상기 제2 감지신호를 생성하는 비트감지부를 포함하는 반도체장치.
  13. 제 10 항에 있어서, 상기 제어신호출력회로는
    상기 저장플래그와 상기 제1 감지신호를 비교하여 상기 제1 플래그를 생성하고, 상기 제1 플래그와 상기 제2 감지신호를 비교하여 상기 제2 플래그를 생성하는 플래그생성부; 및
    지연저장제어신호에 응답하여 상기 제2 감지신호를 상기 저장플래그로 저장하는 플래그저장부를 포함하는 반도체장치.
  14. 제 13 항에 있어서, 상기 제어신호출력회로는
    지연입력제어신호에 응답하여 상기 제1 플래그 및 상기 제2 플래그를 순차적으로 래치하고, 지연출력제어신호에 응답하여 상기 래치된 상기 제1 플래그 및 상기 제2 플래그를 반전제어신호로 출력하는 제2 파이프래치부를 더 포함하는 반도체장치.
  15. 제 14 항에 있어서, 상기 제어신호출력회로는
    상기 반전제어신호를 내부클럭에 동기하여 제어패드를 통해 출력되는 상기 전송제어신호를 생성하는 제어신호출력부를 더 포함하는 반도체장치.
  16. 순차적으로 입력되는 제1 입력신호 및 제2 입력신호를 출력데이터로 변환하여 출력하고, 저장데이터, 상기 제1 입력신호 및 상기 제2 입력신호에 응답하여 비교동작을 수행하여 제1 및 제2 비교신호를 생성하는 데이터출력회로; 및
    상기 제1 비교신호에 포함된 비트들의 논리레벨을 감지하여 제1 감지신호를 생성하고, 상기 제2 비교신호에 포함된 비트들의 논리레벨을 감지하여 제2 감지신호를 생성하는 비트감지부;
    저장플래그와 상기 제1 감지신호를 비교하여 상기 제1 플래그를 생성하고, 상기 제1 플래그와 상기 제2 감지신호를 비교하여 상기 제2 플래그를 생성하는 플래그생성부;
    지연저장제어신호에 응답하여 상기 제2 감지신호를 상기 저장플래그로 저장하는 플래그저장부;
    지연입력제어신호에 응답하여 상기 제1 플래그 및 상기 제2 플래그를 순차적으로 래치하고, 지연출력제어신호에 응답하여 상기 래치된 상기 제1 플래그 및 상기 제2 플래그를 반전제어신호로 출력하는 제1 파이프래치부; 및
    상기 반전제어신호를 내부클럭에 동기하여 제어패드를 통해 출력되는 상기 전송제어신호를 생성하는 제어신호출력부를 포함하는 반도체장치.
  17. 제 16 항에 있어서, 상기 제2 입력신호가 상기 저장데이터로 저장된 후 상기 제1 입력신호 및 상기 제2 입력신호가 순차적으로 다시 입력되는 반도체장치.
  18. 제 16 항에 있어서, 상기 데이터출력회로는
    상기 저장데이터와 상기 제1 입력신호를 비교하여 상기 제1 비교신호를 생성하고, 상기 제1 입력신호와 상기 제2 입력신호를 비교하여 상기 제2 비교신호를 생성하는 데이터비교부를 포함하는 반도체장치.
  19. 제 16 항에 있어서, 상기 데이터출력회로는
    입력제어신호에 응답하여 상기 제1 입력신호 및 상기 제2 입력신호를 순차적으로 래치하고, 출력제어신호에 응답하여 상기 래치된 상기 제1 입력신호 및 상기 제2 입력신호를 순차적으로 파이프래치데이터로 출력하는 파이프래치부를 포함하는 반도체장치.
  20. 제 19 항에 있어서, 상기 데이터출력회로는
    상기 반전제어신호에 응답하여 상기 파이프래치데이터의 위상을 반전 여부를 결정하여 위상데이터를 생성하는 위상제어부; 및
    상기 위상데이터를 상기 내부클럭에 동기하여 데이터패드를 통해 출력되는 상기 출력데이터를 생성하는 데이터출력부를 더 포함하는 반도체장치.
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