KR20130129783A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR20130129783A
KR20130129783A KR1020120053904A KR20120053904A KR20130129783A KR 20130129783 A KR20130129783 A KR 20130129783A KR 1020120053904 A KR1020120053904 A KR 1020120053904A KR 20120053904 A KR20120053904 A KR 20120053904A KR 20130129783 A KR20130129783 A KR 20130129783A
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이은령
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Abstract

반도체 메모리 장치는 테스트모드에 진입하여 인에이블되는 테스트인에이블신호에 응답하여 선택적으로 인에이블되는 테스트모드신호를 생성하는 테스트모드신호생성부 및 입력제어신호에 응답하여 상기 테스트모드신호를 저장하고, 출력제어신호에 응답하여 상기 테스트모드신호를 출력하는 테스트모드신호출력부를 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 테스트모드에 진입하여 생성되는 테스트모드신호를 외부로 출력하여 테스트모드 진입 여부를 확인할 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 제품 출하 전 정상적인 동작을 테스트하기 위한 테스트모드를 구비하여 테스트 수행 후 반도체 메모리 장치의 동작상의 문제가 있는지 테스트하고 정상동작이 가능한 반도체 메모리 장치를 제품으로 출하하게 된다. 이러한 테스트를 수행하기 위해서는 반도체 메모리 장치가 테스트모드에 진입하여 테스트를 수행하고, 테스트 결과를 모니터함으로써 반도체 메모리 장치가 정상동작하는지를 확인하게 된다.
도 1 은 종래기술의 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 반도체 메모리 장치는 테스트모드에 진입하여 인에이블되는 테스트인에이블신호(TMEN)를 입력받아 테스트모드에 따라 선택적으로 인에이블되는 테스트모드신호(TM<1:2>)를 생성하는 테스트회로(1) 및 테스트모드신호(TM<1:2>)의 조합에 따라 테스트모드가 결정되어 테스트가 수행되는 내부회로(2)로 구성된다.
이와 같은 반도체 메모리 장치는 테스트 수행 후 테스트결과를 통해 내부회로(2)의 동작오류를 확인하게 된다. 내부회로(2)의 동작오류로 확인되는 경우는 테스트모드에 진입하여 내부회로(2)의 테스트중 불량이 발생하는 경우와 테스트모드신호의 레벨이 바르게 생성되지 않아 테스트모드에 진입하지 못하여 불량이 발생하는 경우가 있다. 그런데, 내부회로(2)의 동작오류를 확인하는 것만으로는 테스트모드에 진입하여 내부회로(2)의 테스트 중 불량이 발생하는 경우인지 또는 테스트모드신호의 생성오류로 인하여 테스트모드에 진입하지 못한 경우인지를 판단할 수 있는 방법이 없다.
본 발명은 테스트확인모드에 진입하여 테스트모드신호를 레지스터에 저장하고, 저장된 테스트모드신호를 DQ패드를 통해 외부로 출력함으로써 테스트모드신호의 생성오류를 판단할 수 있어 테스트모드의 진입 여부를 확인할 수 있는 반도체 메모리 장치를 제공한다.
이를 위해 본 발명은 테스트모드에 진입하여 인에이블되는 테스트인에이블신호에 응답하여 선택적으로 인에이블되는 테스트모드신호를 생성하는 테스트모드신호생성부 및 입력제어신호에 응답하여 상기 테스트모드신호를 저장하고, 출력제어신호에 응답하여 상기 테스트모드신호를 출력하는 테스트모드신호출력부를 포함하되, 상기 입력제어신호는 커맨드 조합에 따라 테스트라이트신호가 생성되는 시점에 인에이블되고, 상기 출력제어신호는 상기 커맨드 조합에 따라 생성되는 테스트리드신호가 기설정된 시간만큼 지연되어 생성되는 신호인 반도체 메모리 장치를 제공한다.
또한, 본 발명은 외부에서 입력되는 커맨드 조합에 따라 테스트리드신호가 생성되는 시점에 인에이블되는 입력제어신호를 생성하고, 상기 커맨드 조합에 따라 생성되는 테스트리드신호를 기 설정된 시간만큼 지연시켜 출력제어신호를 생성하는 입출력제어신호생성부 및 상기 입력제어신호에 응답하여 테스트모드신호를 저장하고, 상기 출력제어신호에 응답하여 상기 테스트모드신호를 버퍼링하여 지연테스트모드신호를 생성하는 레지스터부를 포함하는 반도체 메모리 장치를 제공한다.
본 발명에 의하면 테스트확인모드에 진입하여 테스트모드신호를 레지스터에 저장하고, 저장된 테스트모드신호를 DQ패드를 통해 외부로 출력함으로써 테스트모드신호의 생성오류를 판단할 수 있어 테스트모드의 진입 여부를 확인할 수 있다.
도 1 은 종래기술의 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 2 는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 3 은 도 2에 도시된 반도체 메모리 장치에 포함된 출력제어신호생성부의 회로도이다.
도 4 는 도 2에 도시된 반도체 메모리 장치에 포함된 레지스터부의 회로도이다.
도 5 는 도 2에 도시된 반도체 메모리 장치에 포함된 선택전달부의 회로도이다.
도 6 은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2 는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 반도체 메모리 장치는 테스트모드에 진입하여 인에이블되는 테스트인에이블신호(TMEN)를 입력받아 선택적으로 인에이블되는 제1 및 제2 테스트모드신호(TMN<1:2>)를 생성하는 테스트모드신호생성부(10) 및 외부에서 입력되는 커맨드(CMD<1:4>)를 디코딩하여 테스트라이트신호(TMCW) 및 테스트리드신호(TMCR)를 생성하고, 테스트라이트신호(TMCW)가 생성되는 시점에 인에이블되는 입력제어신호(IN_OUT)에 따라 제1 및 제2 테스트모드신호(TM<1:2>)를 저장하고, 테스트리드신호(TCMR)가 기설정된 시간만큼 지연되어 생성되는 출력제어신호(OUT_CONT)에 따라 제1 및 제2 테스트모드신호(TM<1:2>)를 출력하는 테스트모드신호출력부(20)로 구성된다. 여기서, 테스트라이트신호(TMCW) 및 테스트리드신호(TMCR)는 테스트확인모드에 진입하기 위해 생성되는 신호이다.
테스트모드신호출력부(20)는 입출력제어신호생성부(200), 레지스터부(240), 선택전달부(250) 및 DQ버퍼(260)로 구성된다.
입출력제어신호생성부(200)는 외부에서 입력되는 제1 내지 제4 커맨드(CMD<1:4>)의 조합이 제1 조합인 경우 테스트라이트신호(TMCW)를 생성하고, 제1 내지 제4 커맨드(CMD<1:4>)의 조합이 제2 조합인 경우 테스트리드신호(TMCR)를 생성하는 커맨드디코더(210), 외부에서 입력되는 제1 내지 제8 코드신호(CODE<1:8>)의 조합에 따라 테스트라이트신호(TMCW)가 생성되는 시점에 인에이블되는 입력제어신호(IN_COT)를 생성하는 입력제어신호생성부(220) 및 테스트확인모드 진입시점부터 DQ패드로 출력되는 신호의 출력시간을 설정하기 위해 선택적으로 인에이블되는 제1 및 제2 리드레이턴시신호(RL<1:2>)에 따라 테스트리드신호(TMCR)를 기 설정된 지연량만큼 지연하여 출력제어신호(OUT_CONT)를 생성하는 출력제어신호생성부(230)로 구성된다. 여기서, 외부에서 입력되는 제1 내지 제4 커맨드(CMD<1:4>)의 조합은 테스트라이트신호(TMCW) 및 테스트리드신호(TMCR)를 생성하기 위하여 실시예에 따라 다양하게 설정될 수 있다. 또한, 테스트확인모드에 진입하기 위해 입력되는 제1 내지 제8 코드신호(CODE<1:8>)의 조합은 실시예에 따라 다양하게 설정될 수 있다.
좀더 구체적으로 출력제어신호생성부(230)의 구성을 도 3을 참고하여 설명하면 다음과 같다.
도 3을 참고하면, 출력제어신호생성부(230)는 외부클럭(CLK)을 입력받아 테스트리드신호(TMCR)를 제1 지연량만큼 지연하여 노드(nd20)로 출력하는 인버터(IV20), 제1 리드레이턴시신호(RL<1>)가 로직로우레벨로 인에이블되는 경우 노드(nd20)의 신호를 버퍼링하여 출력하는 노어게이트(NR20), 노드(nd20)의 신호를 제2 지연량으로 지연하여 출력하는 지연부(231), 제2 리드레이턴시신호(RL<2>)가 로직로우레벨로 인에이블되는 경우 지연부(231)의 출력신호를 버퍼링하여 출력하는 노어게이트(NR21) 및 노어게이트(NR20)의 출력신호와 노어게이트(NR21)의 출력신호를 논리곱 연산을 수행하여 출력제어신호(OUT_CONT)를 생성하는 논리부(232)로 구성된다. 즉, 출력제어신호생성부(23)는 테스트확인모드에 진입하여 제1 리드레이턴시신호(RL<1>)가 인에이블되는 경우 테스트리드신호(TMCR)를 제1 지연량만큼 지연하여 출력제어신호(OUT_CONT)를 생성하고, 제2 리드레이턴시신호(RL<2>)가 인에이블되는 경우 테스트리드신호(TMCR)를 제2 지연량만큼 지연하여 출력제어신호(OUT_CONT)를 생성한다. 여기서, 반전외부클럭(CLKB)는 외부클럭(CLK)의 반전신호이다. 또한, 제1 및 제2 리드레이턴시신호(RL<1:2>)는 테스트확인모드의 진입 시점부터 DQ패드로 출력되는 신호의 출력시간을 설정하기 위해 선택적으로 인에이블되는 신호이다.
레지스터부(240)는 입력제어신호(IN_CONT)가 입력되는 시점에 제1 테스트모드신호(TMN<1>)를 저장하고, 출력제어신호(OUT_CONT)가 입력되는 시점에 제1 테스트모드신호(TMN<1>)를 버퍼링하여 제1 지연테스트모드신호(TMD<1>)를 생성하는 제1 레지스터부(241) 및 입력제어신호(IN_CONT)가 입력되는 시점에 제2 테스트모드신호(TMN<2>)를 저장하고, 출력제어신호(OUT_CONT)가 입력되는 시점에 제2 테스트모드신호(TMN<2>)를 버퍼링하여 제2 지연테스트모드신호(TMD<2>)를 생성하는 제2 레지스터부(242)로 구성된다.
좀더 구체적으로 레지스터부(240)의 구성을 도 4를 참고하여 설명하면 다음과 같다.
도 4를 참고하면, 레지스터부(240)의 제1 레지스터부(241)는 입력제어신호(IN_CONT)가 로직하이레벨로 입력되는 시점에 제1 테스트모드신호(TMN<1>)를 저장하는 제1 래치부(2410) 및 출력제어신호(OUT_CONT)가 로직하이레벨로 입력되는 시점에 제1 래치부(2410)에 저장된 제1 테스트모드신호(TMN<1>)를 버퍼링하여 제1 지연테스트모드신호(TMD<1>)를 생성하는 제1 버퍼부(2411)로 구성된다. 레지스터부(240)의 제2 레지스터부(242)는 입력제어신호(IN_CONT)가 로직하이레벨로 입력되는 시점에 제2 테스트모드신호(TMN<2>)를 저장하는 제2 래치부(2420) 및 출력제어신호(OUT_CONT)가 로직하이레벨로 입력되는 시점에 제2 래치부(2420)에 저장된 제2 테스트모드신호(TMN<2>)를 버퍼링하여 제2 지연테스트모드신호(TMD<2>)를 생성하는 제2 버퍼부(2421)로 구성된다. 즉, 레지스터부(240)는 입력제어신호(IN_CONT)가 입력되는 시점에 제1 및 제2 테스트모드신호(TMN<1:2>)를 저장하고, 출력제어신호(OUT_CONT)가 입력되는 시점에 제1 및 제2 테스트모드신호(TMN<1:2>)를 버퍼링하여 제1 및 제2 지연테스트모드신호(TMD<1:2>)를 생성한다. 여기서, 반전입력제어신호(IN_OUTB)는 입력제어신호(IN_CONT)의 반전신호이고, 반전출력제어신호(OUT_CONTB)는 출력제어신호(OUT_CONT)의 반전신호이다.
선택전달부(250)는 출력제어신호(OUT_CONT)가 인에이블되는 경우 제1 지연테스트모드신호(TMD<1>)를 제1 글로벌라인(GIO<1>)으로 전달하고, 출력제어신호(OUT_CONT)가 디스에이블되는 경우 메모리셀의 제1 데이터(DATA<1>)를 제1 글로벌라인(GIO<1:2>)으로 전달하는 제1 선택전달부(251) 및 출력제어신호(OUT_CONT)가 인에이블되는 경우 제2 지연테스트모드신호(TMD<2>)를 제2 글로벌라인(GIO<2>)으로 전달하고, 출력제어신호(OUT_CONT)가 디스에이블되는 경우 메모리셀의 제2 데이터(DATA<2>)를 제2 글로벌라인(GIO<2>)으로 전달하는 제2 선택전달부(252)로 구성된다.
좀더 구체적으로 선택전달부(250)의 구성을 도 5를 참고하여 설명하면 다음과 같다.
도 5를 참고하면, 선택전달부(250)의 제1 선택전달부(251)는 출력제어신호(OUT_CONT)가 로직하이레벨로 인에이블되는 경우 제1 지연테스트모드신호(TMD<1>)를 노드(nd21)로 전달하는 인버터(IV21), 출력제어신호(OUT_CONT)가 로직로우레벨로 디스에이블되는 경우 메모리셀의 제1 데이터(DATA<1>)를 노드(nd21)로 전달하는 인버터(IV22) 및 노드(nd21)의 신호를 버퍼링하여 제1 글로벌라인(GIO<1>)으로 전달하는 인버터(IV23)로 구성된다. 선택전달부(250)의 제2 선택전달부(252)는 출력제어신호(OUT_CONT)가 로직하이레벨로 인에이블되는 경우 제2 지연테스트모드신호(TMD<2>)를 노드(nd22)로 전달하는 인버터(IV24), 출력제어신호(OUT_CONT)가 로직로우레벨로 디스에이블되는 경우 메모리셀의 제2 데이터(DATA<2>)를 노드(nd22)로 전달하는 인버터(IV25) 및 노드(nd22)의 신호를 버퍼링하여 제2 글로벌라인(GIO<2>)으로 전달하는 인버터(IV26)로 구성된다.
DQ버퍼(260)는 제1 및 제2 글로벌라인(GIO<1:2>)의 신호를 버퍼링하여 DQ패드(30)를 통해 외부로 출력한다.
이와 같이 구성된 반도체 메모리 장치의 동작을 도 2 내지 도 5를 참고하여 테스트확인모드에 진입하여 테스트모드신호를 레지스터에 저장하고, 레지스터에 저장된 테스트모드신호가 DQ패드를 통해 외부로 출력되는 동작을 설명하되, 테스트확인모드 진입시점부터 DQ패드로 출력되는 신호의 출력시간이 제2 지연량으로 설정되어 제2 리드레이턴시신호가 인에이블되는 경우를 설명하면 다음과 같다.
테스트모드신호생성부(10)는 테스트모드에 진입하여 인에이블되는 테스트인에이블신호(TMEN)를 입력받아 선택적으로 인에이블되는 제1 및 제2 테스트모드신호(TMN<1:2>)를 생성한다.
커맨드생성부(210)는 테스트확인모드에 진입하여 외부에서 입력되는 제1 내지 제4 커맨드(CMD<1:4>)의 조합이 제1 조합인 경우 테스트라이트신호(TMCW)를 생성하고, 제1 내지 제4 커맨드(CMD<1:4>)의 조합이 제2 조합인 경우 테스트리드신호(TMCR)를 생성한다.
입력제어신호생성부(220)는 테스트확인모드에 진입하기위해 외부에서 입력되는 제1 내지 제8 코드신호(CODE<1:8>)를 입력받아 테스트리드신호(TMCR)가 입력되는 시점에 로직하이레벨로 인에이블되는 입력제어신호(IN_CONT)를 생성한다.
출력제어신호생성부(230)는 테스트확인모드에 진입하여 로직로우레벨로 인에이블되는 제2 리드레이턴시신호(RL<2>)를 입력받아 테스트리드신호(TMCR)를 제2 지연량만큼 지연하여 출력제어신호(OUT_CONT)를 생성한다.
레지스터부(240)는 입력제어신호(IN_CONT)가 로직하이레벨로 인에이블되는 시점에 제1 및 제2 테스트모드신호(TMN<1:2>)를 저장한다. 그리고, 출력제어신호(OUT_CONT)가 로직하이레벨로 인에이블되는 시점에 제1 및 제2 테스트모드신호(TMN<1:2>)를 버퍼링하여 제1 및 제2 지연테스트모드신호(TMD<1:2>)를 생성한다.
선택전달부(250)는 출력제어신호(OUT_CONT)가 로직하이레벨로 인에이블되는 시점에 제1 및 제2 지연테스트모드신호(TMD<1:2>)를 제1 및 제2 글로벌라인(GIO<1:2>)으로 전달한다. 이때, 선택전달부(250)는 출력제어신호(OUT_CONT)가 로직하이레벨로 인에이블되므로 제1 및 제2 데이터(DATA<1:2>)를 제1 및 제2 글로벌라인(GIO<1:2>)으로 전달하지 않는다.
DQ버퍼(26)는 제1 및 제2 글로벌라인(GIO<1:2>)의 신호를 버퍼링하여 DQ패드(30)를 통해 외부로 출력한다.
이상 살펴본 바와 같이, 본 발명의 일 실시예의 반도체 메모리 장치는 테스트확인모드에 진입하여 테스트모드신호를 레지스터에 저장하고, 저장된 테스트모드신호를 DQ패드를 통해 외부로 출력함으로써 테스트모드신호의 생성오류를 판단할 수 있어 테스트모드의 진입 여부를 확인할 수 있다.
도 6 은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 6을 참고하면, 본 발명의 반도체 메모리 장치는 테스트모드에 진입하여 인에이블되는 테스트인에이블신호(TMEN)를 입력받아 선택적으로 인에이블되는 제1 및 제2 테스트모드신호(TMN<1:2>)를 생성하는 테스트모드신호생성부(40) 및 외부에서 입력되는 커맨드(CMD<1:4>)를 디코딩하여 테스트라이트신호(TMCW) 및 테스트리드신호(TMCR)를 생성하고, 테스트라이트신호(TMCW)가 생성되는 시점에 인에이블되는 입력제어신호(IN_OUT)에 따라 제1 및 제2 테스트모드신호(TM<1:2>)를 저장하고, 테스트리드신호(TCMR)가 기설정된 시간만큼 지연되어 생성되는 출력제어신호(OUT_CONT)에 따라 제1 및 제2 테스트모드신호(TM<1:2>)를 출력하는 테스트모드신호출력부(50)로 구성된다. 여기서, 테스트라이트신호(TMCW) 및 테스트리드신호(TMCR)는 테스트확인모드에 진입하기 위해 생성되는 신호이다.
테스트모드신호출력부(50)는 입출력제어신호생성부(500), 레지스터부(540), 선택전달부(550) 및 DQ버퍼(560)로 구성된다.
입출력제어신호생성부(500)는 외부에서 입력되는 제1 내지 제4 커맨드(CMD<1:4>)의 조합이 제1 조합인 경우 테스트라이트신호(TMCW)를 생성하고, 제1 내지 제4 커맨드(CMD<1:4>)의 조합이 제2 조합인 경우 테스트리드신호(TMCR)를 생성하는 커맨드디코더(510), 테스트라이트신호(TMCW)가 생성되는 시점에 인에이블되는 입력제어신호(IN_COT)를 생성하는 입력제어신호생성부(520) 및 테스트확인모드 진입시점부터 DQ패드로 출력되는 신호의 출력시간을 설정하기 위해 선택적으로 인에이블되는 제1 및 제2 리드레이턴시신호(RL<1:2>)에 따라 테스트리드신호(TMCR)를 기 설정된 지연량만큼 지연하여 출력제어신호(OUT_CONT)를 생성하는 출력제어신호생성부(530)로 구성된다. 출력제어신호생성부(530)는 도 3에 도시된 출력제어신호생성부(230)와 동일한 회로로 구성되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
레지스터부(540)는 입력제어신호(IN_CONT)가 입력되는 시점에 제1 및 제2 테스트모드신호(TMN<1:2>)를 저장하고, 출력제어신호(OUT_CONT)가 입력되는 시점에 제1 및 제2 테스트모드신호(TMN<1:2>)를 버퍼링하여 제1 및 제2 지연테스트모드신호(TMD<1:2>)를 생성한다. 레지스터부(540)는 도 4에 도시된 레지스터부(240)와 동일한 회로로 구성되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
선택전달부(550)는 출력제어신호(OUT_CONT)가 인에이블되는 경우 제1 및 제2 지연테스트모드신호(TMD<1:2>)를 제1 및 제2 글로벌라인(GIO<1:2>)으로 전달하고, 출력제어신호(OUT_CONT)가 디스에이블되는 경우 메모리셀의 제1 및 제2 데이터(DATA<1:2>)를 제1 및 제2 글로벌라인(GIO<1:2>)으로 전달한다. 선택전달부(550)는 도 5에 도시된 선택전달부(250)과 동일한 회로로 구성되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
DQ버퍼(260)는 제1 및 제2 글로벌라인(GIO<1:2>)의 신호를 버퍼링하여 DQ패드(30)를 통해 외부로 출력한다.
이상 살펴본 바와 같이, 본 발명의 또 다른 실시예의 반도체 메모리 장치는 테스트확인모드에 진입하여 테스트모드신호를 레지스터에 저장하고, 저장된 테스트모드신호를 DQ패드를 통해 외부로 출력함으로써 테스트모드신호의 생성오류를 판단할 수 있어 테스트모드의 진입 여부를 확인할 수 있다.
제1 실시예
10. 테스트모드신호생성부 20. 테스트모드신호출력부
30. DQ패드 200. 입출력제어신호생성부
210. 커맨드디코더 220. 입력제어신호생성부
230. 출력제어신호생성부 240. 레지스터부
250. 선택전달부 260. DQ버퍼
제2 실시예
40. 테스트모드신호생성부 50. 테스트모드신호출력부
60. DQ패드 500. 입출력제어신호생성부
510. 커맨드디코더 520. 입력제어신호생성부
530. 출력제어신호생성부 540. 레지스터부
550. 선택전달부 560. DQ버퍼

Claims (19)

  1. 테스트모드에 진입하여 인에이블되는 테스트인에이블신호에 응답하여 선택적으로 인에이블되는 테스트모드신호를 생성하는 테스트모드신호생성부; 및
    입력제어신호에 응답하여 상기 테스트모드신호를 저장하고, 출력제어신호에 응답하여 상기 테스트모드신호를 출력하는 테스트모드신호출력부를 포함하되, 상기 입력제어신호는 커맨드 조합에 따라 테스트라이트신호가 생성되는 시점에 인에이블되고, 상기 출력제어신호는 상기 커맨드 조합에 따라 생성되는 테스트리드신호가 기설정된 시간만큼 지연되어 생성되는 신호인 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 테스트모드신호출력부는
    상기 테스트라이트신호가 생성되는 시점에 인에이블되는 상기 입력제어신호를 생성하고, 리드레이턴시신호에 응답하여 상기 테스트리드신호를 기 설정된 지연량만큼 지연하여 상기 출력제어신호를 생성하는 입출력제어신호생성부; 및
    상기 입력제어신호에 응답하여 상기 테스트모드신호를 저장하고, 상기 출력제어신호에 응답하여 상기 테스트모드신호를 버퍼링하여 지연테스트모드신호를 생성하는 레지스터부를 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 입출력제어신호생성부는
    상기 커맨드를 디코딩하여 상기 테스트라이트신호 및 상기 테스트리드신호를 생성하는 커맨드디코더;
    외부에서 입력되는 코드신호에 응답하여 상기 테스트라이트신호가 생성되는 시점에 인에이블되는 상기 입력제어신호를 생성하는 입력제어신호생성부; 및
    테스트확인모드 진입시점부터 DQ패드로 출력되는 신호의 출력시간을 설정하기 위해 선택적으로 인에이블되는 제1 및 제2 리드레이턴시신호에 따라 상기 테스트리드신호를 기 설정된 지연량만큼 지연하여 상기 출력제어신호를 생성하는 출력제어신호생성부를 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 출력제어신호는 상기 제1 리드레이턴시신호가 인에이블되는 경우 상기 테스트리드신호가 제1 지연량으로 지연되어 생성되는 신호인 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 출력제어신호는 상기 제2 리드레이턴시신호가 인에이블되는 경우 상기 테스트리드신호가 제2 지연량으로 지연되어 생성되는 신호인 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 제1 지연량은 상기 제2 지연량보다 지연량이 적은 반도체 메모리 장치.
  7. 제 2 항에 있어서, 상기 레지스터부는
    상기 입력제어신호에 응답하여 제1 테스트모드신호를 저장하고, 상기 출력제어신호에 응답하여 상기 제1 테스트모드신호를 버퍼링하여 제1 지연테스트모드신호로 출력하는 제1 레지스터부; 및
    상기 입력제어신호에 응답하여 제2 테스트모드신호를 저장하고, 상기 출력제어신호에 응답하여 상기 제2 테스트모드신호를 버퍼링하여 제2 지연테스트모드신호로 출력하는 제2 레지스터부를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 제1 레지스터부는
    상기 입력제어신호에 응답하여 상기 제1 테스트모드신호를 저장하는 제1 래치부; 및
    상기 출력제어신호신호에 응답하여 상기 제1 래치부에 저장된 상기 제1 테스트모드신호를 버퍼링하여 상기 제1 지연테스트모드신호로 출력하는 제1 버퍼부를 포함하는 반도체 메모리 장치.
  9. 제 7 항에 있어서, 상기 제2 레지스터부는
    상기 입력제어신호에 응답하여 상기 제2 테스트모드신호를 저장하는 제2 래치부; 및
    상기 출력제어신호신호에 응답하여 상기 제2 래치부에 저장된 상기 제2 테스트모드신호를 버퍼링하여 상기 제2 지연테스트모드신호로 출력하는 제2 버퍼부를 포함하는 반도체 메모리 장치.
  10. 제 7 항에 있어서, 상기 테스트모드신호출력부는
    상기 출력제어신호에 응답하여 상기 지연테스트모드신호 또는 메모리셀의 데이터 중 적어도 어느 하나를 글로벌라인으로 전달하는 선택전달부; 및
    상기 글로벌라인의 신호를 DQ패드를 통해 외부로 출력하는 DQ버퍼를 더 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 선택전달부는
    상기 출력제어신호가 인에이블되는 경우 상기 제1 지연테스트모드신호를 제1 글로벌라인으로 전달하고, 상기 출력제어신호가 디스에이블되는 경우 메모리셀의 제1 데이터를 상기 제1 글로벌라인으로 전달하는 제1 선택전달부; 및
    상기 출력제어신호가 인에이블되는 경우 상기 제2 지연테스트모드신호를 제2 글로벌라인으로 전달하고, 상기 출력제어신호가 디스에이블되는 경우 메모리셀의 제2 데이터를 상기 제1 글로벌라인으로 전달하는 제2 선택전달부를 포함하는 반도체 메모리 장치.
  12. 외부에서 입력되는 커맨드 조합에 따라 테스트리드신호가 생성되는 시점에 인에이블되는 입력제어신호를 생성하고, 상기 커맨드 조합에 따라 생성되는 테스트리드신호를 기 설정된 시간만큼 지연시켜 출력제어신호를 생성하는 입출력제어신호생성부; 및
    상기 입력제어신호에 응답하여 테스트모드신호를 저장하고, 상기 출력제어신호에 응답하여 상기 테스트모드신호를 버퍼링하여 지연테스트모드신호를 생성하는 레지스터부를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서, 상기 입출력제어신호생성부는
    상기 커맨드를 디코딩하여 상기 테스트라이트신호 및 상기 테스트리드신호를 생성하는 커맨드디코더;
    외부에서 입력되는 코드신호의 조합이 기 설정된 조합인 경우 상기 테스트라이트신호가 생성되는 시점에 인에이블되는 상기 입력제어신호를 생성하는 입력제어신호생성부; 및
    테스트확인모드 진입시점부터 DQ패드로 출력되는 신호의 출력시간을 설정하기 위해 선택적으로 인에이블되는 제1 및 제2 리드레이턴시신호에 따라 상기 테스트리드신호를 기 설정된 지연량만큼 지연하여 상기 출력제어신호를 생성하는 출력제어신호생성부를 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서, 상기 출력제어신호는 상기 제1 리드레이턴시신호가 인에이블되는 경우 상기 테스트리드신호가 제1 지연량만큼 지연되어 생성되는 신호인 반도체 메모리 장치.
  15. 제 14 항에 있어서, 상기 출력제어신호는 상기 제2 리드레이턴시신호가 인에이블되는 경우 상기 테스트리드신호가 제2 지연량만큼 지연되어 생성되는 신호인 반도체 메모리 장치.
  16. 제 15 항에 있어서, 상기 제1 지연량은 상기 제2 지연량보다 지연량이 적은 반도체 메모리 장치.
  17. 제 12 항에 있어서, 상기 레지스터부는
    상기 입력제어신호에 응답하여 테스트모드에 진입하여 인에이블되는 제1 테스트모드신호를 저장하고 상기 출력제어신호에 응답하여 상기 제1 테스트모드신호를 버퍼링하여 제1 지연테스트모드신호를 생성하는 제1 레지스터부; 및
    상기 입력제어신호에 응답하여 상기 테스트모드에 진입하여 인에이블되는 제2 테스트모드신호를 저장하고, 상기 출력제어신호에 응답하여 상기 제2 테스트모드신호를 버퍼링하여 제2 지연테스트모드신호를 생성하는 제2 레지스터부를 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 출력제어신호에 응답하여 상기 테스트모드신호 또는 메모리셀의 데이터중 적어도 어느 하나를 글로벌라인으로 전달하는 선택전달부; 및
    상기 글로벌라인의 신호를 DQ패드를 통하여 외부로 출력하는 DQ버퍼를 더 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서, 상기 선택전달부는
    상기 출력제어신호가 인에이블되는 경우 상기 제1 지연테스트모드신호를 제1 글로벌라인으로 전달하고, 상기 출력제어신호가 디스에이블되는 경우 메모리셀의 제1 데이터를 상기 제1 글로벌라인으로 전달하는 제1 선택전달부; 및
    상기 출력제어신호가 인에이블되는 경우 상기 제2 지연테스트모드신호를 제2 글로벌라인으로 전달하고, 상기 출력제어신호가 디스에이블되는 경우 메모리셀의 제2 데이터를 상기 제1 글로벌라인으로 전달하는 제2 선택전달부를 포함하는 반도체 메모리 장치.
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