KR101047000B1 - 모드레지스터리드 제어회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

모드레지스터리드 제어회로 및 이를 이용한 반도체 메모리 장치 Download PDF

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Abstract

모드레지스터리드 제어회로는 모드레지스터리드 동작 중 리셋명령이 입력되는 경우 스위치신호를 생성하는 스위치신호 생성부와, 상기 스위치신호에 응답하여, 모드레지스터리드신호를 버퍼링하여 전달하는 제1 전달부와, 상기 스위치신호에 응답하여, 인에이블신호를 소정 지연구간만큼 지연시켜 전달하는 제2 전달부와, 상기 제1 전달부 또는 제2 전달부에서 전달된 신호를 입력받아, 모드레지스터에 저장된 데이터를 입출력라인에 싣기 위한 제1 제어신호와 입출력라인에 실린 데이터를 데이터출력버퍼로 출력하기 위한 제2 제어신호를 생성하는 제어신호생성부를 포함한다.
Figure R1020090047146
모드레지스터리드, 스위치신호

Description

모드레지스터리드 제어회로 및 이를 이용한 반도체 메모리 장치{Mode Register Read Control Circuit and Semiconductor Memory Device using the same}
본 발명은 반도체메모리장치에 관한 것으로, 더욱 구체적으로는 고속동작 상태의 모드레지스터리드 동작이 수행되는 상태에서 리셋명령이 입력되는 경우 발생되는 오동작을 방지할 수 있도록 한 모드레지스터리드 제어회로에 관한 것이다.
일반적으로 레지스터 셋(REGISTER SET; 이하 'RS'라 함)은 반도체 메모리 장치의 동작모드들을 정의하기 위해서 사용된다. RS는 모드레지스터 셋(MRS, Mode Register Sets)과 확장 모드레지스터 셋(EMRS, Extend Mode Register Sets)으로 구성된다. 모드레지스터 셋과 확장 모드레지스터 셋은 모드레지스터 설정명령과 함께 어드레스핀에 인가된 값으로 반도체 메모리 장치의 동작모드들이 설정되며, 설정된 동작모드들에 관한 정보는 다시 프로그래밍하거나 소자의 전원이 나갈 때까지 유지된다.
모드레지스터 셋은 동기형 DRAM(dynamic random access memory)이나 SRAM(Static Random Access Memory)에 필요한 것으로서, 칩(chip)을 사용하기 전에 버스트 타입(Burst Type), 버스트 랭쓰(BL, Burst Length), 카스 레이턴시(CL, Column address strobe signal Latency) 및 리드 레이턴시(RL, Read Latency) 등으로 구성된 동작모드(operation mode)들을 설정한다. 모드레지스터 셋은 판매자(vendor)가 칩을 검사하기 위한 테스트 모드 또는 사용자(user)에 의한 동작모드 설정을 제공하는 제덱(JEDEC) 모드 하에서 수행될 수 있다.
한편, DDR2의 경우 레지스터에 설정된 모드의 정보를 입력하는 모드레지스터 라이트(Mode Register Write, MRW)동작과 레지스터에 저장된 모드의 정보를 출력하기 위한 모드레지스터리드(Mode Register Read, MRR)동작을 제공한다. 이하, 종래기술에 따른 모드레지스터리드 동작을 도 1을 참고하여 설명하면 다음과 같다.
도 1은 종래기술에 따른 모드레지스터리드 동작을 설명하기 위한 타이밍도이다.
도 1에 도시된 바와 같이, 모드레지스터리드커맨드(MRR COMMAND)가 입력되면 모드레지스터리드 동작 구간 동안 하이레벨을 유지하는 모드레지스터리드구간신호(MRR_EN)가 생성된다. 한편, 모드레지스터리드커맨드(MRR COMMAND)에 의해 모드레지스터리드 동작이 개시되고 소정 지연구간이 경과되면 인에이블신호(AYP_ROUT)가 하이레벨로 인에이블된다. 인에이블신호(AYP_ROUT)는 컬럼선택신호(YI, 미도시)를 생성하기 위한 컬럼인에이블신호(AYP)로부터 생성된다. 인에이블신호(AYP_ROUT)가 하이레벨로 인에이블되면 소정 지연구간이 경과된 후 제어신호(MRR_STB1, MRR_STB2)가 하이레벨로 인에이블된다. 여기서, 제어신호(MRR_STB1)는 모드레지스 터리드 동작에서 모드레지스터에 저장된 데이터를 글로벌 입출력라인에 싣기 위해 하이레벨로 인에이블되는 신호이고, 제어신호(MRR_STB2)는 글로벌입출력라인에 실린 데이터를 데이터출력버퍼로 출력하기 위해 파이프래치를 구동시키기 위한 신호이다.
이상 설명한 타이밍도는 통상 리드레이턴시(Read Latency)가 6tCK로 설정된 상태를 지원하는 DDR800(tCK=2.5nsec) 이상의 모드레지스터리드 동작의 상황을 보여준다. 타이밍도에서 확인할 수 있듯이 DDR800(tCK=2.5nsec) 이상의 고속 동작에서는 모드레지스터에 저장된 데이터가 출력되기 위해서 리드레이턴시가 5tCK 이상으로 설정되어야 한다. 그런데, 리드레이턴시는 리셋명령(RESET COMMAND)에 의해 리드레이턴시(Read Latency)가 3tCK로 재설정된다. 따라서, 고속동작 상태의 모드레지스터리드 동작이 수행되는 상태에서 리셋명령(RESET COMMAND)이 입력되면 모드레지스터에 저장된 데이터가 출력되기 위해 필요한 최소한의 리드레이턴시인 5tCK를 확보하지 못해 오동작이 유발되는 문제가 있다.
따라서, 본 발명은 고속동작 상태의 모드레지스터리드 동작이 수행되는 상태에서 리셋명령이 입력되는 경우 모드레지스터에 저장된 데이터가 출력되는 구간을 앞당김으로써, 설정된 리드레이턴시를 확보하지 못해 발생되는 오동작을 방지할 수 있도록 한 모드레지스터리드 제어회로 및 이를 이용한 반도체 메모리 장치를 제공한다.
이를 위해 본 발명은 모드레지스터리드 동작 중 리셋명령이 입력되는 경우 인에이블되는 스위치신호를 생성하는 스위치신호 생성부; 상기 스위치신호에 응답하여, 모드레지스터리드커맨드가 입력되고 제1 지연구간이 경과된 후 인에이블되는 모드레지스터리드신호를 버퍼링하여 전달하는 제1 전달부; 상기 스위치신호에 응답하여, 모드레지스터리드커맨드가 입력되고 제2 지연구간이 경과된 후 인에이블되는 인에이블신호를 소정 지연구간만큼 지연시켜 전달하는 제2 전달부; 및 상기 제1 전달부 또는 제2 전달부에서 전달된 신호를 입력받아, 모드레지스터에 저장된 데이터를 입출력라인에 싣기 위한 제1 제어신호와 입출력라인에 실린 데이터를 데이터출력버퍼로 출력하기 위한 제2 제어신호를 생성하는 제어신호생성부를 포함하는 모드레지스터리드 제어회로를 제공한다.
또한, 본 발명은 모드레지스터리드신호 및 인에이블신호를 입력받아, 모드레지스터리드 동작 중 상기 인에이블신호로부터 모드레지스터에 저장된 데이터를 입출력라인에 싣기 위한 제1 제어신호와 입출력라인에 실린 데이터를 데이터출력버퍼로 출력하기 위한 제2 제어신호를 생성하되, 리셋명령이 입력되는 경우에는 모드레 지스터리드신호로부터 상기 제1 및 제2 제어신호를 생성하는 모드레지스터리드 제어부; 상기 제1 제어신호에 응답하여 구동되어, 저장된 데이터를 입출력라인에 싣는 모드레지스터; 및 상기 제2 제어신호에 응답하여, 상기 입출력라인에 실린데이터를 데이터출력버퍼로 출력하는 파이프래치를 제어하기 위한 파이프래치 제어신호를 생성하는 파이프래치 제어부를 포함하는 반도체 메모리 장치를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 모드레지스터리드 동작을 수행하는 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 모드레지스터리드 동작을 수행하는 반도체 메모리 장치는 컬럼제어부(1), 모드레지스터리드 제어부(2), 모드레지스터(3), 파이프래치 제어부(4), 뱅크(5), 파이프래치(6) 및 데이터출력버퍼(7)로 구성된다.
컬럼제어부(1)는 라이트펄스(CASP_WT), 리드펄스(CASP_RD), 버스트구간펄스(ICASP) 및 모드레지스터리드신호(MRR)를 입력받아 제1 내지 제8 컬럼인에이블신호(AYP<0:7>) 및 인에이블신호(AYP_ROUT)를 생성한다. 여기서, 라이트펄스(CASP_WT)는 라이트커맨드가 입력될 때 하이레벨 펄스로 인가되는 신호이고, 리 드펄스(CASP_RD)는 리드커맨드가 입력될 때 하이레벨 펄스로 인가되는 신호이며, 버스트구간펄스(ICASP)는 버스트모드 동작 구간동안 하이레벨로 인에이블되는 신호이고, 모드레지스터리드신호(MRR)는 모드레지스터리드커맨드(MRR COMMAND)가 입력된 후 하이레벨 펄스로 인가되는 신호이다. 제1 내지 제8 컬럼인에이블신호(AYP<0:7>)는 비트라인과 입출력라인 사이의 데이터 교환을 위한 스위치(미도시)를 제어하는 다수의 컬럼선택신호(YI)를 선택적으로 인에이블시키기 위해 선택적으로 인에이블되는 신호이다. 따라서, 제1 내지 제8 컬럼인에이블신호(AYP<0:7>)는 리드 또는 라이트 동작을 위해 라이트펄스(CASP_WT) 또는 리드펄스(CASP_RD)가 입력되는 경우 버스트구간펄스(ICASP)가 인에이블된 구간에서 선택적으로 인에이블된다. 인에이블신호(AYP_ROUT)는 모드레지스터리드동작을 위해 모드레지스터리드신호(MRR)의 펄스가 입력될 때 제1 내지 제8 컬럼인에이블신호(AYP<0:7>)로부터 생성된다. 즉, 인에이블신호(AYP_ROUT)는 버스트모드 동작 구간에서 선택적으로 인에이블되는 제1 내지 제8 컬럼인에이블신호(AYP<0:7>)에 의해 인에이블 구간이 결정된다.
모드레지스터리드 제어부(2)는 인에이블신호(AYP_ROUT), 리드레이턴시 신호(RL_3), 모드신호(S4), 모드레지스터리드신호(MRR) 및 모드레지스터리드구간신호(MRR_EN)을 입력받아, 제1 제어신호(MRR_STB1N) 및 제2 제어신호(MRR_STB2N)를 생성한다. 리드레이턴시 신호(RL_3)는 리드레이턴시가 3tCK로 설정되는 경우 하이레벨로 인에이블되는 신호이고, 모드신호(S4)는 저전력 DDR2로 동작하는 경우 하이레벨로 인에이블되는 신호이다. 저전력 DDR2란 모바일장치에서 소모전력을 최소화 시키기 위해 사용하는 동작모드이다. 모드레지스터리드구간신호(MRR_EN)는 모드레지스터리드 동작구간동안 하이레벨로 인에이블되는 신호이다. 또한, 제1 제어신호(MRR_STB1N)는 모드레지스터(3)에 저장된 데이터(MRD)를 글로벌입출력라인(GIO)에 싣기 위해 하이레벨로 인에이블되는 신호이고, 제2 제어신호(MRR_STB2N)는 글로벌입출력라인(GIO)에 실린데이터를 데이터출력버퍼(7)로 출력하기 위해 하이레벨로 인에이블되는 신호이다.
모드레지스터리드 제어부(2)의 구성을 도 3을 참고하여 보다 구체적으로 살펴보면 다음과 같다. 모드레지스터리드 제어부(2)는 스위치신호생성부(20), 제1 전달부(21), 제2 전달부(22) 및 제어신호생성부(23)로 구성된다.
스위치신호생성부(20)는 리드레이턴시 신호(RL_3) 및 모드신호(S4)를 입력받아 논리연산을 수행하는 낸드게이트(ND20) 및 인버터(IV20)로 구성된다. 이와 같은 구성의 스위치신호생성부(20)는 저전력 DDR2로 동작하는 상태에서 리드레이턴시가 3tCK로 설정되는 경우 로우레벨의 스위치신호(SW)와 하이레벨의 반전스위치신호(SWB)를 생성한다.
제1 전달부(21)는 모드레지스터리드구간신호(MRR_EN)에 응답하여 모드레지스터리드신호(MRR)를 버퍼링하는 버퍼로 동작하는 낸드게이트(ND21)와, 스위치신호(SW) 및 반전스위치신호(SWB)에 응답하여 낸드게이트(ND21)의 출력신호를 전달하는 전달소자로 동작하는 인버터(IV21)로 구성된다. 이와 같은 구성의 제1 전달부(21)는 모드레지스터리드 동작구간동안 버퍼링된 모드레지스터리드신호(MRR)를 스위치신호(SW)가 로우레벨이고, 반전스위치신호(SWB)가 하이레벨인 상태에서 구동 되는 인버터(IV21)를 통해 출력한다.
제2 전달부(22)는 모드레지스터리드구간신호(MRR_EN)에 응답하여 인에이블신호(AYP_ROUT)를 버퍼링하는 버퍼로 동작하는 낸드게이트(ND22)와, 낸드게이트(ND22)의 출력신호를 소정 지연구간만큼 지연시키는 제1 지연부(220)와, 스위치신호(SW) 및 반전스위치신호(SWB)에 응답하여 지연부(220)의 출력신호를 전달하는 전달소자로 동작하는 인버터(IV22)로 구성된다. 이와 같은 구성의 제2 전달부(22)는 모드레지스터리드 동작구간동안 버퍼링된 인에이블신호(AYP_ROUT)를 스위치신호(SW)가 하이레벨이고, 반전스위치신호(SWB)가 로우레벨인 상태에서 구동되는 인버터(IV22)를 통해 출력한다.
제어신호생성부(23)는 인버터들(IV23-IV25) 및 제2 지연부(230)로 구성되어 스위치신호(SW) 및 반전스위치신호(SWB)에 따라, 제1 전달부(21) 또는 제2 전달부(22)의 출력신호를 버퍼링하여 제1 제어신호(MRR_STB1N)를 생성하고, 제1 전달부(21) 또는 제2 전달부(22)의 출력신호를 버퍼링하고, 지연시켜 제2 제어신호(MRR_STB2N)를 생성한다.
모드레지스터(3)는 칩(chip)을 사용하기 전에 버스트 타입(Burst Type), 버스트 랭쓰(BL, Burst Length), 카스 레이턴시(CL, Column address strobe signal Latency) 및 리드 레이턴시(RL, Read Latency) 등으로 구성된 동작모드(operation mode)들을 설정한 정보를 포함하는 데이터들이 저장된다. 모드레지스터(3)는 하이레벨로 인에이블된 제1 제어신호(MRR_STB1N)가 입력되는 구간에서 구동되어 저장된 데이터를 글로벌입출력라인(GIO)에 싣는다.
파이프래치 제어부(4)는 하이레벨로 인에이블된 제2 제어신호(MRR_STB2N)가 입력되면 하이레벨로 인에이블된 파이프래치제어신호(PINSTBN)를 생성한다. 하이레벨로 인에이블된 파이프래치제어신호(PINSTBN)에 의해 파이프래치(6)는 구동되어, 글로벌입출력라인(GIO)에 실린 데이터를 데이터출력버퍼(7)로 출력한다.
뱅크(5)는 메모리셀어레이 및 메모리셀 어레이를 제어하는 다수의 제어회로를 포함하여, 리드 또는 라이트 동작 시 선택적으로 인에이블되는 제1 내지 제8 컬럼인에이블신호(AYP<0:7>)에 의해 선택된 메모리셀어레이에 저장된 데이터를 글로벌입출력라인(GIO)에 싣는다.
이와 같이 구성된 모드레지스터리드 동작을 수행하는 반도체 메모리 장치의 동작을 도4를 참고하여 설명하면 다음과 같다.
우선, 모드레지스터리드 동작이 수행되기 위해 모드레지스터리드커맨드(MRR COMMAND)가 입력되면 모드레지스터리드 동작구간동안 하이레벨로 인에이블되는 모드레지스터리드구간신호(MRR_EN)가 생성되고, 모드레지스터리드커맨드(MRR COMMAND)가 입력되고 d2 구간이 경과되고 난 후 모드레지스터리드신호(MRR)의 하이레벨 펄스가 입력된다.
다음으로, 컬럼제어부(1)는 모드레지스터리드신호(MRR)의 펄스를 입력받아 모드레지스터리드커맨드(MRR COMMAND)가 입력되고 d1 구간이 경과되고 난 후 하이레벨 펄스로 발생되는 인에이블신호(AYP_ROUT)를 생성한다. 이때, 생성되는 인에이블신호(AYP_ROUT)는 제1 내지 제8 컬럼인에이블신호(AYP<0:7>)로부터 생성되는 신호이므로 모드레지스터리드신호(MRR)에 비해 인에이블 구간이 느리다.
다음으로, 모드레지스터리드 제어부(2)는 인에이블신호(AYP_ROUT), 리드레이턴시 신호(RL_3), 모드신호(S4), 모드레지스터리드신호(MRR) 및 모드레지스터리드구간신호(MRR_EN)을 입력받아, 제1 제어신호(MRR_STB1N) 및 제2 제어신호(MRR_STB2N)를 생성한다. 여기서, 제1 제어신호(MRR_STB1N) 및 제2 제어신호(MRR_STB2N)의 인에이블구간은 모드레지스터리드 동작 중 리셋명령(RESET)의 입력여부에 따라 달라진다. 따라서, 모드레지스터리드 제어부(2)의 동작을 리셋명령(RESET)의 입력되지 않는 경우와 입력된 경우로 나누어 설명하면 다음과 같다.
우선, 모드레지스터리드 동작 중 리셋명령(RESET)이 입력되지 않는 경우 리드레이턴시가 3tCK보다 크게 설정되므로, 리드레이턴시 신호(RL_3)는 로우레벨이다. 따라서, 스위치신호(SW)는 하이레벨, 반전스위치신호(SWB)는 로우레벨로 생성되어 인버터(IV21)은 구동되지 않고, 인버터(IV22)만 구동된다. 따라서, 모드레지스터리드 제어부(2)는 인에이블신호(AYP_ROUT)를 제2 전달부(22) 및 제어신호 생성부(23)를 통해 지연시키고, 버퍼링하여 제1 제어신호(MRR_STB1N) 및 제2 제어신호(MRR_STB2N)를 생성한다.
한편, 모드레지스터리드 동작 중 리셋명령(RESET)이 입력되는 경우 리드레이턴시가 3tCK로 재설정되므로, 리드레이턴시 신호(RL_3)는 하이레벨이다. 따라서, 스위치신호(SW)는 로우레벨, 반전스위치신호(SWB)는 하이레벨로 생성되어 인버터(IV21)은 구동되고, 인버터(IV22)만 구동되지 않는다. 따라서, 모드레지스터리드 제어부(2)는 모드레지스터리드신호(MRR)를 제2 전달부(22) 및 제어신호 생성부(23)를 통해 지연시키고, 버퍼링하여 제1 제어신호(MRR_STB1N) 및 제2 제어신 호(MRR_STB2N)를 생성한다.
이상 살펴본 바와 같이, 본 실시예의 모드레지스터리드 동작을 수행하는 반도체 메모리 장치는 모드레지스터리드 동작 중 리셋명령(RESET)이 입력되는 경우에는 인에이블신호(AYP_ROUT)보다 인에이블구간이 빠른 모드레지스터리드신호(MRR)로부터 제1 제어신호(MRR_STB1N) 및 제2 제어신호(MRR_STB2N)를 생성한다. 따라서, 제1 제어신호(MRR_STB1N)에 의해 모드레지스터(3)에 저장된 데이터가 글로벌입출력라인(GIO)에 실리는 동작과 글로벌입출력라인(GIO)에 실린데이터를 데이터출력버퍼(7)로 출력되는 동작이 리셋명령(RESET)에 의해 재설정된 리드레이턴시가 3tCK이내에서 수행되므로, 리드레이턴시를 확보하지 못해 발생되는 오동작 문제를 해결할 수 있다.
도 1은 종래기술에 따른 모드레지스터리드 동작을 설명하기 위한 타이밍도이다.
도 2는 본 발명의 일실시예에 따른 모드레지스터리드 동작을 수행하는 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체 메모리 장치에 포함된 모드레지스터리드 제어부의 회로도이다.
도 4는 도 2의 에 도시된 반도체 메모리 장치의 모드레지스터리드 동작을 설명하기 위한 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 컬럼제어부 2: 모드레지스터리드 제어부
20: 스위치신호생성부 21: 제1 전달부
22: 제2 전달부 23: 제어신호 생성부
3: 모드레지스터 4: 파이프래치 제어부
5: 뱅크 6: 파이프래치
7: 데이터출력버퍼

Claims (20)

  1. 모드레지스터리드 동작 중 리셋명령이 입력되는 경우 인에이블되는 스위치신호를 생성하는 스위치신호 생성부;
    상기 스위치신호에 응답하여, 모드레지스터리드커맨드가 입력되고 제1 지연구간이 경과된 후 인에이블되는 모드레지스터리드신호를 버퍼링하여 전달하는 제1 전달부;
    상기 스위치신호에 응답하여, 모드레지스터리드커맨드가 입력되고 제2 지연구간이 경과된 후 인에이블되는 인에이블신호를 소정 지연구간만큼 지연시켜 전달하는 제2 전달부; 및
    상기 제1 전달부 또는 제2 전달부에서 전달된 신호를 입력받아, 모드레지스터에 저장된 데이터를 입출력라인에 싣기 위한 제1 제어신호와 입출력라인에 실린 데이터를 데이터출력버퍼로 출력하기 위한 제2 제어신호를 생성하는 제어신호생성부를 포함하는 모드레지스터리드 제어회로.
  2. 제 1 항에 있어서, 상기 스위치신호 생성부는 모드레지스터리드 동작 중 리셋명령이 입력되는 경우 인에이블되는 리드레이턴시신호에 응답하여 상기 스위치신호를 생성하는 모드레지스터리드 제어회로.
  3. 제 2 항에 있어서, 상기 스위치신호 생성부는 상기 리드레이턴시신호 및 저전력 DDR2로 동작하는 경우 인에이블되는 모드신호를 입력받아 논리연산을 수행하는 모드레지스터리드 제어회로.
  4. 제 1 항에 있어서, 제1 전달부는
    상기 모드레지스터리드 동작구간 동안 상기 모드레지스터리드신호를 버퍼링하는 버퍼; 및
    상기 스위치신호에 응답하여 상기 버퍼의 출력신호를 전달하는 전달소자를 포함하는 모드레지스터리드 제어회로.
  5. 제 1 항에 있어서, 제2 전달부는
    상기 모드레지스터리드 동작구간 동안 상기 인에이블신호를 버퍼링하는 버퍼;
    상기 버퍼의 출력신호를 소정 지연구간만큼 지연시키는 지연부; 및
    상기 스위치신호에 응답하여 상기 지연부의 출력신호를 전달하는 전달소자를 포함하는 모드레지스터리드 제어회로.
  6. 제 1 항에 있어서, 상기 제1 지연구간은 상기 제2 지연구간보다 작게 설정되는 모드레지스터리드 제어회로.
  7. 제 1 항에 있어서, 상기 제어신호생성부는 상기 제1 제어신호의 인에이블 구간보다 소정 지연구간만큼 지연된 구간에서 인에이블되는 상기 제2 제어신호를 생성하는 모드레지스터리드 제어회로.
  8. 제 1 항에 있어서, 상기 제어신호생성부는
    상기 제1 전달부 또는 제2 전달부에서 전달된 신호를 버퍼링하는 제1 버퍼;
    상기 제1 버퍼의 출력신호를 버퍼링하여 상기 제1 제어신호를 생성하는 제2 버퍼;
    상기 제1 버퍼의 출력신호를 소정 지연구간만큼 지연시키는 지연부; 및
    상기 지연부의 출력신호를 버퍼링하여 상기 제2 제어신호를 생성하는 제3 버퍼를 포함하는 모드레지스터리드 제어회로.
  9. 모드레지스터리드 동작 중 인에이블신호로부터 모드레지스터에 저장된 데이터를 입출력라인에 싣기 위한 제1 제어신호와 입출력라인에 실린 데이터를 데이터출력버퍼로 출력하기 위한 제2 제어신호를 생성하되, 리셋명령이 입력되는 경우에는 모드레지스터리드신호로부터 상기 제1 및 제2 제어신호를 생성하는 모드레지스터리드 제어부;
    상기 제1 제어신호에 응답하여 구동되어, 저장된 데이터를 입출력라인에 싣는 모드레지스터; 및
    상기 제2 제어신호에 응답하여, 상기 입출력라인에 실린데이터를 데이터출력버퍼로 출력하는 파이프래치를 제어하기 위한 파이프래치 제어신호를 생성하는 파이프래치 제어부를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 모드레지스터리드신호는 모드레지스터리드커맨드가 입력되고 제1 지연구간이 경과된 후 인에이블되고, 상기 인에이블신호는 모드레지스터리드커맨드가 입력되고 제2 지연구간이 경과된 후 인에이블되는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 제1 지연구간은 상기 제2 지연구간보다 작게 설정되는 반도체 메모리 장치.
  12. 제 9 항에 있어서, 상기 모드레지스터리드 제어부는
    상기 모드레지스터리드 동작 중 상기 리셋명령이 입력되는 경우 인에이블되는 스위치신호를 생성하는 스위치신호 생성부;
    상기 스위치신호에 응답하여, 상기 모드레지스터리드신호를 버퍼링하여 전달하는 제1 전달부;
    상기 스위치신호에 응답하여, 상기 인에이블신호를 소정 지연구간만큼 지연시켜 전달하는 제2 전달부; 및
    상기 제1 전달부 또는 제2 전달부에서 전달된 신호를 입력받아, 상기 제1 및 제2 제어신호를 생성하는 제어신호생성부를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서, 상기 스위치신호 생성부는 상기 리셋명령이 입력되는 경우 인에이블되는 리드레이턴시신호에 응답하여 상기 스위치신호를 생성하는 반도체 메모리 장치.
  14. 제 13 항에 있어서, 상기 스위치신호 생성부는 상기 리드레이턴시신호 및 저전력 DDR2로 동작하는 경우 인에이블되는 모드신호를 입력받아 논리연산을 수행하는 반도체 메모리 장치.
  15. 제 12 항에 있어서, 제1 전달부는
    상기 모드레지스터리드 동작구간 동안 상기 모드레지스터리드신호를 버퍼링하는 버퍼; 및
    상기 스위치신호에 응답하여 상기 버퍼의 출력신호를 전달하는 전달소자를 포함하는 반도체 메모리 장치.
  16. 제 12 항에 있어서, 제2 전달부는
    상기 모드레지스터리드 동작구간 동안 상기 인에이블신호를 버퍼링하는 버퍼;
    상기 버퍼의 출력신호를 소정 지연구간만큼 지연시키는 지연부; 및
    상기 스위치신호에 응답하여 상기 지연부의 출력신호를 전달하는 전달소자를 포함하는 반도체 메모리 장치.
  17. 제 12 항에 있어서, 상기 제어신호생성부는 상기 제1 제어신호의 인에이블 구간보다 소정 지연구간만큼 지연된 구간에서 인에이블되는 상기 제2 제어신호를 생성하는 반도체 메모리 장치.
  18. 제 12 항에 있어서, 상기 제어신호생성부는
    상기 제1 전달부 또는 제2 전달부에서 전달된 신호를 버퍼링하는 제1 버퍼;
    상기 제1 버퍼의 출력신호를 버퍼링하여 상기 제1 제어신호를 생성하는 제2 버퍼;
    상기 제1 버퍼의 출력신호를 소정 지연구간만큼 지연시키는 지연부; 및
    상기 지연부의 출력신호를 버퍼링하여 상기 제2 제어신호를 생성하는 제3 버퍼를 포함하는 반도체 메모리 장치.
  19. 제 9 항에 있어서, 상기 모드레지스터는 기설정된 동작모드들의 정보를 포함한 데이터가 저장되고, 상기 제1 제어신호가 인에이블되는 경우 저장된 데이터를 상기 입출력라인에 싣는 반도체 메모리 장치.
  20. 제 9 항에 있어서, 상기 파이프래치 제어부는 상기 제2 제어신호가 인에이블되는 경우 인에이블된 파이프래치 제어신호를 생성하여 상기 파이프래치를 구동시키는 반도체 메모리 장치.
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