KR20170077952A - 반도체 메모리 장치 - Google Patents
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Abstract
데이터를 저장하고, 저장된 데이터를 파이프 입력 데이터로서 출력하는 데이터 저장 영역; 복수개의 파이프 레지스터를 포함하며, 복수개의 연결 인에이블 신호, 복수개의 파이프 입력 신호 및 복수개의 파이프 출력 신호에 응답하여 상기 파이프 입력 데이터를 입력 받고 파이프 출력 데이터로서 출력하는 파이프 레지스터의 개수를 결정하는 파이프 레지스터 그룹; 및 상기 파이프 출력 데이터를 드라이빙하여 출력 데이터로서 출력하는 출력 드라이버를 포함한다.
Description
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체
메모리 장치에 관한 것이다.
반도체 메모리 장치는 대용량화 및 고속화되면서, 한번의 리드 또는 라이트 명령에 더 많은 데이터를 입출력할 수 있도록 개발되고 있다.
더 많은 데이터를 입출력할 수 있도록 파이프 레지스터의 개수가 증가되고 있고, 파이프 레지스터의 개수 증가로 인해 로딩이 커지는 문제점이 있다.
본 발명은 데이터 라인에 연결된 파이프 레지스터의 개수를 제어할 수 있는 반도체 메모리 장치를 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 데이터를 저장하고, 저장된 데이터를 파이프 입력 데이터로서 출력하는 데이터 저장 영역; 복수개의 파이프 레지스터를 포함하며, 복수개의 연결 인에이블 신호, 복수개의 파이프 입력 신호 및 복수개의 파이프 출력 신호에 응답하여 상기 파이프 입력 데이터를 입력 받고 파이프 출력 데이터로서 출력하는 파이프 레지스터의 개수를 결정하는 파이프 레지스터 그룹; 및 상기 파이프 출력 데이터를 드라이빙하여 출력 데이터로서 출력하는 출력 드라이버를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 설정 신호에 응답하여 복수개의 연결 인에이블 신호, 복수개의 파이프 입력 신호, 및 복수개의 파이프 출력 신호를 생성하는 파이프 레지스터 제어부; 및 상기 복수개의 연결 인에이블 신호, 상기 복수개의 파이프 입력 신호, 및 상기 복수개의 파이프 출력 신호에 응답하여 파이프 입력 데이터를 입력 받아 저장하고, 저장된 신호를 파이프 출력 신호로서 출력하는 복수개의 파이프 레지스터를 포함하는 파이프 레지스터 그룹을 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 설정 신호에 응답하여 복수개의 연결 인에이블 신호를 생성하는 파이프 레지스터 제어부; 및 복수개의 파이프 레지스터를 포함하며, 상기 복수개의 연결 인에이블 신호에 응답하여 파이프 입력 데이터를 입력 받아 저장하고, 저장된 신호를 파이프 출력 데이터로서 출력하는 상기 파이프 레지스터의 개수를 결정하는 파이프 레지스터 그룹을 포함한다.
본 발명에 따른 반도체 메모리 장치는 고속화 구현에 장점이 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 2는 도 1의 연결 제어부의 구성도,
도 3은 도1의 파이프 입출력 제어부의 구성도,
도 4는 도 3의 파이프 제어 신호 생성부의 구성도,
도 5는 도 3의 파이프 입력 제어부의 구성도,
도 6은 본 발명의 실시예에 따른 타이밍도이다.
도 2는 도 1의 연결 제어부의 구성도,
도 3은 도1의 파이프 입출력 제어부의 구성도,
도 4는 도 3의 파이프 제어 신호 생성부의 구성도,
도 5는 도 3의 파이프 입력 제어부의 구성도,
도 6은 본 발명의 실시예에 따른 타이밍도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 데이터 저장 영역(100), 파이프 레지스터 그룹(200), 출력 드라이버(300), 및 파이프 레지스터 제어부(400)를 포함할 수 있다.
상기 데이터 저장 영역(100)은 반도체 메모리 장치에 데이터가 저장되는 영역으로서, 저장된 데이터를 파이프 입력 데이터(PIN_D)로서 출력하도록 구성될 수 있다.
상기 파이프 레지스터 그룹(200)은 제 1 내지 제 4 파이프 레지스터(210, 220, 230, 240)를 포함하며, 제 1 내지 제 3 연결 인에이블 신호(C_en<0:2>)에 응답하여 몇 개의 파이프 레지스터를 이용하여 상기 파이프 입력 데이터(PIN_D)를 입력하고 저장하며 출력할지를 결정하도록 구성될 수 있다.
상기 파이프 레지스터 그룹(200)은 제 1 내지 제 4 파이프 레지스터(210, 220, 230, 240), 및 제 1 내지 제 6 연결부(211, 212, 221, 222, 231, 232)를 포함할 수 있다.
상기 제 1 파이프 레지스터(210)는 제 1 파이프 입력 신호(PIN<0>)가 인에이블되면 상기 파이프 입력 데이터(PIN_D)를 입력 받아 저장하도록 구성된다. 또한 상기 제 1 파이프 레지스터(210)는 제 1 파이프 출력 신호(POUT<0>)가 인에이블되면 저장된 데이터를 파이프 출력 데이터(POUT_D)로서 출력하도록 구성된다.
상기 제 1 연결부(211)는 상기 제 1 연결 인에이블 신호(C_en<0>)가 인에이블되면 상기 파이프 입력 데이터(PIN_D)를 상기 제 2 파이프 레지스터(220)에 전달한다. 또한 상기 제 1 연결부(211)는 상기 제 1 연결 인에이블 신호(C_en<0>)가 디스에이블되면 상기 파이프 입력 데이터(PIN_D)가 상기 제 2 파이프 레지스터(220)에 전달되는 것을 차단하도록 구성된다. 이때, 상기 제 1 연결부(211)는 스위치로 구성될 수 있다.
상기 제 2 연결부(212)는 상기 제 1 연결 인에이블 신호(C_en<0>)가 인에이블되면 상기 제 2 파이프 레지스터(220)로부터 출력되는 데이터를 상기 파이프 출력 데이터(POUT_D)로서 출력되도록 상기 제 1 파이프 레지스터(210)의 출력단과 상기 제 2 파이프 레지스터(220)의 출력단을 연결시킨다. 또한 상기 제 2 연결부(212)는 상기 제 1 연결 인에이블 신호(C_en<0>)가 디스에이블되면 상기 제 1 및 제 2 파이프 레지스터(210, 220)의 각 출력단이 연결되는 것을 차단한다. 상기 제 2 연결부(212)는 스위치로 구성될 수 있다.
상기 제 2 파이프 레지스터(220)는 제 2 파이프 입력 신호(PIN<1>)가 인에이블되면 상기 제 1 연결부(211)로부터 전달되는 상기 파이프 입력 데이터(PIN_D)를 입력 받아 저장하도록 구성된다. 또한 상기 제 2 파이프 레지스터(220)는 제 2 파이프 출력 신호(POUT<1>)가 인에이블되면 저장된 데이터를 상기 제 2 연결부(212)를 통해 상기 파이프 출력 데이터(POUT_D)로서 출력한다.
상기 제 3 연결부(221)는 상기 제 2 연결 인에이블 신호(C_en<1>)가 인에이블되면 상기 제 1 연결부(211)를 통해 전달되는 상기 파이프 입력 데이터(PIN_D)를 상기 제 3 파이프 레지스터(230)에 전달한다. 또한 상기 제 3 연결부(221)는 상기 제 2 연결 인에이블 신호(C_en<1>)가 디스에이블되면 상기 제 1 연결부(211)를 통해 전달되는 상기 파이프 입력 데이터(PIN_D)를 상기 제 3 파이프 레지스터(230)에 전달되는 것을 차단한다. 상기 제 3 연결부(221)는 스위치로 구성될 수 있다.
상기 제 4 연결부(222)는 상기 제 2 연결 인에이블 신호(C_en<1>)가 인에이블되면 상기 제 3 파이프 레지스터(230)로부터 출력되는 데이터가 상기 파이프 출력 데이터(POUT_D)로서 출력되도록 상기 제 2 파이프 레지스터(220)의 출력단과 상기 제 3 파이프 레지스터(230)의 출력단을 연결시킨다. 또한 상기 제 4 연결부(222)는 상기 제 2 연결 인에이블 신호(C_en<1>)가 디스에이블되면 상기 제2및 제 3 파이프 레지스터(220, 230)의 각 출력단이 연결되는 것을 차단한다. 상기 제 4 연결부(222)는 스위치로 구성될 수 있다.
상기 제 3 파이프 레지스터(230)는 제 3 파이프 입력 신호(PIN<2>)가 인에이블되면 상기 제 3 연결부(221)로부터 전달되는 상기 파이프 입력 데이터(PIN_D)를 입력 받아 저장하도록 구성된다. 또한 상기 제 3 파이프 레지스터(230)는 제 3 파이프 출력 신호(POUT<2>)가 인에이블되면 저장된 데이터를 상기 제 4 연결부(222)를 통해 상기 파이프 출력 데이터(POUT_D)로서 출력한다.
상기 제 5 연결부(231)는 상기 제 3 연결 인에이블 신호(C_en<2>)가 인에이블되면 상기 제 3 연결부(221)를 통해 전달되는 상기 파이프 입력 데이터(PIN_D)를 상기 제 4 파이프 레지스터(240)에 전달한다. 또한 상기 제 5 연결부(231)는 상기 제 3 연결 인에이블 신호(C_en<2>)가 디스에이블되면 상기 제 3 연결부(221)를 통해 전달되는 상기 파이프 입력 데이터(PIN_D)를 상기 제 4 파이프 레지스터(240)에 전달되는 것을 차단한다. 상기 제 5 연결부(231)는 스위치로 구성될 수 있다.
상기 제 6 연결부(232)는 상기 제 3 연결 인에이블 신호(C_en<2>)가 인에이블되면 상기 제 4 파이프 레지스터(240)로부터 출력되는 데이터가 상기 파이프 출력 데이터(POUT_D)로서 출력되도록 상기 제 3 파이프 레지스터(230)의 출력단과 상기 제 4 파이프 레지스터(240)의 출력단을 연결시킨다. 또한 상기 제 6 연결부(232)는 상기 제 3 연결 인에이블 신호(C_en<2>)가 디스에이블되면 상기 제3및 제 4 파이프 레지스터(230, 240)의 각 출력단이 연결되는 것을 차단한다. 상기 제 6 연결부(232)는 스위치로 구성될 수 있다.
상기 제 4 파이프 레지스터(240)는 제 4 파이프 입력 신호(PIN<3>)가 인에이블되면 상기 제 5 연결부(231)로부터 전달되는 상기 파이프 입력 데이터(PIN_D)를 입력 받아 저장하도록 구성된다. 또한 상기 제 4 파이프 레지스터(240)는 제 4 파이프 출력 신호(POUT<3>)가 인에이블되면 저장된 데이터를 상기 제 6 연결부(232)를 통해 상기 파이프 출력 데이터(POUT_D)로서 출력한다.
상기 출력 드라이버(300)는 상기 파이프 출력 데이터(POUT_D)를 드라이빙하여 출력 데이터(DQ))로서 출력하도록 구성될 수 있다.
상기 파이프 레지스터 제어부(400)는 메모리 설정 신호(MRS_s<0:1>)에 응답하여 상기 제 1 내지 제 3 연결 인에이블 신호(C_en<0:2>), 상기 제 1 내지 제 4 파이프 입력 신호(PIN<0:3>) 및 상기 제 1 내지 제 4 파이프 출력 신호(POUT<0:3>)를 생성한다. 이때, 상기 메모리 설정 신호(MRS_s<0:1>)는 모드 레지스터 셋(Mode Register Set)의 출력 신호일 수 있으며, 반도체 메모리 장치를 기능 또는 동작을 설정할 수 있거나 테스트시 이용되는 신호일 수 있다. 예를 들어, 상기 파이프 레지스터 제어부(400)는 상기 메모리 설정 신호(MRS_s<0:1>)에 응답하여 상기 제 1 내지 제 3 연결 인에이블 신호(C_en<0:2>) 중 몇 개를 인에이블시킬지를 결정하고, 상기 제 1 내지 제 4 파이프 입력 신호(PIN<0:3>) 중 몇 개의 파이프 입력 신호를 순차적으로 인에이블시킬지를 결졍하며, 상기 제 1 내지 제 4 파이프 출력 신호(POUT<0:3>) 중 몇 개의 파이프 출력 신호를 순차적으로 인에이블시킬지를 결정한다.
상기 파이프 레지스터 제어부(400)는 디코더(410), 연결 제어부(420), 및 파이프 입출력 제어부(430)를 포함할 수 있다.
상기 디코더(410)는 상기 메모리 설정 신호(MRS_s<0:1>)를 디코딩하여 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>)를 생성할 수 있다. 예를 들어, 상기 디코더(410)는 상기 메모리 설정 신호(MRS_s<0:1>)를 디코딩하여 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 하나를 인에이블시킨다.
상기 연결 제어부(420)는 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>)에 응답하여 상기 제 1 내지 제 3 연결 인에이블 신호(C_en<0:2>)를 생성할 수 있다. 예를 들어, 상기 연결 제어부(420)는 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>)에 응답하여 상기 제 1 내지 제 3 연결 인에이블 신호(C_en<0:2>) 중 몇 개의 연결 인에이블 신호를 인에이블시킬지를 결정한다. 예를 들어, 상기 연결 제어부(420)는 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 1 디코딩 신호(Dec_s<0>)가 인에이블되면 상기 제 1 내지 제 3 연결 인에이블 신호(C_en<0:2>)를 모두 디스에이블시킨다. 상기 연결 제어부(420)는 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제2 디코딩 신호(Dec_s<1>)가 인에이블되면 상기 제 1 내지 제 3 연결 인에이블 신호(C_en<0:2>) 중 상기 제 1 연결 인에이블 신호(C_en<0>)를 인에이블시킨다. 상기 연결 제어부(420)는 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 3 디코딩 신호(Dec_s<2>)가 인에이블되면 상기 제 1 내지 제 3 연결 인에이블 신호(C_en<0:2>) 중 상기 제 1 및 제 2 연결 인에이블 신호(C_en<0>, C_en<1>)를 인에이블시킨다. 상기 연결 제어부(420)는 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 4 디코딩 신호(Dec_s<3>)가 인에이블되면 상기 제 1 내지 제 3 연결 인에이블 신호(C_en<0>, C_en<1>, C_en<2>)를 모두 인에이블시킨다.
상기 파이프 입출력 제어부(430)는 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>)에 응답하여 상기 제 1 내지 제 4 파이프 입력 신호(PIN<0:3>) 중 몇 개의 파이프 입력 신호를 순차적으로 인에이블시킬지를 결졍하며, 상기 제 1 내지 제 4 파이프 출력 신호(POUT<0:3>) 중 몇 개의 파이프 출력 신호를 순차적으로 인에이블시킬지를 결정한다. 예를 들어, 상기 파이프 입출력 제어부(430)는 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 및 파이프 입력 클럭(PI_c k)에 응답하여 상기 제 1 내지 제 4 파이프 입력 신호(PIN<0:3>)를 순차적으로 인에이블시킨다. 상기 파이프 입출력 제어부(430)는 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 및 파이프 출력 클럭(PO_c K)에 응답하여 상기 제 1 내지 제 4 파이프 출력 신호(POUT<0:3>)를 순차적으로 인에이블시킨다.
상기 연결 제어부(420)는 도 2에 도시된 바와 같이, 제 1 내지 제 3 인버터(IV1, IV2, IV3), 및 오어 게이트(OR1)를 포함할 수 있다.
상기 제 1 인버터(IV1)는 상기 제 1 디코딩 신호(Dec_s<0>)를 입력 받아 상기 제 1 연결 인에이블 신호(C_en<0>)를 출력한다.
상기 오어 게이트(OR1)는 상기 제 3 및 제 4 디코딩 신호(Dec_s<2>, Dec_s<3>)를 입력 받아 상기 제 2 연결 인에이블 신호(C_en<1>)를 출력한다.
상기 제 2 인버터(IV2)는 상기 제 4 디코딩 신호(Dec_s<3>)를 입력 받는다.
상기 제 3 인버터(IV3)는 상기 제 2 인버터(IV2)의 출력 신호를 입력 받아 상기 제 3 연결 인에이블 신호(C_en<2>)를 출력한다.
이와 같이 구성된 상기 연결 제어부(420)는 다음과 같이 동작한다.
상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 1 디코딩 신호(Dec_s<0>)만 하이 레벨로 인에이블되면 상기 제 1 인버터(IV1)는 로우 레벨로 디스에이블된 상기 제 1 연결 인에이블 신호(C_en<0>)를 출력하고, 상기 오어 게이트(OR1)와 직렬로 연결된 상기 제 2 및 제 3 인버터(IV2, IV3)는 모두 디스에이블된 상기 제 3 및 제 4 디코딩 신호(Dec_s<2:3>)를 입력 받으므로, 디스에이블된 상기 제 2 및 제 3 연결 인에이블 신호(C_en<1>, C_en<2>)가 생성된다. 그러므로, 상기 연결 제어부(420)는 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 1 디코딩 신호(Dec_s<0>)만 인에이블되면 상기 제 1 내지 제 3 연결 인에이블 신호(C_en<0:2>)를 모두 디스에이블시킨다.
상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 2 디코딩 신호(Dec_s<1>)만 인에이블되면, 상기 제 1 인버터(IV1)는 로우 레벨로 디스에이블된 상기 제 1 디코딩 신호(Dec_s<0>)를 입력 받아 상기 제 1 연결 인에이블 신호(C_en<0>)를 인에이블시킨다. 상기 오어 게이트(OR1)와 직렬로 연결된 상기 제 2 및 제 3 인버터(IV2, IV3)는 디스에이블된 상기 제 3 및 제 4 디코딩 신호(Dec_s<2:3>)를 입력 받으므로, 디스에이블된 상기 제 2 및 제 3 연결 인에이블 신호(C_en<1>, C_en<2)를 생성한다. 그러므로, 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 2 디코딩 신호(Dec_s<1>)만 인에이블되면 상기 제 1 내지 제 3 연결 인에이블 신호(C_en<0:2>) 중 상기 제 1 연결 인에이블 신호(C_en<0>)만 인에이블된다.
상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 3 디코딩 신호(Dec_s<2>)만 인에이블되면, 상기 제 1 인버터(IV1)는 로우 레벨로 디스에이블된 상기 제 1 디코딩 신호(Dec_s<0>)를 입력 받아 상기 제 1 연결 인에이블 신호(C_en<0>)를 인에이블시킨다. 상기 오어 게이트(OR1)는 인에이블된 상기 제 3 디코딩 신호(Dec_s<2>)를 입력 받으므로, 상기 제 2 연결 인에이블 신호(C_en<1>)를 인에이블시킨다. 직렬로 연결된 상기 제 2 및 제 3 인버터(IV2, IV3)는 디스에이블된 상기 제 4 디코딩 신호(Dec_s<3>)를 입력 받으므로, 디스에이블된 상기 제 3 연결 인에이블 신호(C_en<2>)를 생성한다. 그러므로, 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 3 디코딩 신호(Dec_s<2>)만 인에이블되면 상기 제 1 내지 제 3 연결 인에이블 신호(C_en<0:2>) 중 상기 제 1 및 제 2 연결 인에이블 신호(C_en<0:1>)만 인에이블된다.
상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 4 디코딩 신호(Dec_s<3>)만 인에이블되면 상기 제 1 인버터(IV1)는 로우 레벨로 디스에이블된 상기 제 1 디코딩 신호(Dec_s<0>)를 입력 받아 상기 제 1 연결 인에이블 신호(C_en<0>)를 인에이블시킨다. 상기 오어 게이트(OR1)는 인에이블된 상기 제 4 디코딩 신호(Dec_s<3>)를 입력 받으므로, 상기 제 2 연결 인에이블 신호(C_en<1>)를 인에이블시킨다. 직렬로 연결된 상기 제 2 및 제 3 인버터(IV2, IV3)는 인에이블된 상기 제 4 디코딩 신호(Dec_s<3>)를 입력 받으므로, 상기 제 3 연결 인에이블 신호(Dec_s<2>)는 인에이블된다. 그러므로, 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 4 디코딩 신호(Dec_s<3>)만 인에이블되면 상기 제 1 내지 제 3 연결 인에이블 신호(C_en<0:2>)는 모두 인에이블된다.
상기 파이프 입출력 제어부(430)는 도 3에 도시된 바와 같이, 파이프 제어 신호 생성부(431), 파이프 입력 제어부(432), 및 파이프 출력 제어부(433)를 포함할 수 있다.
상기 파이프 제어 신호 생성부(431)는 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>)에 응답하여 제 1 내지 제 3 파이프 제어 신호(SP<0:2>)를 생성할 수 있다. 예를 들어, 상기 파이프 제어 신호 생성부(431)는 상기 제 1 디코딩 신호(Dec_s<0:3>)가 인에이블되면 상기 제 1 내지 제 3 파이프 제어 신호(SP<0:2>)를 모두 디스에이블시킨다. 상기 파이프 제어 신호 생성부(431)는 상기 제 2 디코딩 신호(Dec_s<1>)가 인에이블되면 상기 제 1 파이프 제어 신호(SP<0>)를 인에이블시킨다. 상기 파이프 제어 신호 생성부(431)는 상기 제 3 디코딩 신호(Dec_s<2>)가 인에이블되면 상기 제 2 파이프 제어 신호(SP<1>)를 인에이블시킨다. 상기 파이프 제어 신호 생성부(431)는 상기 제 4 디코딩 신호(Dec_s<3>)가 인에이블되면 상기 제 3 파이프 제어 신호(SP<2>)를 인에이블시킨다.
상기 파이프 입력 제어부(432)는 상기 제 1 내지 제 3 파이프 제어 신호(SP<0:2>) 및 상기 파이프 입력 클럭(PI_c k)에 응답하여 상기 제 1 내지 제 4 파이프 입력 신호(PIN<0:3>)를 순차적으로 인에이블시킬 수 있다. 예를 들어, 상기 파이프 입력 제어부(432)는 상기 제 1 내지 제 3 파이프 제어 신호(SP<0:2>)가 모두 디스에이블되면 상기 파이프 입력 클럭(PI_c k)에 응답하여 상기 제 1 파이프 입력 신호(PIN<0>)만을 주기적으로 인에이블시킨다. 이때, 상기 제 2 내지 제 4 파이프 입력 신호(PIN<1:3>)는 특정 레벨로 고정된다. 상기 파이프 입력 제어부(432)는 상기 제 1 파이프 제어 신호(SP<0>)가 인에이블되면 상기 파이프 입력 클럭(PI_c k)에 응답하여 상기 제 1 및 제 2 파이프 입력 신호(PIN<0:1>)를 순차적으로 인에이블시킨다. 이때, 상기 제 1 및 제 2 파이프 입력 신호(PIN<0:1>)는 주기적으로 인에이블되며, 상기 제 3 및 제 4 파이프 입력 신호(PIN<2:3>)는 특정 레벨로 고정된다. 상기 파이프 입력 제어부(432)는 상기 제 2 파이프 제어 신호(SP<1>)가 인에이블되면 상기 파이프 입력 클럭(PI_c k)에 응답하여 상기 제 1 내지 제 3 파이프 입력 신호(PIN<0:2>)를 순차적으로 인에이블시킨다. 이때, 상기 제 1 내지 제 3 파이프 입력 신호(PIN<0:2>)는 주기적으로 인에이블되며 상기 제 4 파이프 입력 신호(PIN<3>)는 특정 레벨로 고정된다. 상기 파이프 입력 제어부(432)는 상기 제 3 파이프 제어 신호(SP<2>)가 인에이블되면 상기 파이프 입력 클럭(PI_c k)에 응답하여 상기 제 1 내지 제 4 파이프 입력 신호(PIN<0:3>)를 순차적으로 인에이블시킨다. 이때, 상기 제 1 내지 제 4 파이프 입력 신호(PIN<0:3>)는 주기적으로 인에이블된다.
상기 파이프 출력 제어부(433)는 상기 제 1 내지 제 3 파이프 제어 신호(SP<0:2>) 및 상기 파이프 출력 클럭(PO_c k)에 응답하여 상기 제 1 내지 제 4 파이프 출력 신호(POUT<0:3>)를 순차적으로 인에이블시킬 수 있다. 예를 들어, 상기 파이프 출력 제어부(433)는 상기 제 1 내지 제 3 파이프 제어 신호(SP<0:2>)가 모두 디스에이블되면 상기 파이프 출력 클럭(PO_c k)에 응답하여 상기 제 1 파이프 출력 신호(POUT<0>)만을 주기적으로 인에이블시킨다. 이때, 상기 제 2 내지 제 4 파이프 출력 신호(POUT<1:3>)는 특정 레벨로 고정된다. 상기 파이프 출력 제어부(433)는 상기 제 1 파이프 제어 신호(SP<0>)가 인에이블되면 상기 파이프 출력 클럭(PO_c k)에 응답하여 상기 제 1 및 제 2 파이프 출력 신호(POUT<0:1>)를 순차적으로 인에이블시킨다. 이때, 상기 제 1 및 제 2 파이프 출력 신호(POUT<0:1>)는 주기적으로 인에이블되며, 상기 제 3 및 제 4 파이프 출력 신호(POUT<2:3>)는 특정 레벨로 고정된다. 상기 파이프 출력 제어부(433)는 상기 제 2 파이프 제어 신호(SP<1>)가 인에이블되면 상기 파이프 출력 클럭(PO_c k)에 응답하여 상기 제 1 내지 제 3 파이프 출력 신호(POUT<0:2>)를 순차적으로 인에이블시킨다. 이때, 상기 제 1 내지 제 3 파이프 출력 신호(POUT<0:2>)는 주기적으로 인에이블되며 상기 제 4 파이프 출력 신호(POUT<3>)는 특정 레벨로 고정된다. 상기 파이프 출력 제어부(433)는 상기 제 3 파이프 제어 신호(SP<2>)가 인에이블되면 상기 파이프 출력 클럭(PO_c k)에 응답하여 상기 제 1 내지 제 4 파이프 출력 신호(POUT<0:3>)를 순차적으로 인에이블시킨다. 이때, 상기 제 1 내지 제 4 파이프 출력 신호(POUT<0:3>)는 주기적으로 인에이블된다.
상기 파이프 제어 신호 생성부(431)는 도 4에 도시된 바와 같이, 제 4 내지 제 7 인버터(IV4, IV5, IV6, 7) 및 제 1 내지 제 3 낸드 게이트(ND, ND2, ND3)를 포함할 수 있다. 상기 제 4 인버터(IV4)는 상기 제 1 디코딩 신호(Dec_s<0>)를 입력 받는다. 상기 제 1 낸드 게이트(ND1)는 상기 제 4 인버터(IV4)의 출력 신호 및 상기 제 2 디코딩 신호(Dec_s<1>)를 입력 받는다. 상기 제 2 낸드 게이트(ND2)는 상기 제 4 인버터(IV4)의 출력 신호 및 상기 제 3 디코딩 신호(Dec_s<2>)를 입력 받는다. 상기 제 3 낸드 게이트(ND3)는 상기 제 4 인버터(IV4)의 출력 신호 및 상기 제 4 디코딩 신호(Dec_s<3>)를 입력 받는다. 상기 제 5 인버터(IV5)는 상기 제 1 낸드 게이트(ND1)의 출력 신호를 입력 받아 상기 제 1 파이프 제어 신호(SP<0>)를 출력한다. 상기 제 6 인버터(IV6)는 상기 제 2 낸드 게이트(ND2)의 출력 신호를 입력 받아 상기 제 2 파이프 제어 신호(SP<1>)를 출력한다. 상기 제 7 인버터(IV7)는 상기 제 3 낸드 게이트(ND3)의 출력 신호를 입력 받아 상기 제 3 파이프 제어 신호(SP<2>)를 출력한다.
상기 파이프 입력 제어부(432)와 상기 파이프 출력 제어부(433)는 각각이 입력 받는 상기 파이프 입력 클럭(PI_c k)와 상기 파이프 출력 클럭(PO_c k) 및 출력되는 신호의 명칭만 다를 뿐 동일하게 구성될 수 있다.
그러므로, 상기 파이프 입력 제어부(432)의 구성을 설명하는 것으로 상기 파이프 출력 제어부(433)의 구성 설명을 대신한다.
상기 파이프 입력 제어부(432)는 도 5에 도시된 바와 같이, 쉬프팅부(432-1) 및 동기화부(432-2)를 포함할 수 있다.
상기 쉬프팅부(432-1)는 상기 제 1 내지 제 3 파이프 제어 신호(SP<0:2>) 및 상기 파이프 입력 클럭(PI_c k)에 응답하여 순차적으로 인에이블되는 제 1 내지 제 4 파이프 입력 펄스(PI<0:3>)의 개수를 결정할 수 있다. 예를 들어, 상기 쉬프팅부(432-1)는 상기 제 1 내지 제 3 파이프 제어 신호(SP<0:2>)가 모두 디스에이블되면 상기 제 1 내지 제 3 파이프 입력 펄스(PI_c k)를 모드 특정 레벨로 고정시킨다. 상기 쉬프팅부(432-1)는 상기 제 1 파이프 제어 신호(SP<0>)가 인에이블되면 상기 파이프 입력 클럭(PI_c k)에 응답하여 상기 제 1 및 제 2 파이프 입력 펄스(PI<0:1>)를 순차적으로 인에이블시킨다. 상기 쉬프팅부(432-1)는 상기 제 2 파이프 제어 신호(SP<1>)가 인에이블되면 상기 파이프 입력 클럭(PI_c k)에 응답하여 상기 제 1 내지 제 3 파이프 입력 펄스(PI<0:2>)를 순차적으로 인에이블시킨다. 상기 쉬프팅부(432-1)는 상기 제 3 파이프 입력 제어 신호(SP<2>)가 인에이블되면 상기 파이프 입력 클럭(PI_c k)에 응답하여 상기 제 1 내지 제 4 파이프 입력 펄스(PI<0:3>)를 순차적으로 인에이블시킨다.
상기 쉬프팅부(432-1)는 제 1 내지 제 4 플립플롭(FF1, FF2, FF3, FF4) 및 제 1 내지 제 3 스위치(SW1, SW2, SW3)를 포함할 수 있다. 상기 제 1 플립플롭(FF1)은 입력단에 피드백 입력 신호(FB_in)를 입력받고, 클럭 입력단에 상기 파이프 입력 클럭(PI_c k)을 입력 받으며, 출력단에서 상기 제 1 파이프 입력 펄스(PI<0>)를 출력한다. 상기 제 2 플립플롭(FF2)은 입력단에 상기 제 1 파이프 입력 펄스(PI<0>)를 입력 받고, 클럭 입력단에 상기 파이프 입력 클럭(PI_c k)을 입력 받으며, 출력단에서 상기 제 2 파이프 입력 펄스(PI<1>)를 출력한다. 상기 제 3 플립플롭(FF3)은 입력단에 상기 제 2 파이프 입력 펄스(PI<2>)를 입력 받고, 클럭 입력단에 상기 파이프 입력 클럭(PI_c k)을 입력 받으며, 출력단에서 상기 제 3 파이프 입력 펄스(PI<2>)를 출력한다. 상기 제 4 플립프롭(FF4)은 입력단에 상기 제 3 파이프 입력 펄스(PI<2>)를 입력 받고, 클럭 입력단에 상기 파이프 입력 클럭(PI_c k)을 입력 받으며, 출력단에서 상기 제 4 파이프 입력 펄스(PI<3>)를 출력한다. 상기 제 1 스위치(SW1)는 상기 제 1 파이프 제어 신호(SP<0>)에 응답하여 상기 제 2 파이프 입력 펄스(PI<1>)를 상기 피드백 입력 신호(FB_in)로서 출력한다. 예를 들어, 상기 제 1 스위치(SW1)는 상기 제 1 파이프 제어 신호(SP<0>)가 인에이블되면 상기 제 2 파이프 입력 펄스(PI<1>)를 상기 피드백 입력 신호(FB_in)로서 출력한다. 상기 제 2 스위치(SW2)는 상기 제 2 파이프 제어 신호(SP<1>)에 응답하여 상기 제 3 파이프 입력 펄스(PI<2>)를 상기 피드백 입력 신호(FB_in)로서 출력한다. 예를 들어, 상기 제 2 스위치(SW2)는 상기 제 2 파이프 제어 신호(SP<1>)가 인에이블되면 상기 제 3파이프 입력 펄스(PI<2>)를 상기 피드백 입력 신호(FB_in)로서 출력한다. 상기 제 3 스위치(SW3)는 상기 제 3 파이프 제어 신호(SP<2>)에 응답하여 상기 제 4 파이프 입력 펄스(PI<3>)를 상기 피드백 입력 신호(FB_in)로서 출력한다. 예를 들어, 상기 제 3 스위치(SW3)는 상기 제 3 파이프 제어 신호(SP<2>)가 인에이블되면 상기 제 4 파이프 입력 펄스(PI<3>)를 상기 피드백 입력 신호(FB_in)로서 출력한다.
상기 동기화부(432-2)는 상기 제 1 내지 제 4 파이프 입력 펄스(PI<0:3>) 및 상기 파이프 입력 클럭(PI_c k)에 응답하여 상기 제 1 내지 제 4 파이프 입력 신호(PIN<0:3>)를 생성할 수 있다. 예를 들어, 상기 동기화부(432-2)는 상기 제 1 내지 제 4 파이프 입력 펄스(PI<0:3>)의 각 인에이블 구간동안 상기 파이프 입력 클럭(PI_c k)을 각각의 상기 제 1 내지 제 4 파이프 입력 신호(PIN<0:3>)로서 출력한다. 더욱 상세히 설명하면, 상기 동기화부(432-2)는 상기 제 1 디코딩 신호(Dec_s<0>)에 응답하여 상기 파이프 입력 클럭(PI_c k)을 상기 제 1 파이프 입력 신호(PIN<0>)로서 출력하거나 상기 제 1 파이프 입력 펄스(PI<0>)의 인에이블 구간동안 상기 파이프 입력 클럭(PI_c k)을 상기 제 1파이프 입력 신호(PIN<0>)로서 출력한다. 상기 동기화부(432-2)는 상기 제 2 파이브 입력 펄스(PI_c k)의 인에이블 구간동안 상기 파이프 입력 클럭(PI_c k)을 상기 제 2 파이프 입력 신호(PIN<1>)로서 출력한다. 상기 동기화부(432-2)는 상기 제 3 파이프 입력 펄스(PI_c k)의 인에이블 구간동안 상기 파이프 입력 클럭(PI_c k)을 상기 제 3 파이프 입력 신호(PIN<2>)로서 출력한다. 상기 동기화부(432-2)는 상기 제 4 파이프 입력 펄스(PI_c k)의 인에이블 구간동안 상기 파이프 입력 클럭(PI_c k)을 상기 제 4 파이프 입력 신호(PIN<3>)로서 출력한다.
상기 동기화부(432-2)는 제 1 내지 제 5 앤드 게이트(AND1, AND2, AND3, AND4, AND5) 및 멀티 플렉서(432-2-1)를 포함할 수 있다. 상기 제 1 앤드 게이트(AND1)는 상기 파이프 입력 클럭(PI_c k) 및 외부 전압(VDD)을 입력 받는다. 상기 제 2 앤드 게이트(AND2)는 상기 파이프 입력 클럭(PI_c k) 및 상기 제 1 파이프 입력 펄스(PI<0>)를 입력 받는다. 상기 제 3 앤드 게이트(AND3)는 상기 파이프 입력 클럭(PI_c k) 및 상기 제 2 파이프 입력 펄스(PI<1>)를 입력 받고 상기 제 2 파이프 입력 신호(PIN<1>)를 출력한다. 상기 제 4 앤드 게이트(AND4>)는 상기 파이프 입력 클럭(PI_c k) 및 상기 제 3 파이프 입력 펄스(PI<2>)를 입력 받고 상기 제 3 파이프 입력 신호(PIN<2>)를 출력한다. 상기 제 5 앤드 게이트(AND5)는 상기 파이프 입력 클럭(PI_c k) 및 상기 제 4 파이프 입력 펄스(PI<3>)를 입력 받고 상기 제 4 파이프 입력 신호(PI<3>)를 출력한다. 상기 멀티 플렉서(432-2-1)는 상기 제 1 디코딩 신호(Dec_s<0>)에 응답하여 상기 제 1 및 제 2 앤드 게이트(AND1, AND2)의 출력 신호 중 하나를 상기 제 1 파이프 입력 신호(PIN<0>)로서 출력한다. 예를 들어, 상기 멀티 플렉서(432-2-1)는 상기 제 1 디코딩 신호(Dec_s<0>)가 인에이블되면 상기 제1 앤드 게이트(AND1)의 출력 신호를 상기 제 1 파이프 입력 신호(PIN<0>)로서 출력하고, 상기 제 1 디코딩 신호(Dec_s<1>)가 디스에이블되면 상기 제 2 앤드 게이트(AND2)의 출력 신호를 상기 제 1 파이프 입력 신호(PIN<0>)로서 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치는 다음과 같이 동작한다.
제 1 내지 제 4 파이프 레지스터(210, 220, 230, 240) 중 하나의 파이프 레지스터(210)만을 이용하여 데이터 저장 영역(100)으로부터 출력된 데이터를 출력 드라이버(300)로 전달하는 동작을 설명한다.
디코더(410)는 메모리 설정 신호(MRS_s<0:1>)에 응답하여 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 1 디코딩 신호(Dec_s<0>)를 인에이블시킨다.
연결 제어부(420)는 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 1 디코딩 신호(Dec_s<0>)가 인에이블되면 제 1 내지 제 3 연결 인에이블 신호(C_en<0:2>)를 모두 디스에이블시킨다.
파이프 입출력 제어부(430)는 도 6의 (A)와 같이, 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 1 디코딩 신호(Dec_s<0>)가 인에이블되면 상기 제 1 내지 제 4 파이프 입력 신호(PIN<0:3>) 중 상기 제 1 파이프 입력 신호(PIN<0>)만을 주기적으로 인에이블시킨다. 또한 상기 파이프 입출력 제어부(430)는 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 1 디코딩 신호(Dec_s<0>)가 인에이블되면 상기 제 1 내지 제 4 파이프 출력 신호(POUT<0:3>) 중 상기 제 1 파이프 출력 신호(POUT<0>)를 주기적으로 인에이블시킨다. 이때, 상기 제 2 내지 제 4 파이프 입력 신호(PIN<1:3>)과 상기 제 2 내지 제 4 파이프 출력 신호(POUT<1:3>)는 모두 특정 레벨로 고정된다.
제 1 내지 제 6 연결부(211, 212, 221, 222, 231, 232)는 디스에이블된 상기 제 1 내지 제 3 연결 인에이블 신호(C_en<0:2>)에 따라 파이프 입력 데이터(PIN_D)가 상기 제 2 내지 제 4 파이프 레지스터(220, 230, 240)로 전달되는 것을 차단하고, 상기 제 2 내지 제 4 파이프 레지스터(220, 230, 240)의 출력 신호가 파이프 출력 데이터(POUT_D)로서 출력되는 것을 차단한다. 그러므로, 상기 파이프 입력 데이터(PIN_D)는 상기 제 1 파이프 레지스터(210)에만 전달되며 상기 제 1 파이프 레지스터(210)의 출력 신호만이 상기 파이프 출력 데이터(POUT_D)로서 출력된다.
상기 제 1 파이프 레지스터(210>)는 주기적으로 인에이블되는 상기 제 1 파이프 입력 신호(PIN<0>)에 응답하여 상기 파이프 입력 데이터(PIN_D)를 입력 받아 저장하고, 주기적으로 인에이블되는 상기 제 1 파이프 출력 신호(POUT<0>)에 응답하여 저장된 데이터를 상기 파이프 출력 데이터(POUT_D)로서 출력한다.
상기 출력 드라이버(300)는 상기 파이프 출력 데이터(POUT_D)를 드라이빙하여 출력 데이터(DQ)로서 출력한다.
상기 제 1 내지 제 4 파이프 레지스터(210, 220, 230, 240) 중 두 개의 파이프 레지스터(210, 220) 즉, 상기 제 1 및 제 2 파이프 레지스터(210, 220)만을 이용하여 상기 데이터 저장 영역(100)으로부터 출력된 데이터를 상기 출력 드라이버(300)로 전달하는 동작을 설명한다.
상기 디코더(410)는 메모리 설정 신호(MRS_s<0:1>)에 응답하여 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 2 디코딩 신호(Dec_s<1>)를 인에이블시킨다.
상기 연결 제어부(420)는 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 2 디코딩 신호(Dec_s<1>)가 인에이블되면 상기 제 1 내지 제 3 연결 인에이블 신호(C_en<0:2>) 중 상기 제 1 연결 인에이블 신호(C_en<0>)를 인에이블시킨다.
상기 파이프 입출력 제어부(430)는 도 6의 (B)와 같이, 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 2 디코딩 신호(Dec_s<1>)가 인에이블되면 상기 제 1 내지 제 4 파이프 입력 신호(PIN<0:3>) 중 상기 제 1 및 제 2 파이프 입력 신호(PIN<0>, PIN<1>)를 순차적 그리고 주기적으로 인에이블시킨다. 또한 상기 파이프 입출력 제어부(430)는 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 2 디코딩 신호(Dec_s<1>)가 인에이블되면 상기 제 1 내지 제 4 파이프 출력 신호(POUT<0:3>) 중 상기 제 1 및 제 2 파이프 출력 신호(POUT<0>, PIN<1>)를 순차적 그리고 주기적으로 인에이블시킨다. 이때, 상기 제 3 및 제 4 파이프 입력 신호(PIN<2:3>)과 상기 제 3 및 제 4 파이프 출력 신호(POUT<2:3>)는 모두 특정 레벨로 고정된다.
상기 제 1 내지 제 6 연결부(211, 212, 221, 222, 231, 232) 중 상기 제 1 및 제 2 연결부(211, 212)만이 인에이블된 상기 제 1 연결 인에이블 신호(C_en<0>)에 응답하여 상기 제 2 파이프 레지스터(220)에 상기 파이프 입력 데이터(PIN_D)를 전달하고, 상기 제 2 파이프 레지스터(220)의 출력 신호를 상기 파이프 출력 데이터(POUT_D)로서 출력한다. 상기 제 3 내지 제 6 연결부(221, 222, 231, 232)는 디스에이블된 상기 제 2 및 제 3 연결 인에이블 신호(C_en<1:2>)에 따라 상기 파이프 입력 데이터(PIN_D)가 상기 제 3 및 제 4 파이프 레지스터(230, 240)로 전달되는 것을 차단하고, 상기 제 3 및 제 4 파이프 레지스터(230, 240)의 출력 신호가 상기 파이프 출력 데이터(POUT_D)로서 출력되는 것을 차단한다. 그러므로, 상기 파이프 입력 데이터(PIN_D)는 상기 제 1 및 제 2 파이프 레지스터(210, 220)에만 전달되며 상기 제 1 및 제 2 파이프 레지스터(210, 220)의 출력 신호만이 상기 파이프 출력 데이터(POUT_D)로서 출력된다.
상기 제 1 파이프 레지스터(210)는 주기적으로 인에이블되는 상기 제 1 파이프 입력 신호(PIN<0>)에 응답하여 상기 파이프 입력 데이터(PIN_D)를 입력 받아 저장하고, 주기적으로 인에이블되는 상기 제 1 파이프 출력 신호(POUT<0>)에 응답하여 저장된 데이터를 상기 파이프 출력 데이터(POUT_D)로서 출력한다.
상기 제 2 파이프 레지스터(220)는 주기적으로 인에이블되는 상기 제 2 파이프 입력 신호(PIN<1>)에 응답하여 상기 파이프 입력 데이터(PIN_D)를 입력 받아 저장하고, 주기적으로 인에이블되는 상기 제 2 파이프 출력 신호(POUT<1>)에 응답하여 저장된 데이터를 상기 파이프 출력 데이터(POUT_D)로서 출력한다.
상기 출력 드라이버(300)는 상기 파이프 출력 데이터(POUT_D)를 드라이빙하여 출력 데이터(DQ)로서 출력한다.
상기 제 1 내지 제 4 파이프 레지스터(210, 220, 230, 240) 중 세 개의 파이프 레지스터(210, 220, 230) 즉, 상기 제 1 내지 제 3 파이프 레지스터(210, 220, 230)만을 이용하여 상기 데이터 저장 영역(100)으로부터 출력된 데이터를 상기 출력 드라이버(300)로 전달하는 동작을 설명한다.
상기 디코더(410)는 메모리 설정 신호(MRS_s<0:1>)에 응답하여 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 3 디코딩 신호(Dec_s<2>)를 인에이블시킨다.
상기 연결 제어부(420)는 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 3 디코딩 신호(Dec_s<2>)가 인에이블되면 상기 제 1 내지 제 3 연결 인에이블 신호(C_en<0:2>) 중 상기 제 1 및 제 2 연결 인에이블 신호(C_en<0>, C_en<1>)를 인에이블시킨다.
상기 파이프 입출력 제어부(430)는 도 6의 (C)와 같이, 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 3 디코딩 신호(Dec_s<2>)가 인에이블되면 상기 제 1 내지 제 4 파이프 입력 신호(PIN<0:3>) 중 상기 제 1 내지 제 3 파이프 입력 신호(PIN<0>, PIN<1>, PIN<2>)를 순차적 그리고 주기적으로 인에이블시킨다. 또한 상기 파이프 입출력 제어부(430)는 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 3 디코딩 신호(Dec_s<2>)가 인에이블되면 상기 제 1 내지 제 4 파이프 출력 신호(POUT<0:3>) 중 상기 제 1 내지 제 3 파이프 출력 신호(POUT<0>, PIN<1>, PIN<2>)를 순차적 그리고 주기적으로 인에이블시킨다. 이때, 상기 제 4 파이프 입력 신호(PIN<3>)와 상기 제 4 파이프 출력 신호(POUT<3>)는 모두 특정 레벨로 고정된다.
상기 제 1 내지 제 6 연결부(211, 212, 221, 222, 231, 232) 중 상기 제 1 내지 제 4 연결부(211, 212, 221, 222)만이 인에이블된 상기 제 1 및 제 2 연결 인에이블 신호(C_en<0>, C_en<1>)에 응답하여 상기 제 2 및 제 3 파이프 레지스터(220, 220)에 상기 파이프 입력 데이터(PIN_D)를 전달하고, 상기 제 2 및 제 3 파이프 레지스터(220, 230)의 출력 신호를 상기 파이프 출력 데이터(POUT_D)로서 출력한다.
상기 제 5 및 제 6 연결부(231, 232)는 디스에이블된 상기 제 3 연결 인에이블 신호(C_en<2>)에 따라 상기 파이프 입력 데이터(PIN_D)가 상기 제 4 파이프 레지스터(240)로 전달되는 것을 차단하고, 상기 제 4 파이프 레지스터(240)의 출력 신호가 상기 파이프 출력 데이터(POUT_D)로서 출력되는 것을 차단한다. 그러므로, 상기 파이프 입력 데이터(PIN_D)는 상기 제 1 내지 제 3 파이프 레지스터(210, 220, 230)에만 전달되며 상기 제 1 내지 제 3 파이프 레지스터(210, 220, 230)의 출력 신호만이 상기 파이프 출력 데이터(POUT_D)로서 출력된다.
상기 제 1 파이프 레지스터(210)는 주기적으로 인에이블되는 상기 제 1 파이프 입력 신호(PIN<0>)에 응답하여 상기 파이프 입력 데이터(PIN_D)를 입력 받아 저장하고, 주기적으로 인에이블되는 상기 제 1 파이프 출력 신호(POUT<0>)에 응답하여 저장된 데이터를 상기 파이프 출력 데이터(POUT_D)로서 출력한다.
상기 제 2 파이프 레지스터(220)는 주기적으로 인에이블되는 상기 제 2 파이프 입력 신호(PIN<1>)에 응답하여 상기 파이프 입력 데이터(PIN_D)를 입력 받아 저장하고, 주기적으로 인에이블되는 상기 제 2 파이프 출력 신호(POUT<0>)에 응답하여 저장된 데이터를 상기 파이프 출력 데이터(POUT_D)로서 출력한다.
상기 제 3 파이프 레지스터(230)는 주기적으로 인에이블되는 상기 제 3 파이프 입력 신호(PIN<2>)에 응답하여 상기 파이프 입력 데이터(PIN_D)를 입력 받아 저장하고, 주기적으로 인에이블되는 상기 제 3 파이프 출력 신호(POUT<2>)에 응답하여 저장된 데이터를 상기 파이프 출력 데이터(POUT_D)로서 출력한다.
상기 출력 드라이버(300)는 상기 파이프 출력 데이터(POUT_D)를 드라이빙하여 출력 데이터(DQ)로서 출력한다.
상기 제 1 내지 제 4 파이프 레지스터(210, 220, 230, 240) 모두를 이용하여 상기 데이터 저장 영역(100)으로부터 출력된 데이터를 상기 출력 드라이버(300)로 전달하는 동작을 설명한다.
상기 디코더(410)는 메모리 설정 신호(MRS_s<0:1>)에 응답하여 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 4 디코딩 신호(Dec_s<3>)를 인에이블시킨다.
상기 연결 제어부(420)는 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 4 디코딩 신호(Dec_s<3>)가 인에이블되면 상기 제 1 내지 제 3 연결 인에이블 신호(C_en<0:2>)를 모두 인에이블시킨다.
상기 파이프 입출력 제어부(430)는 도 6의 (D)와 같이, 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 4 디코딩 신호(Dec_s<3>)가 인에이블되면 상기 제 1 내지 제 4 파이프 입력 신호(PIN<0:3>)를 순차적 그리고 주기적으로 인에이블시킨다. 또한 상기 파이프 입출력 제어부(430)는 상기 제 1 내지 제 4 디코딩 신호(Dec_s<0:3>) 중 상기 제 4 디코딩 신호(Dec_s<3>)가 인에이블되면 상기 제 1 내지 제 4 파이프 출력 신호(POUT<0:3>)를 순차적 그리고 주기적으로 인에이블시킨다.
상기 제 1 내지 제 6 연결부(211, 212, 221, 222, 231, 232) 모두가 인에이블된 상기 제 1 내지 제 3 연결 인에이블 신호(C_en<0>, C_en<1>, C_en<2>)에 응답하여 상기 제 2 내지 제 4 파이프 레지스터(220, 230, 240)에 상기 파이프 입력 데이터(PIN_D)를 전달하고, 상기 제 2 내지 제 4 파이프 레지스터(220, 230, 240)의 출력 신호를 상기 파이프 출력 데이터(POUT_D)로서 출력한다.
그러므로, 상기 파이프 입력 데이터(PIN_D)는 상기 제 1 내지 제 4 파이프 레지스터(210, 220, 230, 240) 모두에 전달되며 상기 제 1 내지 제 4 파이프 레지스터(210, 220, 230, 240)의 출력 신호가 상기 파이프 출력 데이터(POUT_D)로서 출력된다.
상기 제 1 파이프 레지스터(210)는 주기적으로 인에이블되는 상기 제 1 파이프 입력 신호(PIN<0>)에 응답하여 상기 파이프 입력 데이터(PIN_D)를 입력 받아 저장하고, 주기적으로 인에이블되는 상기 제 1 파이프 출력 신호(POUT<0>)에 응답하여 저장된 데이터를 상기 파이프 출력 데이터(POUT_D)로서 출력한다.
상기 제 2 파이프 레지스터(220)는 주기적으로 인에이블되는 상기 제 2 파이프 입력 신호(PIN<1>)에 응답하여 상기 파이프 입력 데이터(PIN_D)를 입력 받아 저장하고, 주기적으로 인에이블되는 상기 제 2 파이프 출력 신호(POUT<0>)에 응답하여 저장된 데이터를 상기 파이프 출력 데이터(POUT_D)로서 출력한다.
상기 제 3 파이프 레지스터(230)는 주기적으로 인에이블되는 상기 제 3 파이프 입력 신호(PIN<2>)에 응답하여 상기 파이프 입력 데이터(PIN_D)를 입력 받아 저장하고, 주기적으로 인에이블되는 상기 제 3 파이프 출력 신호(POUT<2>)에 응답하여 저장된 데이터를 상기 파이프 출력 데이터(POUT_D)로서 출력한다.
상기 제 4 파이프 레지스터(240)는 주기적으로 인에이블되는 상기 제 4 파이프 입력 신호(PIN<3>)에 응답하여 상기 파이프 입력 데이터(PIN_D)를 입력 받아 저장하고, 주기적으로 인에이블되는 상기 제 4 파이프 출력 신호(POUT<3>)에 응답하여 저장된 데이터를 상기 파이프 출력 데이터(POUT_D)로서 출력한다.
상기 출력 드라이버(300)는 상기 파이프 출력 데이터(POUT_D)를 드라이빙하여 출력 데이터(DQ)로서 출력한다.
상기와 같이 본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 설정 신호(MRS_s<0:1>)에 응답하여 파이프 입력 데이터(PIN_D)를 입력 받아 파이프 출력 데이터(POUT_D)로서 출력하는 파이프 레지스터의 개수를 결정할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (17)
- 데이터를 저장하고, 저장된 데이터를 파이프 입력 데이터로서 출력하는 데이터 저장 영역;
복수개의 파이프 레지스터를 포함하며, 복수개의 연결 인에이블 신호, 복수개의 파이프 입력 신호 및 복수개의 파이프 출력 신호에 응답하여 상기 파이프 입력 데이터를 입력 받고 파이프 출력 데이터로서 출력하는 파이프 레지스터의 개수를 결정하는 파이프 레지스터 그룹; 및
상기 파이프 출력 데이터를 드라이빙하여 출력 데이터로서 출력하는 출력 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 파이프 레지스터 그룹은
상기 복수개의 연결 인에이블 신호에 응답하여 상기 파이프 입력 데이터를 상기 파이프 레지스터에 전달하고, 상기 파이프 레지스터의 출력 신호를 상기 파이프 출력 데이터로서 출력하는 복수개의 연결부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 2 항에 있어서,
상기 복수개의 파이프 레지스터는 제 1 내지 제 3 파이프 레지스터를 포함하고,
상기 복수개의 연결부는 제 1 내지 제 4 연결부를 포함하며,
상기 복수개의 연결 인에이블 신호는 제 1 및 제 2 연결 인에이블 신호를 포함하고,
상기 파이프 레지스터 그룹은
상기 파이프 입력 데이터를 입력 받아 저장하고, 저장된 신호를 상기 파이프 출력 신호로서 출력하는 상기 제 1 파이프 레지스터,
상기 제 1 연결 인에이블 신호에 응답하여 상기 파이프 입력 데이터를 상기 제 2 파이프 레지스터에 전달하는 상기 제 1 연결부,
상기 제 1 연결 인에이블 신호에 응답하여 상기 제 2 파이프 레지스터의 출력 신호를 상기 파이프 출력 데이터로서 출력하는 상기 제 2 연결부,
상기 제 1 연결부를 통해 전달되는 상기 파이프 입력 데이터를 입력 받아 저장하고, 저장된 신호를 출력하는 상기 제 2 파이프 레지스터,
상기 제 2 연결 인에이블 신호에 응답하여 상기 제 1 연결부를 통해 전달되는 상기 파이프 입력 데이터를 상기 제 3 파이프 레지스터에 전달하는 상기 제 3 연결부,
상기 제 2 연결 인에이블 신호에 응답하여 상기 제 3 파이프 레지스터의 출력 신호를 상기 파이프 출력 데이터로서 출력할 수 있도록 상기 제 2 연결부에 전달하는 제 4 연결부, 및
상기 제 2 연결부를 통해 전달되는 상기 파이프 입력 데이터를 입력 받아 저장하고, 저장된 신호를 출력하는 제 3 파이프 레지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 3 항에 있어서,
상기 복수개의 파이프 입력 신호는 상기 제 1 내지 제3 파이프 입력 신호를 포함하고,
상기 복수개의 파이프 출력 신호는 상기 제 1 내지 제 3 파이프 출력 신호를 포함하며,
상기 제1 파이프 레지스터는 상기 제 1 파이프 입력 신호에 응답하여 상기 파이프 입력 데이터를 입력 받아 저장하고, 상기 제 1 파이프 출력 신호에 응답하여 저장된 신호를 상기 파이프 출력 데이터로서 출력하며,
상기 제 2 파이프 레지스터는 상기 제 2 파이프 입력 신호에 응답하여 상기 제 1 연결부를 통해 전달되는 상기 파이프 입력 데이터를 입력 받아 저장하고, 상기 제 2 파이프 출력 신호에 응답하여 저장된 신호를 상기 제 2 연결부에 출력하며,
상기 제 3 파이프 레지스터는 상기 제 3 파이프 입력 신호에 응답하여 상기 제 3 연결부를 통해 전달되는 상기 파이프 입력 데이터를 입력 받아 저장하고, 상기 제 3 파이프 출력 신호에 응답하여 저장된 신호를 상기 제 4 연결부에 출력하는 것을 특징으로 하는 반도체 메모리 장치. - 메모리 설정 신호에 응답하여 복수개의 연결 인에이블 신호, 복수개의 파이프 입력 신호, 및 복수개의 파이프 출력 신호를 생성하는 파이프 레지스터 제어부; 및
상기 복수개의 연결 인에이블 신호, 상기 복수개의 파이프 입력 신호, 및 상기 복수개의 파이프 출력 신호에 응답하여 파이프 입력 데이터를 입력 받아 저장하고, 저장된 신호를 파이프 출력 신호로서 출력하는 복수개의 파이프 레지스터를 포함하는 파이프 레지스터 그룹을 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 5 항에 있어서,
상기 파이프 레지스터 제어부는
상기 메모리 설정 신호를 디코딩하여 복수개의 디코딩 신호를 생성하는 디코더,
상기 복수개의 디코딩 신호에 응답하여 상기 복수개의 연결 인에이블 신호를 생성하는 연결 제어부, 및
상기 복수개의 디코딩 신호에 응답하여 상기 복수개의 파이프 입력 신호 및 상기 복수개의 파이프 출력 신호를 생성하는 파이프 입출력 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 6 항에 있어서,
상기 연결 제어부는
상기 복수개의 디코딩 신호에 응답하여 상기 복수개의 연결 인에이블 신호 중 인에이블되는 연결 인에이블 신호의 개수를 결정하는 것을 특징으로 하는 반도체 메모리 장치. - 제 7 항에 있어서,
복수개의 연결 인에이블 신호는 제 1 및 제 2 연결 인에이블 신호를 포함하고,
상기 연결 제어부는
상기 복수개의 디코딩 신호에 응답하여 상기 제 1 연결 인에이블 신호를 인에이블시키거나, 상기 제 1 및 제 2 연결 인에이블 신호를 모두 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치. - 제 6 항에 있어서,
상기 파이프 입출력 제어부는
상기 복수개의 디코딩 신호에 응답하여 상기 복수개의 파이프 입력 신호 및 상기 복수개의 파이프 출력 신호 중 순차적으로 인에이블시킬 상기 파이프 입력 신호 및 상기 파이프 출력 신호의 개수를 결정하는 것을 특징으로 하는 반도체 메모리 장치. - 제 9 항에 있어서,
상기 파이프 입출력 제어부는
상기 복수개의 디코딩 신호에 응답하여 복수개의 파이프 제어 신호를 선택적으로 인에이블시키는 파이프 제어 신호 생성부,
상기 복수개의 파이프 제어 신호 및 파이프 입력 클럭에 응답하여 순차적으로 인에이블되는 상기 복수개의 파이프 입력 신호를 생성하는 파이프 입력 제어부, 및
상기 복수개의 파이프 제어 신호 및 파이프 출력 클럭에 응답하여 순차적으로 인에이블되는 상기 복수개의 파이프 출력 신호를 생성하는 파이프 출력 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 10 항에 있어서,
상기 파이프 입력 제어부는
상기 복수개의 파이프 제어 신호 및 상기 파이프 입력 클럭에 응답하여 순차적으로 인에이블되는 상기 파이프 입력 신호의 개수를 결정하는 것을 특징으로 하는 반도체 메모리 장치. - 제 10 항에 있어서,
상기 파이프 출력 제어부는
상기 복수개의 파이프 제어 신호 및 상기 파이프 입력 클럭에 응답하여 순차적으로 인에이블되는 상기 파이프 출력 신호의 개수를 결정하는 것을 특징으로 하는 반도레 메모리 장치. - 제 5 항에 있어서,
상기 파이프 레지스터 그룹은
상기 복수개의 파이프 입력 신호 및 상기 복수개의 파이프 출력 신호에 응답하여 상기 파이프 입력 데이터를 입력 받아 저장하고, 저장된 신호를 상기 파이프 출력 데이터로서 출력하는 상기 복수개의 파이프 레지스터를 포함하고,
상기 복수개의 연결 인에이블 신호에 응답하여 상기 파이프 입력 데이터를 상기 복수개의 파이프 레지스터에 선택적으로 전달하고, 상기 복수개의 파이프 레지스터의 출력 신호를 선택적으로 상기 파이프 출력 데이터로서 출력하는 복수개의 연결부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 메모리 설정 신호에 응답하여 복수개의 연결 인에이블 신호를 생성하는 파이프 레지스터 제어부; 및
복수개의 파이프 레지스터를 포함하며, 상기 복수개의 연결 인에이블 신호에 응답하여 파이프 입력 데이터를 입력 받아 저장하고, 저장된 신호를 파이프 출력 데이터로서 출력하는 상기 파이프 레지스터의 개수를 결정하는 파이프 레지스터 그룹을 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 14 항에 있어서,
상기 파이프 레지스터 제어부는
상기 메모리 설정 신호에 응답하여 상기 복수개의 연결 인에이블 신호 중 인에이블시킬 연결 인에이블 신호의 개수를 결정하는 것을 특징으로 하는 반도체 메모리 장치. - 제 15 항에 있어서,
상기 파이프 레지스터 그룹은
인에이블된 상기 연결 인에이블 신호의 개수에 응답하여 상기 파이프 입력 데이터를 입력 받아 저장하고, 저장된 신호를 상기 파이프 입력 데이터로서 출력하는 상기 파이프 레지스터의 개수를 결정하는 것을 특징으로 하는 반도체 메모리 장치. - 제 16 항에 있어서,
상기 복수개의 파이프 레지스터는 제 1 내지 제 3 파이프 레지스터를 포함하고,
상기 복수개의 연결부는 제 1 내지 제 4 연결부를 포함하며,
상기 복수개의 연결 인에이블 신호는 제 1 및 제 2 연결 인에이블 신호를 포함하고,
상기 파이프 레지스터 그룹은
상기 파이프 입력 데이터를 입력 받아 저장하고, 저장된 신호를 상기 파이프 출력 신호로서 출력하는 상기 제 1 파이프 레지스터,
상기 제 1 연결 인에이블 신호가 인에이블되면 상기 파이프 입력 데이터를 상기 제 2 파이프 레지스터에 전달하는 상기 제 1 연결부,
상기 제 1 연결 인에이블 신호에 응답하여 상기 제 2 파이프 레지스터의 출력 신호를 상기 파이프 출력 데이터로서 출력하는 상기 제 2 연결부,
상기 제 1 연결부를 통해 전달되는 상기 파이프 입력 데이터를 입력 받아 저장하고, 저장된 신호를 출력하는 상기 제 2 파이프 레지스터,
상기 제 2 연결 인에이블 신호에 응답하여 상기 제 1 연결부를 통해 전달되는 상기 파이프 입력 데이터를 상기 제 3 파이프 레지스터에 전달하는 상기 제 3 연결부,
상기 제 2 연결 인에이블 신호에 응답하여 상기 제 3 파이프 레지스터의 출력 신호를 상기 파이프 출력 데이터로서 출력할 수 있도록 상기 제 2 연결부에 전달하는 제 4 연결부, 및
상기 제 2 연결부를 통해 전달되는 상기 파이프 입력 데이터를 입력 받아 저장하고, 저장된 신호를 출력하는 제 3 파이프 레지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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