KR100980425B1 - 글로벌 입출력 라인 터미네이션 제어 회로 - Google Patents

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Abstract

본 발명의 글로벌 입출력 라인 터미네이션 제어 회로는 외부 클럭의 주파수와 카스 레이턴시 정보에 응답하여 활성화 여부가 결정되는 터미네이션 인에이블 신호를 출력하는 속도 판별부 및 터미네이션 제어 신호와 터미네이션 인에이블 신호에 응답하여 글로벌 입출력 라인 터미네이션 회로를 구동하기 위한 구동 신호를 출력하는 펄스 발생부를 포함한다.
GIO 터미네이션, 동작속도

Description

글로벌 입출력 라인 터미네이션 제어 회로{Termination Control Circuit for Global Input/Output Line}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 글로벌 입출력 라인 터미네이션 제어 회로에 관한 것이다.
반도체 메모리 장치는 고주파수화, 고속화, 저전압화되고 있다. 반도체 메모리 장치의 속도는 데이터 액세스 타임(Data Access Time, tAA)에 의해 좌우되는데, 데이터 액세스 타임은 리드(Read) 명령 입력 후 첫번째 데이터가 출력될 때까지의 시간을 의미한다.
데이터 액세스 타임을 줄이기 위해서는 글로벌 입출력(GIO) 라인의 상태 천이 시간(Transition time)과 커플링 노이즈(Coupling noise)를 줄이는 것이 중요하며, 이를 위하여 GIO 터미네이션 회로를 사용하고 있다.
도 1은 일반적인 반도체 메모리 장치의 블록도로서, 리드 명령에 의해 데이터를 출력하기 위한 구성 요소의 일부를 도시하였다.
칼럼 선택 신호에 따라 메모리 셀로부터 독출된 데이터(IN)는 로컬 입출력 라인(LIO)을 통해 리드 드라이버(10)로 입력된다. 그리고, 글로벌 입출력(GIO) 라 인을 통해 리시버(14)로 전송되며, 리시버(14)의 출력 데이터(OUT)은 데이터 패드(미도시)를 통해 출력된다. 이때, GIO 라인의 천이 시간을 단축하기 위해 각각의 GIO 라인에 GIO 터미네이션 회로(12)를 구성하고, 리드 명령에 따라 인에이블되는 터미네이션 제어 신호(WTS)에 의해 GIO 터미네이션 회로(12)를 구동하여 GIO 라인을 프리차지시킨다.
도 2는 도 1에 도시한 반도체 메모리 장치의 상세 회로도이다.
먼저, 리드 드라이버(10)는 전원전압 단자(VDD)와 접지 단자(VSS) 간에 접속되어 데이터(IN)를 입력받아 반전 출력하는 인버터로 구성된다. 여기에서, 인버터는 제 1 PMOS 트랜지스터(P11) 및 제 1 NMOS 트랜지스터(N11)를 직렬 접속하여 구성할 수 있다.
GIO 터미네이션 회로(12)는 전원전압 단자(VDD)에 소스 단자가 접속되고, 게이트 단자로 터미네이션 제어 신호(WTS)가 인가되는 제 2 PMOS 트랜지스터(P12), 제 2 PMOS 트랜지스터의 드레인 단자에 소스 단자가 접속되고, 게이트 단자와 드레인 단자가 공통 접속된 제 3 PMOS 트랜지스터(P13), 제 3 PMOS 트랜지스터(P13)의 드레인 단자와 리드 드라이버(10)의 출력 단자 간에 접속되는 제 1 저항소자(R11)를 포함한다.
이에 더하여, GIO 터미네이션 회로(12)는 리드 드라이버(10)의 출력 단자에 접속되는 제 2 저항 소자(R12), 제 2 저항 소자(R12)의 출력단에 드레인 단자와 게이트 단자가 공통 접속되는 제 2 NMOS 트랜지스터(N12), 제 2 NMOS 트랜지스터(N12)의 소스 단자에 드레인 단자가 접속되며, 터미네이션 제어 신호(WTS)의 반 전 신호가 게이트 단자에 인가되고 소스 단자가 접지단자(VSS)에 접속되는 제 3 NMOS 트랜지스터(N13)를 포함한다.
아울러, 리시버(14)는 전원전압 단자(VDD)와 접지 단자(VSS) 간에 접속되어 리드 드라이버(10)의 출력 신호를 반전시켜 출력 데이터(OUT)를 생성하는 인버터로 이루어진다. 여기에서, 인버터는 전원전압 단자(VDD)와 접지 단자(VSS) 간에 직렬 접속되는 제 4 PMOS 트랜지스터(P14) 및 제 4 NMOS 트랜지스터(N14)로 구성할 수 있다.
터미네이션 제어 신호(WTS)는 라이트(Write) 명령시에는 논리 하이(high) 상태를 갖고, 리드 명령시에 논리 로우(low) 상태를 유지하는 신호로서, GIO 터미네이션 회로(12)의 온/오프(On/Off)를 제어한다.
리드 명령이 발생하면 터미네이션 제어 신호(WTS)는 로우 레벨로 천이한다. 그리고, 입력 데이터(IN)가 GIO 라인에 전달되기 전에 제 2 PMOS 트랜지스터(P12) 및 제 3 PMOS 트랜지스터(P13)가 턴온되어 GIO 라인을 프리차지시킨다.
이와 같이, 리드 동작시 GIO 터미네이션 회로(12)를 구동하여 GIO 라인의 스윙 폭을 줄여 신호 전달이 고속으로 이루어질 수 있고, 인접 GIO 라인 간의 커플링 노이즈를 줄일 수 있다. 반면, 라이트 동작시에는 GIO 터미네이션 회로(12)를 오프하여 불필요한 전류 소모를 방지한다.
그런데, 이러한 GIO 터미네이션 회로(12)는 각각의 GIO 라인마다 구비되어야 한다. 예를 들어 ×16으로 동작하는 반도체 메모리 장치의 경우 64개의 GIO 라인이 사용되며, 결국 64개의 GIO 터미네이션 회로가 필요하게 된다.
도 2에 도시한 GIO 터미네이션 회로(12)에서, 리드 동작시 제 2 PMOS 트랜지스터(P12), 제 3 PMOS 트랜지스터(P13) 및 제 1 NMOS 트랜지스터(N11)로 이루어지는 전류 패스가 생성되는데, GIO 터미네이션 회로(12)에서 사용하는 전류는 GIO 터미네이션 회로(12)의 개수에 비례하여 증가한다.
따라서, 액티브-리드-프리차지 전류(IDD1), 버스트-리드 전류(IDD4R)이 증가하여 전력 소모가 증가하는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 메모리 장치의 동작 속도에 따라 글로벌 입출력 라인의 터미네이션 여부를 결정할 수 있는 글로벌 입출력 라인 터미네이션 제어 회로를 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 지정된 속도로 동작하지 않는 반도체 메모리 장치의 경우 글로벌 입출력 라인 터미네이션 회로를 오프하여 불필요한 전류 소모를 방지할 수 있는 글로벌 입출력 라인 터미네이션 제어 회로를 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 글로벌 입출력 라인 터미네이션 제어 회로는 외부 클럭의 주파수와 카스 레이턴시 정보에 응답하여 활성화 여부가 결정되는 터미네이션 인에이블 신호를 출력하는 속도 판별부; 및 터미네이션 제어 신호와 상기 터미네이션 인에이블 신호에 응답하여 글로벌 입출력 라인 터미네이션 회로를 구동하기 위한 구동 신호를 출력하는 펄스 발생부;를 포함한다.
본 발명에 의하면, 반도체 메모리 장치의 동작 속도에 따라 글로벌 입출력 라인의 터미네이션 여부를 결정함으로써, 저속 반도체 메모리 장치에서 불필요한 전류 소모를 방지하고, 이에 따라 반도체 메모리 장치의 전력 소모를 최소화할 수 있다.
아울러, 고속으로 동작하는 반도체 메모리 장치의 경우 데이터가 글로벌 입출력 라인에 전달되기 전 글로벌 입출력 라인을 미리 프리차지시켜 둠으로써, 반도체 메모리 장치의 고속 동작을 보장할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.
도 3은 본 발명에 의한 터미네이션 제어 회로를 구비한 반도체 메모리 장치의 블록도로서, 리드 명령에 의해 데이터를 출력하기 위한 구성 요소의 일부를 도시하였다.
도시한 것과 같이, 본 발명의 일 실시예에 의한 반도체 메모리 장치는 외부 클럭(CLK)의 주파수와 카스 레이턴시(CAS Latency; CL) 정보에 따라 반도체 메모리 장치의 동작 속도를 판단하고, 지정된 속도를 만족하는 경우 터미네이션 제어 신호(WTS)에 응답하여 GIO 터미네이션 회로(300)를 온(ON)시키기 위한 구동 신호(EN)를 출력하는 터미네이션 제어 회로(100), 리드 명령에 따라 메모리 셀로부터 독출된 데이터(IN)를 LIO 라인을 통해 입력받는 리드 드라이버(200), 상기 구동 신호(EN)에 의해 구동되어 리드 드라이버(200)로부터 데이터가 출력되기 전 GIO 라인을 프리차지시키는 GIO 터미네이션 회로(300), GIO 라인을 통해 전달되는 데이터를 수신하여 출력 데이터(OUT)를 생성하는 리시버(400)를 포함한다.
여기에서, GIO 터미네이션 회로(300)는 도 2에 도시한 형태로 구성할 수 있 으나, 이에 한정되는 것은 아니다.
보다 구체적으로, 터미네이션 제어 회로(100)는 외부 클럭(CLK)을 입력받아 주파수를 감지하고, 모드 레지스터 셋(Mode Register Set; MRS)으로부터 주어지는 카스 레이턴시 정보와 감지된 주파수 정보를 조합하여 반도체 메모리 장치의 동작 속도가 지정된 속도를 만족하는지 판단한다.
반도체 메모리 장치의 동작 속도를 결정하는 데이터 액세스 타임(tAA)은 클럭 주파수와 카스 레이턴시의 곱으로부터 얻어진다. 예를 들어, 클럭 주파수가 400㎒인 경우 한 사이클은 2.5㎱가 되며, 카스 레이턴시(CL)가 5인 경우 데이터 액세스 타임(tAA)은 2.5㎱×5=12.5㎱가 된다.
따라서, 본 발명에서는 GIO 터미네이션 회로(300)를 구동하기 외부 클럭의 주파수와 카스 레이턴시의 조합을 미리 결정하여 둔다. 그리고, 외부 클럭의 주파수와 MRS로부터 받은 카스 레이턴시 정보의 조합이 미리 결정된 조합을 만족하는 경우 GIO 터미네이션 회로(300)를 구동하게 된다.
즉, 외부 클럭의 주파수가 검출되고, 이때 MRS로부터 얻어지는 카스 레이턴시(CL) 정보가 반도체 메모리 장치의 고속 동작 조건을 만족시키는 값으로 입력되는 경우, 터미네이션 제어 회로(100)는 GIO 터미네이션 회로(300)를 온(On)시키기 위한 구동 신호(EN)를 출력하는 것이다.
도 4는 도 3에 도시한 터미네이션 제어 회로의 상세 구성도이다.
도 4를 참조하면, 터미네이션 제어 회로(100)는 속도 판별부(110) 및 펄스 발생부(120)를 포함한다.
속도 판별부(110)는 외부 클럭 신호(CLK)와 카스 레이턴시보(CL) 정보에 응답하여 반도체 메모리 장치가 고속 동작하는지 판단하고, 고속 동작하는 것으로 판단되는 경우 터미네이션 인에이블 신호(ENTERM)를 활성화시킨다.
이를 위하여, 속도 판별부(110)는 주파수 검출부(112) 및 비교부(114)를 포함할 수 있다.
먼저, 주파수 검출부(112)는 외부 클럭 신호(CLK)을 입력받아 주파수를 검출하여 n 비트의 주파수 검출 신호(D<1:n>)를 출력한다. 여기에서, 주파수 검출 신호(D<1:n>)는 주파수 검출 결과에 따라 어느 하나만 하이 레벨을 갖게 된다. 예를 들어, n은 3이 될 수 있고, 제 1 주파수 검출 신호(D<1>)는 주파수가 533㎒인 경우, 제 2 주파수 검출 신호(D<2>)는 주파수가 400㎒인 경우, 제 3 주파수 검출 신호(D<3>)는 주파수가 333㎒인 경우 하이 레벨로 출력될 수 있다.
여기에서, 주파수 검출부(112)는 다양한 형태로 구성할 수 있다. 예를 들어, 기준 클럭을 기 설정해 두고, 기준 클럭 한 주기 동안 외부 클럭 신호(CLK)가 몇 주기를 가지는지 카운팅하고, 그 결과를 디코딩하여 주파수 검출 신호를 출력하는 형태로 구성할 수 있다.
다음, 비교부(114)는 주파수 검출부(112)에서 출력되는 적어도 1비트의 주파수 검출 신호(D<1:n>)와 MRS로부터 주어지는 적어도 1비트의 카스 레이턴시 정보(CL<1:n>)를 입력받아 터미네이션 인에이블 신호(ENTERM)를 활성화시킨다. 이때, 비교부(114)는 반도체 메모리 장치의 고속 동작 조건을 만족시키도록 기 결정된 외부 클럭의 주파수와 카스 레이턴시(CL)의 조합에 따라, 반도체 메모리 장치가 고속 동작하는 것으로 판단되는 경우 터미네이션 인에이블 신호(ENTERM)를 활성화시킨다.
한편, 펄스 발생부(120)는 터미네이션 인에이블 신호(ENTERM)와 터미네이션 제어 신호(WTS)를 입력받아 GIO 터미네이션 회로(300)의 온/오프를 제어하는 구동 신호(EN)를 출력한다.
도 5는 도 4에 도시한 비교부의 상세 회로도이다.
GIO 터미네이션 회로(300)를 구동하기 위한 반도체 메모리 장치의 외부 클럭 주파수 및 카스 레이턴시(CL)의 조합이 기 결정되어 있을 때, 비교부(114)는 주파수 검출부(112)로부터 검출한 주파수와 MRS로부터 획득한 카스 레이턴시(CL) 정보를 비교하여, 반도체 메모리 장치가 기 결정된 조합을 만족하는지 판단한다.
이를 위하여, 비교부(114)는 주파수 검출 신호(D<1:n>)의 각 비트와 카스 레이턴시 정보(CL<1:n>)의 각 비트를 각각 입력받는 복수의 낸드(NAND) 게이트, 각 낸드 게이트의 출력단에 각각 접속되는 복수의 인버터, 복수의 인버터로부터 출력되는 신호를 입력받는 노어(NOR) 게이트 및 노어 게이트의 출력 신호를 반전시키는 인버터를 포함한다.
보다 구체적으로, 비교부(114)는 제 1 주파수 검출신호(D<1>)와 제 1 카스 레이턴시 정보(CL<1>)를 입력받는 제 1 낸드(NAND) 게이트(ND1), 제 1 낸드 게이트(ND1)의 출력 신호를 반전하는 제 1 인버터(IN1), 제 2 주파수 검출신호(D<2>)와 제 2 카스 레이턴시 정보(CL<2>)를 입력받는 제 2 낸드 게이트(ND2), 제 2 낸드 게이트(ND2)의 출력 신호를 반전하는 제 2 인버터(IN2), 제 3 주파수 검출신호(D<3>) 와 제 3 카스 레이턴시 정보(CL<3>)를 입력받는 제 3 낸드 게이트(ND3), 제 3 낸드 게이트(ND3)의 출력 신호를 반전하는 제 3 인버터(IN3), 제 1 내지 제 3 인버터(IV1, IV2, IV3)의 출력 신호를 입력받는 제 1 노어(NOR) 게이트(NR1) 및 제 1 노어 게이트(NR1)의 출력 신호를 반전시켜 터미네이션 인에에블 신호(ENTERM)를 출력하는 제 4 인버터(IV4)를 포함한다.
도 5에 도시한 비교부(114)는 3비트의 주파수 검출신호(D<1:3>) 및 3비트의 카스 레이턴시 정보(CL<1:3>)를 입력받는 경우를 도시하고 있으나 이에 한정되는 것은 아니다.
주파수 검출부(112)에 의해 주파수 검출신호(D<1:n>) 중 어느 하나가 하이 레벨로 출력되고, MRS로부터 획득한 카스 레이턴시(CL)에 의해 어느 하나의 카스 레이턴시 정보(CL<1:n>)가 하이 레벨로 입력된다.
비교부(114)는 어느 하나의 주파수 검출신호가 하이 레벨로 입력되고, MRS로부터 얻어지는 카스 레이턴시 정보가 기 결정된 외부 클럭 주파수와 카스 레이턴시(CL) 정보의 조합을 만족시키는 경우 터미네이션 인에이블 신호를 하이 레벨로 출력하게 된다.
예를 들어, 외부 클럭의 주파수가 533㎒인 경우 제 1 주파수 검출신호(D<1>)가 하이 레벨로 출력되고, 이 경우 카스 레이턴시가 6임을 나타내는 제 1 카스 레이턴시 정보(CL<1>)가 하이 레벨이면 반도체 메모리 장치가 고속 동작하는 것으로 판단한다.
유사하게, 외부 클럭의 주파수가 400㎒인 경우에는 제 2 주파수 검출신 호(D<2>)가 하이 레벨로 출력되고, 이 경우 카스 레이턴시가 5임을 나타내는 제 2 카스 레이턴시 정보(CL<2>)가 하이 레벨이면 반도체 메모리 장치가 고속 동작하는 것으로 판단한다. 또한, 외부 클럭의 주파수가 333㎒인 경우 제 3 주파수 검출신호(D<3>)가 하이 레벨로 출력되고, 이 경우 카스 레이턴시가 4임을 나타내는 제 3 카스 레이턴시 정보(CL<3>)가 하이 레벨이면 반도체 메모리 장치가 고속 동작하는 것으로 판단한다.
즉, 외부 클럭의 주파수와 카스 레이턴시 정보의 조합이 기 설정된 조합을 만족하는 경우 터미네이션 인에이블 신호(ENTERM)가 하이 레벨로 출력되는 것이다.
도 6은 도 4에 도시한 펄스 발생부의 상세 회로도이다.
펄스 발생부(120)는 비교부(114)에서 생성되는 터미네이션 인에이블 신호(ENTERM)와 제 5 인버터(IV5)에 의해 반전된 터미네이션 제어 신호(/WTS)를 입력받아 구동 신호(EN)를 출력하는 제 4 낸드 게이트(ND4)를 포함한다.
반도체 메모리 장치의 외부 클럭 주파수 및 카스 레이턴시(CL)의 조합이 기 결정된 조합을 만족하여 고속 동작하는 것으로 판단되는 경우, 터미네이션 인에이블 신호(ENTERM)가 하이 레벨로 출력되고, 리드 동작에 따라 터미네이션 제어 신호(WTS)가 로우 레벨이 되면, 제 4 낸드 게이트(ND4)는 로우 레벨을 갖는 구동 신호(EN)를 출력하여 GIO 터미네이션 회로(300)를 온(ON)시킨다.
반면, 반도체 메모리 장치의 외부 클럭 주파수 및 카스 레이턴시(CL)의 조합이 기 결정된 조합을 만족하지 않는 경우, 터미네이션 인에이블 신호(ENTERM)는 로우 레벨로 출력되며, 이 경우 터미네이션 제어 신호(WTS)가 로우 레벨이 되어도 구 동 신호(EN)는 하이 레벨이 되어 GIO 터미네이션 회로(300)는 오프(OFF) 상태가 된다.
본 발명에서는 반도체 메모리 장치의 외부 클럭 주파수와 카스 레이턴시를 고려하여, 기 설정된 조합을 만족하는 경우에만 GIO 터미네이션 회로(300)를 구동함으로써 불필요한 전류 소모를 방지할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 반도체 메모리 장치의 블록도,
도 2는 도 1에 도시한 반도체 메모리 장치의 상세 회로도,
도 3은 본 발명에 의한 터미네이션 제어 회로를 구비한 반도체 메모리 장치의 블록도,
도 4는 도 3에 도시한 터미네이션 제어 회로의 상세 구성도,
도 5는 도 4에 도시한 비교부의 상세 회로도,
도 6은 도 4에 도시한 펄스 발생부의 상세 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 터미네이션 제어 회로 110 : 속도 판별부
112 : 주파수 검출부 114 : 비교부
120 : 펄스 발생부

Claims (5)

  1. 외부 클럭의 주파수와 카스 레이턴시 정보에 응답하여 활성화 여부가 결정되는 터미네이션 인에이블 신호를 출력하는 속도 판별부; 및
    터미네이션 제어 신호와 상기 터미네이션 인에이블 신호에 응답하여 글로벌 입출력 라인 터미네이션 회로를 구동하기 위한 구동 신호를 출력하는 펄스 발생부;
    를 포함하는 글로벌 입출력 라인 터미네이션 제어 회로.
  2. 제 1 항에 있어서,
    상기 속도 판별부는, 상기 외부 클럭 신호의 주파수를 검출하여 적어도 1비트의 주파수 검출 신호를 출력하는 주파수 검출부; 및
    상기 주파수 검출 신호와 적어도 1비트의 카스 레이턴시 정보를 입력받아 상기 터미네이션 인에이블 신호를 출력하는 비교부;
    를 포함하는 글로벌 입출력 라인 터미네이션 제어 회로.
  3. 제 2 항에 있어서,
    상기 비교부는, 상기 외부 클럭의 주파수와 상기 카스 레이턴시 정보의 조합이 상기 기 결정된 조합을 만족하는 경우 상기 터미네이션 인에이블 신호를 활성화시키는 것을 특징으로 하는 글로벌 입출력 라인 터미네이션 제어 회로.
  4. 제 2 항에 있어서,
    상기 비교부는, 상기 주파수 검출 신호의 각 비트와 상기 카스 레이턴시 정보의 각 비트를 각각 입력받는 복수의 낸드 게이트;
    상기 각 낸드 게이트의 출력단에 각각 접속되는 복수의 인버터;
    상기 복수의 인버터로부터 출력되는 신호를 입력받는 노어 게이트; 및
    상기 노어 게이트의 출력 신호를 반전시켜 터미네이션 인에이블 신호를 출력하는 인버터;
    를 포함하는 글로벌 입출력 라인 터미네이션 제어 회로.
  5. 제 2 항에 있어서,
    상기 펄스 발생부는, 상기 터미네이션 인에이블 신호와 상기 터미네이션 제어 신호의 반전 신호를 입력받아 상기 구동 신호를 출력하는 낸드 게이트를 포함하는 것을 특징으로 하는 글로벌 입출력 라인 터미네이션 제어 회로.
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