KR100780962B1 - 다이나믹 ｏｄｔ 모드 테스트 방법 및 그 방법을 사용하는ｏｄｔ 모드 테스트 회로 - Google Patents

다이나믹 ｏｄｔ 모드 테스트 방법 및 그 방법을 사용하는ｏｄｔ 모드 테스트 회로 Download PDF

Info

Publication number
KR100780962B1
KR100780962B1 KR1020060105039A KR20060105039A KR100780962B1 KR 100780962 B1 KR100780962 B1 KR 100780962B1 KR 1020060105039 A KR1020060105039 A KR 1020060105039A KR 20060105039 A KR20060105039 A KR 20060105039A KR 100780962 B1 KR100780962 B1 KR 100780962B1
Authority
KR
South Korea
Prior art keywords
odt
mode
signal
dynamic
normal
Prior art date
Application number
KR1020060105039A
Other languages
English (en)
Inventor
최성호
오름
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060105039A priority Critical patent/KR100780962B1/ko
Priority to US11/890,673 priority patent/US7436204B2/en
Application granted granted Critical
Publication of KR100780962B1 publication Critical patent/KR100780962B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

다이나믹 ODT 모드(Dynamic On Die Termination Mode) 테스트 방법 및 그 방법을 사용하는 ODT 모드 테스트 회로가 개시된다. 상기 ODT 모드 테스트 회로는 노말 ODT 모드(Normal On Die Termination Mode) 및 다이나믹 ODT 모드(Dynamic On Die Termination Mode)를 구비하는 반도체 메모리 장치의 ODT 모드 테스트 회로에 있어서 제 1 모드 선택부 및 제 2 모드 선택부를 구비하는 것을 특징으로 한다. 상기 제 1 모드 선택부는 다이나믹 ODT 모드 테스트 신호, ODT 신호 및 라이트 커맨드 신호에 응답하여 상기 노말 ODT 모드의 인에이블 여부를 선택한다. 상기 제 2 모드 선택부는 상기 ODT 신호 및 상기 라이트 커맨드 신호에 응답하여 상기 다이나믹 ODT 모드의 인에이블여부를 선택한다. 상기 ODT 모드 테스트 회로는 상기 노말 ODT 모드가 디스에이블된 상태에서 상기 다이나믹 ODT 모드가 인에이블되도록 함으로써, 상기 다이나믹 ODT 모드가 정상적으로 인에이블 되었는지 여부를 테스트할 수 있는 장점이 있다.

Description

다이나믹 ＯＤＴ 모드 테스트 방법 및 그 방법을 사용하는 ＯＤＴ 모드 테스트 회로{Method for testing of dynamic on die termination mode and on die termination mode test circuit using the method}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래 기술에 따른 노말 ODT 모드(Normal On Die Termination Mode) 및 다이나믹 ODT 모드(Dynamic On Die Termination Mode)의 타이밍도이다.
도 2는 본 발명의 실시예에 따른 ODT 모드 테스트 회로의 블록도이다.
도 3은 도 2의 ODT 모드 테스트 회로가 다이나믹 ODT 모드 테스트를 수행하는 경우의 타이밍도이다.
도 4는 도 2의 ODT 모드 테스트 회로의 다이나믹 ODT 모드 테스트 방법의 흐름도이다.
도 5는 본 발명의 다른 실시예에 따른 ODT 모드 테스트 회로의 블록도이다.
도 6은 도 5의 ODT 모드 테스트 회로가 다이나믹 ODT 모드 테스트를 수행하는 경우의 타이밍도이다.
도 7은 도 5의 ODT 모드 테스트 회로의 다이나믹 ODT 모드 테스트 방법의 흐름도이다.
본 발명은 ODT(On Die Termination) 모드 테스트에 관한 것으로, 특히 노말 ODT 모드(Normal On Die Termination Mode) 및 다이나믹 ODT 모드(Dynamic On Die Termination Mode)를 구비하는 반도체 메모리 장치의 다이나믹 ODT 모드 테스트 방법 및 그 방법을 사용하는 ODT 모드 테스트 회로에 관한 것이다.
온 다이 터미네이션(ODT : On Die Termination Mode) 기술은 시스템과 메모리간의 인터페이스에서 신호 반사(signal reflection)등을 최소화함으로써 신호 충실도(SI : Signal Integrity)를 향상시키기 위하여 도입되었다. 상기 신호 반사는 신호 충실도(SI)에 부정적인 영향을 미친다. 특히, 고속 동작을 지원하는 메모리 시스템에서 상기 신호 반사는 더욱 부정적인 영향을 미친다. 상기 신호 반사를 억제하기 위하여 시스템과 메모리간의 신호 전송을 위하여 사용되는 라인은 터미네이션 저항(RTT : Termination Register)으로 종단된다.
일반적으로, 메모리 시스템에서 메모리 콘트롤러 또는 메모리의 입출력(I/O) 단자들은 터미네이션 저항(RTT)으로 종단된 ODT로 구현된다. 상기 터미네이션 저항은 전송 라인의 임피던스와 매칭되도록 설정된다.
터미네이션에 관하여 간단히 설명하면 다음과 같다. 메모리 모듈(memory module)상에 2개의 랭크(rank)가 있다고 가정하자. 콘트롤러가 제 1 랭크(rank1)의 메모리로부터 데이터를 리드(read)할 경우, 제 2 랭크(rank2)의 메모리에 인에이 블(enable)된 ODT 신호를 인가한다. 이 때 제 2 랭크(rank2)의 메모리는 제 1 랭크(rank)와 공유된 데이터 버스(data bus) 상에 터미네이션을 형성한다. 이를 "터미네이션 저항(RTT)으로 종단된다"고 말한다.
ODT 회로를 구비한 메모리 모듈의 구체적인 예는 미국등록특허 6,847,225 (2005.01.25 등록)에 개시된다.
도 1은 종래 기술에 따른 노말 ODT 모드(Normal On Die Termination Mode) 및 다이나믹 ODT 모드(Dynamic On Die Termination Mode)의 타이밍도이다.
상기 설명한 바와 같이 종래에는 신호 충실도(SI)를 높이기 위하여 ODT 회로를 사용하였다. 또한, 라이트(write)시의 신호 충실도(SI)를 높이기 위하여 DDR3(Double Data rate, third generation)에서는 다이나믹 ODT 모드를 추가하였다. 노말 동작시와 라이트 동작시에 신호 충실도(SI)를 최적화시키는 터미네이션 저항(RTT)이 다르기 때문에 상기 다이나믹 ODT 모드를 사용한다. 즉, DDR3는 노말 ODT 모드 및 다이나믹 ODT 모드를 구비한다.
ODT(On Die Termination) 신호가 인에이블되면 상기 노말 ODT 모드가 인에이블되어 데이터 버스가 노말 터미네이션 저항(RTT_N)으로 종단된다. 상기 ODT 신호가 인에이블되어 상기 노말 ODT 모드가 인에이블되어 있는 동안, 라이트 커맨드 신호(WC)가 인에이블되면 상기 다이나믹 ODT 모드가 인에이블되어 상기 데이터 버스는 다이나믹 터미네이션 저항(RTT_D)으로 종단된다. 즉, ODT 신호가 인에이블되어 노말 ODT 모드가 인에이블된 상태에서 라이트 커맨드 신호가 인에이블되어야 다이나믹 ODT 모드가 인에이블된다.
따라서, 종래 기술에 의할 경우 노말 ODT 모드에 대해서는 검증이 가능하나, 다이나믹 ODT 모드는 노말 ODT 모드가 인에이블된 상태에서 인에이블되기 때문에 다이나믹 ODT 모드가 정상적으로 인에이블 되었는지 여부를 검증하기는 어려움이 있다.
본 발명이 이루고자하는 기술적 과제는 노말 ODT 모드(Normal On Die Termination Mode) 및 다이나믹 ODT 모드(Dynamic On Die Termination Mode)를 구비하는 반도체 메모리 장치에 있어서 상기 다이나믹 ODT 모드가 정상적으로 인에이블(enable) 되었는지 여부를 테스트하는 다이나믹 ODT 모드 테스트 방법을 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 상기 다이나믹 ODT 모드 테스트 방법을 사용하는 ODT 모드 테스트 회로를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 ODT 모드 테스트 회로는 노말 ODT 모드(Normal On Die Termination Mode) 및 다이나믹 ODT 모드(Dynamic On Die Termination Mode)를 구비하는 반도체 메모리 장치의 ODT 모드 테스트 회로에 있어서 제 1 모드 선택부 및 제 2 모드 선택부를 구비하는 것을 특징으로 한다. 상기 제 1 모드 선택부는 다이나믹 ODT 모드 테스트 신호, ODT 신호 및 라이트 커맨드 신호에 응답하여 상기 노말 ODT 모드의 인에이블 여부를 선택한다. 상기 제 2 모드 선택부는 상기 ODT 신호 및 상기 라이트 커맨드 신호에 응답하 여 상기 다이나믹 ODT 모드의 인에이블여부를 선택한다.
상기 제 1 모드 선택부는 상기 다이나믹 ODT 테스트 신호가 인에이블되는 경우 상기 노말 ODT 모드를 디스에이블하는 것이 바람직하다.
상기 제 2 모드 선택부는 상기 ODT 신호 및 상기 라이트 커맨드 신호가 인에이블 되는 경우 상기 다이나믹 ODT 모드를 인에이블 하는 것이 바람직하다.
상기 제 1 모드 선택부는 상기 다이나믹 ODT 모드 테스트 신호가 반전된 신호, 상기 ODT 신호 및 상기 라이트 커맨드 신호가 반전된 신호를 입력으로 하여 부정 논리곱 연산을 하는 NAND 게이트 및 상기 NAND 게이트의 출력 신호를 반전하여 출력하는 인버터를 구비하는 것이 바람직하다.
상기 제 2 모드 선택부는 상기 ODT 신호 및 상기 라이트 커맨드 신호를 입력으로 하여 부정 논리곱 연산을 하는 NAND 게이트 및 상기 NAND 게이트의 출력 신호를 반전하여 출력하는 인버터를 구비하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 ODT 모드 테스트 회로는 노말 ODT 모드(Normal On Die Termination Mode) 및 다이나믹 ODT 모드(Dynamic On Die Termination Mode)를 구비하는 반도체 메모리 장치의 ODT 모드 테스트 회로에 있어서 제 1 모드 선택부 및 제 2 모드 선택부를 구비하는 것을 특징으로 한다. 상기 제 1 모드 선택부는 ODT 신호 및 라이트 커맨드 신호에 응답하여 상기 노말 ODT 모드의 인에이블여부를 선택하는 것이 바람직하다. 상기 제 2 모드 선택부는 다이나믹 ODT 모드 테스트 신호, 상기 ODT 신호 및 상기 라이트 커맨드 신호에 응답하여 상기 다이나믹 ODT 모드의 인에이블여부를 선택하는 것이 바 람직하다.
상기 제 2 모드 선택부는 상기 ODT 신호가 디스에이블 되어 상기 노말 ODT 모드가 디스에이블되는 경우, 상기 다이나믹 ODT 테스트 신호가 인에이블되면 상기 다이나믹 ODT 모드를 인에이블하는 것이 바람직하다.
상기 제 1 모드 선택부는 상기 ODT 신호 및 상기 라이트 커맨드 신호가 반전된 신호를 입력으로 하여 부정 논리곱 연산을 하는 NAND 게이트 및 상기 NAND 게이트의 출력 신호를 반전하여 출력하는 인버터를 구비하는 것이 바람직하다.
상기 제 2 모드 선택부는 상기 ODT 신호 및 상기 다이나믹 ODT 테스트 신호를 입력으로 하여 부정 논리합 연산을 하는 NOR 게이트, 상기 NOR 게이트의 출력 신호를 반전한 신호 및 상기 라이트 커맨드 신호를 입력으로 하여 논리곱 연산을 하는 NAND 게이트 및 상기 NAND 게이트의 출력 신호를 반전하여 출력하는 인버터를 구비하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 다이나믹 ODT 모드 테스트 방법은 노말 ODT 모드(Normal On Die Termination Mode) 및 다이나믹 ODT 모드(Dynamic On Die Termination Mode)를 구비하는 반도체 메모리 장치의 다이나믹 ODT 테스트 방법에 있어서 다이나믹 ODT 모드 테스트 신호에 응답하여 상기 노말 ODT 모드를 디스에이블하는 단계 및 라이트 커맨드 신호에 응답하여 상기 다이나믹 ODT 모드를 인에이블하는 단계를 구비하는 것을 특징으로 한다.
상기 노말 ODT 모드를 디스에이블하는 단계는 상기 다이나믹 ODT 모드 테스트 신호가 인에이블 되는 경우 상기 노말 ODT 모드를 디스에이블 하는 단계를 구비 하는 것이 바람직하다.
상기 다이나믹 ODT 모드를 인에이블하는 단계는 상기 라이트 커맨드 신호가 인에이블 되는 경우 상기 다이나믹 ODT 모드를 인에이블하는 단계를 구비하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 다이나믹 ODT 모드 테스트 방법은 노말 ODT 모드(Normal On Die Termination Mode) 및 다이나믹 ODT 모드(Dynamic On Die Termination Mode)를 구비하는 반도체 메모리 장치의 다이나믹 ODT 테스트 방법에 있어서 ODT 신호에 응답하여 상기 노말 ODT 모드를 디스에이블하는 단계 및 라이트 커맨드 신호 및 다이나믹 ODT 모드 테스트 신호에 응답하여 상기 다이나믹 ODT 모드를 인에이블하는 단계를 구비하는 것을 특징으로 한다.
상기 노말 ODT 모드를 디스에이블하는 단계는 상기 ODT 신호가 디스에이블 되어 상기 노말 ODT 모드를 디스에이블하는 단계를 구비하는 것이 바람직하다.
상기 다이나믹 ODT 모드를 인에이블하는 단계는 상기 라이트 커맨드 신호 및 상기 다이나믹 ODT 모드 테스트 신호가 인에이블 되는 경우 상기 다이나믹 ODT 모드를 인에이블 하는 단계를 구비하는 것이 바람직하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시예에 따른 ODT(On Die Termination) 모드 테스트 회로(200)의 블록도이다.
도 2를 참조하면, ODT 모드 테스트 회로(200)는 제 1 모드 선택부(210), 노말 ODT 레이턴시부(N_ODT_LATENCY)(230), 제 2 모드 선택부(250) 및 다이나믹 ODT 레이턴시부(D_ODT_LATENCY)(270)를 구비한다. 제 1 모드 선택부(210)는 다이나믹 ODT 모드 테스트 신호(D_TEST), ODT 신호(ODT) 및 라이트 커맨드 신호(WC)에 응답하여 노말 ODT 모드(Normal On Die Termination Mode)의 인에이블(enable) 여부를 선택한다. 즉, 제 1 모드 선택부(210)는 다이나믹 ODT 모드 테스트 신호(D_TEST)가 인에이블 되는 경우 상기 노말 ODT 모드가 디스에이블(disable) 되도록 한다. 그리고, 제 1 모드 선택부(210)는 다이나믹 ODT 모드 테스트 신호(D_TEST)가 디스에이블 되는 경우 ODT 신호(ODT)가 인에이블되면 상기 노말 ODT 모드가 인에이블되도록 한다. 제 2 모드 선택부(250)는 ODT 신호(ODT) 및 라이트 커맨드 신호(WC)에 응답하여 다이나믹 ODT 모드(Dynamic On Die Termination Mode)의 인에이블 여부를 선택한다. 즉, 제 2 모드 선택부(250)는 제 1 모드 선택부(210)에 의하여 노말 ODT 모드가 디스에이블 되었어도 라이트 커맨드 신호(WC)가 인에이블되면 다이나믹 ODT 모드가 인에이블되도록 한다. 이에 따라 데이터 버스가 다이나믹 터미네이션 저항(RTT_D)로 종단된다.
상기 다이나믹 ODT 모드 테스트 신호(D_TEST)는 다이나믹 ODT 모드의 테스트 를 수행하고 있음을 알리는 신호이다. 다이나믹 ODT 모드 테스트 신호(D_TEST)는 상기 다이나믹 ODT 모드의 테스트를 수행하는 경우는 제 1 논리 상태이고, 상기 테스트를 수행하지 않는 경우는 제 2 논리 상태이다. 이하에서 제 1 논리 상태는 논리 하이 상태를 의미하고, 제 2 논리 상태는 논리 로우 상태를 의미한다.
제 1 모드 선택부(210)는 NAND 게이트(NAND_210) 및 인버터(INV_210)을 구비하는 것이 바람직하다. NAND 게이트(NAND_210)는 다이나믹 ODT 모드 테스트 신호(D_TEST)가 반전된 신호, ODT 신호(ODT) 및 라이트 커맨드 신호(WC)가 반전된 신호를 입력으로 하여 부정 논리곱 연산을 한다. 인버터(INV_210)는 NAND 게이트(NAND_210)의 출력 신호를 반전하여 출력한다. 제 2 모드 선택부(250) 역시 NAND 게이트(NAND_250) 및 인버터(INV_250)를 구비하는 것이 바람직하다. NAND 게이트(NAND_250)는 ODT 신호(ODT) 및 라이트 커맨드 신호(WC)를 입력으로 하여 부정 논리곱 연산을 한다. 인버터(INV_250)는 NAND 게이트(NAND_250)의 출력 신호를 반전하여 출력한다. 단, 상기 논리 게이트들을 이용한 구성은 일 실시예일뿐, ODT 신호(ODT)가 인에이블 된 경우 다이나믹 ODT 테스트 신호(D_TEST)에 응답하여 제 1 모드 선택부(210)에서 노말 ODT 모드를 디스에이블 시킬 수 있다면 다른 논리 게이트를 이용하여도 본 발명과 동일한 효과를 얻을 수 있음은 당업자에게 자명한 사항이다.
노말 ODT 레이턴시부(N_ODT_LATENCY)(230)는 상기 노말 ODT 모드가 인에이블되는 경우 ODT 신호(ODT)가 인에이블된 후 일정 클럭 후에 상기 노말 ODT 모드를 인에이블시킨다. 도 2의 경우는 ODT 신호(ODT)가 인에이블된 후 3클럭 후에 상기 노말 ODT 모드가 인에이블되는 경우를 도시하고 있다. 다이나믹 ODT 레이턴시부(D_ODT_LATENCY)(270)는 상기 다이나믹 ODT 모드가 인에이블되는 경우 라이트 커맨드 신호(WC)가 인에이블된 후 일정 클럭 후에 상기 다이나믹 ODT 모드를 인에이블시킨다. 도 2의 경우 라이트 커맨드 신호(WC)가 인에이블된 후 3.5클럭 후에 상기 다이나믹 ODT 모드가 인에이블되는 경우를 도시하고 있다.
노말 ODT 레이턴시부(N_ODT_LATENCY)(230)의 출력 신호인 노말 ODT 모드 인에이블 신호(N_ODT_EN)에 의하여 상기 노말 ODT 모드의 인에이블 여부가 결정된다. 또한, 다이나믹 ODT 레이턴시부(D_ODT_LATENCY)(270)의 출력 신호인 다이나믹 ODT 인에이블 신호(D_ODT_EN)에 의하여 상기 다이나믹 ODT 모드의 인에이블 여부가 결정된다.
도 3은 도 2의 ODT 모드 테스트 회로(200)가 다이나믹 ODT 모드 테스트를 수행하는 경우의 타이밍도이다.
도 4는 도 2의 ODT 모드 테스트 회로(200)의 다이나믹 ODT 모드 테스트 방법의 흐름도이다.
도 2 내지 도 4를 참조하여 다이나믹 ODT 모드 테스트에 대하여 설명한다. 도 2 내지 도 4의 실시예는 ODT 신호(ODT)가 인에이블되는 경우이다. 종래 기술의 경우 ODT 신호(ODT)가 인에이블되면 노말 ODT 모드가 인에이블되었다, 그러나, 본 발명에서는 ODT 신호(ODT)가 인에이블 되었어도 다이나믹 ODT 모드 테스트 신호(D_TEST)가 인에이블되면 노말 ODT 인에이블 신호(N_ODT_EN)가 디스에이블되어 상기 노말 ODT 모드가 디스에이블된다(S410 단계). 즉, ODT 신호(ODT)가 제 1 논리 상태이고, 다이나믹 ODT 모드 테스트 신호(D_TEST)가 제 1 논리 상태인 경우 제 1 모드 선택부(210)는 상기 노말 ODT 모드가 디스에이블 되도록 한다. 상기 노말 ODT 모드가 디스에이블된 상태에서 라이트 커맨드 신호(WC)가 인에이블되면(S420 단계), 다이나믹 ODT 인에이블 신호(D_ODT_EN)가 인에이블되어 상기 다이나믹 ODT 모드가 인에이블된다(S430 단계). 즉, ODT 신호(ODT) 및 라이트 커맨드 신호(WC)가 제 1 논리 상태인 경우 제 2 모드 선택부(250)는 상기 다이나믹 ODT 모드가 인에이블되도록 한다. 도 3은 다이나믹 ODT 레이턴시 회로(D_ODT_LATENCY)(270)에 의하여 라이트 커맨드 신호(WC)가 인에이블된 후 3.5 클럭(clock) 후에 상기 다이나믹 ODT 모드가 인에이블 되는 경우를 도시하고 있다.
이상에서는 ODT 신호(ODT)가 인에이블 되는 경우의 다이나믹 ODT 모드 테스트에 대하여 설명하였다. 이하에서는 ODT 신호(ODT)가 디스에이블 되는 경우의 다이나믹 ODT 모드 테스트에 대하여 설명한다.
도 5는 본 발명의 다른 실시예에 따른 ODT 모드 테스트 회로(500)의 블록도이다.
도 5를 참조하면, ODT 모드 테스트 회로(500)는 제 1 모드 선택부(510) 및 제 2 모드 선택부(550)를 구비한다. 제 1 모드 선택부(510)는 ODT 신호(ODT) 및 라이트 커맨드 신호(WC)에 응답하여 상기 노말 ODT 모드의 인에이블 여부를 선택한다. 즉, 제 1 모드 선택부(510)는 ODT 신호(ODT)가 디스에이블 되는 경우 노말 ODT 모드가 디스에이블 되도록 한다. 그리고, 제 1 모드 선택부(510)는 ODT 신호(ODT)가 인에이블 되는 경우 상기 노말 ODT 모드가 인에이블되도록 한다. 제 2 모드 선 택부(550)는 다이나믹 ODT 모드 테스트 신호(D_TEST), ODT 신호(ODT) 및 라이트 커맨드 신호(WC)에 응답하여 상기 다이나믹 ODT 모드의 인에이블 여부를 선택한다. 즉, 제 2 모드 선택부(550)는 제 1 모드 선택부(510)에 의하여 상기 노말 ODT 모드가 디스에이블 되었어도 다이나믹 ODT 모드 테스트 신호(D_TEST) 및 라이트 커맨드 신호(WC)가 인에이블되면 상기 다이나믹 ODT 모드가 인에이블되도록 한다. 이에 따라 상기 데이터 버스가 다이나믹 터미네이션 저항(RTT_D)로 종단된다.
제 1 모드 선택부(510)는 NAND 게이트(NAND_510) 및 인버터(INV_510)를 구비하는 것이 바람직하다. NAND 게이트(NAND_510)는 ODT 신호(ODT) 및 라이트 커맨드 신호(WC)가 반전된 신호를 입력으로 하여 부정 논리곱 연산을 한다. 인버터(INV_510)는 NAND 게이트(NAND_510)의 출력 신호를 반전하여 출력한다. 제 2 모드 선택부(550)는 NOR 게이트(NOR_550), NAND 게이트(NAND_550) 및 인버터(INV_550)를 구비하는 것이 바람직하다. NOR 게이트(NOR_550)는 ODT 신호(ODT) 및 다이나믹 ODT 모드 테스트 신호(D_TEST)를 입력으로 하여 부정 논리합 연산을 한다. NAND 게이트(NAND_250)는 NOR 게이트(NOR_550)의 출력 신호가 반전된 신호 및 라이트 커맨드 신호(WC)를 입력으로 하여 부정 논리곱 연산을 한다. 인버터(INV_550)는 NAND 게이트(NAND_550)의 출력 신호를 반전하여 출력한다. 단, 상기 논리 게이트들을 이용한 구성은 일 실시예일뿐, ODT 신호(ODT)가 디스에이블 된 경우 다이나믹 ODT 테스트 신호(D_TEST)에 응답하여 제 2 모드 선택부(550)에서 상기 다이나믹 ODT 모드를 인에이블 시킬 수 있다면 다른 논리 게이트를 이용하여도 본 발명과 동일한 효과를 얻을 수 있음은 당업자에게 자명한 사항이다.
노말 ODT 레이턴시부(N_ODT_LATENCY)(530) 및 다이나믹 ODT 레이턴시부(D_ODT_LATENCY)(570)는 상기 도 2의 노말 ODT 레이턴시부(N_ODT_LATENCY)(230) 및 다이나믹 ODT 레이턴시부(D_ODT_LATENCY)(270)와 동일한 기능을 수행한다. 또한, 노말 ODT 모드 인에이블 신호(N_ODT_EN) 및 다이나믹 ODT 인에이블 신호(D_ODT_EN) 역시 도 2와 마찬가지로 각각 상기 노말 ODT 모드 및 상기 다이나믹 ODT 모드의 인에이블 여부를 결정한다.
도 6은 도 5의 ODT 모드 테스트 회로(500)가 다이나믹 ODT 모드 테스트를 수행하는 경우의 타이밍도이다.
도 7은 도 5의 ODT 모드 테스트 회로(500)의 다이나믹 ODT 모드 테스트 방법의 흐름도이다.
도 5 내지 도 7을 참조하여 다이나믹 ODT 모드 테스트에 대하여 설명한다. 도 5 내지 도 7의 실시예는 ODT 신호(ODT)가 디스에이블되는 경우이다. 종래 기술의 경우 ODT 신호(ODT)가 디스에이블되면 상기 노말 ODT 모드 및 상기 다이나믹 ODT 모드가 인에이블되지 않아서 상기 다이나믹 ODT 모드를 테스트할 수 없었다. 그러나, 본 발명에서는 ODT 신호(ODT)가 디스에이블 되었어도 다이나믹 ODT 모드 테스트 신호(D_TEST)가 인에이블되면 상기 다이나믹 ODT 모드가 인에이블된다. 구체적으로 살펴보면, ODT 신호(ODT)가 디스에이블되면 노말 ODT 인에이블 신호(N_ODT_EN)가 디스에이블되어 상기 노말 ODT 모드는 디스에이블된다(S710 단계). 즉, ODT 신호(ODT)가 제 2 논리 상태이면 라이트 커맨드 신호(WC)에 무관하게 제 1 모드 선택부(510)는 상기 노말 ODT 모드가 디스에이블 되도록 한다. 상기 노말 ODT 모드가 디스에이블된 상태에서 다이나믹 ODT 모드 테스트 신호(D_TEST) 및 라이트 커맨드 신호(WC)가 인에이블되면(S720 단계), 다이나믹 ODT 인에이블 신호(D_ODT_EN)가 인에이블되어 상기 다이나믹 ODT 모드가 인에이블된다(S730 단계). 즉, 다이나믹 ODT 모드 테스트 신호(D_TEST) 및 라이트 커맨드 신호(WC)가 제 1 논리 상태인 경우 ODT 신호(ODT)가 제 2 논리 상태이어도 제 2 모드 선택부(550)는 상기 다이나믹 ODT 모드가 인에이블되도록 한다. 도 7은 다이나믹 ODT 레이턴시 회로(D_ODT_LATENCY)(270)에 의하여 라이트 커맨드 신호(WC)가 인에이블된 후 3.5 클럭(clock) 후에 상기 다이나믹 ODT 모드가 인에이블 되는 경우를 도시하고 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 다이나믹 ODT 모드 테스트 방법 및 그 방법을 사용하는 ODT 모드 테스트 회로는 노말 ODT 모드(Normal On Die Termination Mode) 및 다이나믹 ODT 모드(Dynamic On Die Termination Mode)를 구비하는 반도체 메모리 장치에 있어서 상기 노말 ODT 모드가 디스에이블된 상태에서 상기 다이나믹 ODT 모드가 인에이블되도록 함으로써, 상기 다이나믹 ODT 모드가 정상적으로 인에이블 되었는지 여부를 테스트할 수 있는 장점이 있다.

Claims (17)

  1. 노말 ODT 모드(Normal On Die Termination Mode) 및 다이나믹 ODT 모드(Dynamic On Die Termination Mode)를 구비하는 반도체 메모리 장치의 ODT 모드 테스트 회로에 있어서,
    다이나믹 ODT 모드 테스트 신호, ODT 신호 및 라이트 커맨드 신호에 응답하여 상기 노말 ODT 모드의 인에이블 여부를 선택하는 제 1 모드 선택부; 및
    상기 ODT 신호 및 상기 라이트 커맨드 신호에 응답하여 상기 다이나믹 ODT 모드의 인에이블여부를 선택하는 제 2 모드 선택부를 구비하는 것을 특징으로 하는 ODT 모드 테스트 회로.
  2. 제1항에 있어서, 상기 제 1 모드 선택부는,
    상기 다이나믹 ODT 테스트 신호가 인에이블되는 경우 상기 노말 ODT 모드를 디스에이블하는 것을 특징으로 하는 ODT 모드 테스트 회로.
  3. 제1항에 있어서, 상기 제 1 모드 선택부는,
    상기 다이나믹 ODT 테스트 신호가 디스에이블되는 경우 상기 노말 ODT 모드를 인에이블하는 것을 특징으로 하는 ODT 모드 테스트 회로.
  4. 제1항에 있어서, 상기 제 2 모드 선택부는,
    상기 ODT 신호 및 상기 라이트 커맨드 신호가 인에이블 되는 경우 상기 다이나믹 ODT 모드를 인에이블 하는 것을 특징으로 하는 ODT 모드 테스트 회로.
  5. 제1항에 있어서, 상기 제 1 모드 선택부는,
    상기 다이나믹 ODT 모드 테스트 신호가 반전된 신호, 상기 ODT 신호 및 상기 라이트 커맨드 신호가 반전된 신호를 입력으로 하여 부정 논리곱 연산을 하는 NAND 게이트; 및
    상기 NAND 게이트의 출력 신호를 반전하여 출력하는 인버터를 구비하는 것을 특징으로 하는 ODT 모드 테스트 회로.
  6. 제1항에 있어서, 상기 제 2 모드 선택부는,
    상기 ODT 신호 및 상기 라이트 커맨드 신호를 입력으로 하여 부정 논리곱 연산을 하는 NAND 게이트; 및
    상기 NAND 게이트의 출력 신호를 반전하여 출력하는 인버터를 구비하는 것을 특징으로 하는 ODT 모드 테스트 회로.
  7. 노말 ODT 모드(Normal On Die Termination Mode) 및 다이나믹 ODT 모드(Dynamic On Die Termination Mode)를 구비하는 반도체 메모리 장치의 다이나믹 ODT 테스트 방법에 있어서,
    다이나믹 ODT 모드 테스트 신호에 응답하여 상기 노말 ODT 모드를 디스에이 블하는 단계; 및
    라이트 커맨드 신호에 응답하여 상기 다이나믹 ODT 모드를 인에이블하는 단계를 구비하는 것을 특징으로 하는 다이나믹 ODT 모드 테스트 방법.
  8. 제7항에 있어서, 상기 노말 ODT 모드를 디스에이블하는 단계는,
    상기 다이나믹 ODT 모드 테스트 신호가 인에이블 되는 경우 상기 노말 ODT 모드를 디스에이블 하는 단계를 구비하는 것을 특징으로 하는 다이나믹 ODT 모드 테스트 방법.
  9. 제7항에 있어서, 상기 다이나믹 ODT 모드를 인에이블하는 단계는,
    상기 라이트 커맨드 신호가 인에이블 되는 경우 상기 다이나믹 ODT 모드를 인에이블하는 단계를 구비하는 것을 특징으로 하는 다이나믹 ODT 모드 테스트 방법.
  10. 노말 ODT 모드(Normal On Die Termination Mode) 및 다이나믹 ODT 모드(Dynamic On Die Termination Mode)를 구비하는 반도체 메모리 장치의 ODT 모드 테스트 회로에 있어서,
    ODT 신호 및 라이트 커맨드 신호에 응답하여 상기 노말 ODT 모드의 인에이블여부를 선택하는 제 1 모드 선택부; 및
    다이나믹 ODT 모드 테스트 신호, 상기 ODT 신호 및 상기 라이트 커맨드 신호 에 응답하여 상기 다이나믹 ODT 모드의 인에이블여부를 선택하는 제 2 모드 선택부를 구비하는 것을 특징으로 하는 ODT 모드 테스트 회로.
  11. 제10항에 있어서, 상기 제 2 모드 선택부는,
    상기 ODT 신호가 디스에이블 되어 상기 노말 ODT 모드가 디스에이블되는 경우, 상기 다이나믹 ODT 테스트 신호가 인에이블되면 상기 다이나믹 ODT 모드를 인에이블하는 것을 특징으로 하는 ODT 모드 테스트 회로.
  12. 제10항에 있어서, 상기 제 1 모드 선택부는,
    상기 ODT 신호가 디스에이블되는 경우 상기 노말 ODT 모드를 디스에이블하는 것을 특징으로 하는 ODT 모드 테스트 회로.
  13. 제10항에 있어서, 상기 제 1 모드 선택부는,
    상기 ODT 신호 및 상기 라이트 커맨드 신호가 반전된 신호를 입력으로 하여 부정 논리곱 연산을 하는 NAND 게이트; 및
    상기 NAND 게이트의 출력 신호를 반전하여 출력하는 인버터를 구비하는 것을 특징으로 하는 ODT 모드 테스트 회로.
  14. 제10항에 있어서, 상기 제 2 모드 선택부는,
    상기 ODT 신호 및 상기 다이나믹 ODT 테스트 신호를 입력으로 하여 부정 논 리합 연산을 하는 NOR 게이트;
    상기 NOR 게이트의 출력 신호를 반전한 신호 및 상기 라이트 커맨드 신호를 입력으로 하여 논리곱 연산을 하는 NAND 게이트; 및
    상기 NAND 게이트의 출력 신호를 반전하여 출력하는 인버터를 구비하는 것을 특징으로 하는 ODT 모드 테스트 회로.
  15. 노말 ODT 모드(Normal On Die Termination Mode) 및 다이나믹 ODT 모드(Dynamic On Die Termination Mode)를 구비하는 반도체 메모리 장치의 다이나믹 ODT 테스트 방법에 있어서,
    ODT 신호에 응답하여 상기 노말 ODT 모드를 디스에이블하는 단계; 및
    라이트 커맨드 신호 및 다이나믹 ODT 모드 테스트 신호에 응답하여 상기 다이나믹 ODT 모드를 인에이블하는 단계를 구비하는 것을 특징으로 하는 다이나믹 ODT 모드 테스트 방법.
  16. 제15항에 있어서, 상기 노말 ODT 모드를 디스에이블하는 단계는,
    상기 ODT 신호가 디스에이블 되어 상기 노말 ODT 모드를 디스에이블하는 단계를 구비하는 것을 특징으로 하는 다이나믹 ODT 모드 테스트 방법.
  17. 제15항에 있어서, 상기 다이나믹 ODT 모드를 인에이블하는 단계는,
    상기 라이트 커맨드 신호 및 상기 다이나믹 ODT 모드 테스트 신호가 인에이 블 되는 경우 상기 다이나믹 ODT 모드를 인에이블 하는 단계를 구비하는 것을 특징으로 하는 다이나믹 ODT 모드 테스트 방법.
KR1020060105039A 2006-10-27 2006-10-27 다이나믹 ｏｄｔ 모드 테스트 방법 및 그 방법을 사용하는ｏｄｔ 모드 테스트 회로 KR100780962B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060105039A KR100780962B1 (ko) 2006-10-27 2006-10-27 다이나믹 ｏｄｔ 모드 테스트 방법 및 그 방법을 사용하는ｏｄｔ 모드 테스트 회로
US11/890,673 US7436204B2 (en) 2006-10-27 2007-08-07 Apparatus and method for determining on die termination modes in memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060105039A KR100780962B1 (ko) 2006-10-27 2006-10-27 다이나믹 ｏｄｔ 모드 테스트 방법 및 그 방법을 사용하는ｏｄｔ 모드 테스트 회로

Publications (1)

Publication Number Publication Date
KR100780962B1 true KR100780962B1 (ko) 2007-12-03

Family

ID=39139322

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060105039A KR100780962B1 (ko) 2006-10-27 2006-10-27 다이나믹 ｏｄｔ 모드 테스트 방법 및 그 방법을 사용하는ｏｄｔ 모드 테스트 회로

Country Status (2)

Country Link
US (1) US7436204B2 (ko)
KR (1) KR100780962B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8044680B2 (en) 2008-06-17 2011-10-25 Samsung Electronics Co., Ltd. Semiconductor memory device and on-die termination circuit

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100738969B1 (ko) * 2006-08-16 2007-07-12 주식회사 하이닉스반도체 반도체 메모리의 온-다이 터미네이션 제어 장치 및 방법
KR100980425B1 (ko) * 2008-12-30 2010-09-07 주식회사 하이닉스반도체 글로벌 입출력 라인 터미네이션 제어 회로
JP2010192030A (ja) 2009-02-17 2010-09-02 Elpida Memory Inc 半導体記憶装置及びこれを備えるメモリモジュール、並びに、データ処理システム
JP2010192031A (ja) 2009-02-17 2010-09-02 Elpida Memory Inc 半導体記憶装置及びこれを備えるメモリモジュール、並びに、データ処理システム
JP2010219751A (ja) 2009-03-16 2010-09-30 Elpida Memory Inc 半導体装置
KR101950319B1 (ko) * 2012-06-27 2019-02-20 에스케이하이닉스 주식회사 온 다이 터미네이션 회로
US9780782B2 (en) * 2014-07-23 2017-10-03 Intel Corporation On-die termination control without a dedicated pin in a multi-rank system
US10996885B2 (en) * 2018-03-12 2021-05-04 Samsung Electronics Co., Ltd. High bandwidth memory device and system device having the same
KR102543177B1 (ko) 2018-03-12 2023-06-14 삼성전자주식회사 고 대역폭 메모리 장치 및 이 장치를 포함하는 시스템 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030090955A (ko) * 2002-05-24 2003-12-01 삼성전자주식회사 온-다이 터미네이션 제어방법 및 그에 따른 제어회로
KR20050095387A (ko) * 2004-03-26 2005-09-29 삼성전자주식회사 온-다이 종단 회로를 구비한 메모리 모듈 및 그 제어 방법
KR20050101865A (ko) * 2004-04-20 2005-10-25 주식회사 하이닉스반도체 온-다이 터미네이션 제어 회로 및 온-다이 터미네이션제어 신호 생성 방법
KR100625298B1 (ko) 2005-09-29 2006-09-15 주식회사 하이닉스반도체 온 다이 터미네이션 제어 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6847225B2 (en) * 2003-03-21 2005-01-25 Infineon Technologies Ag CML (current mode logic) OCD (off chip driver)—ODT (on die termination) circuit for bidirectional data transmission
KR100528164B1 (ko) * 2004-02-13 2005-11-15 주식회사 하이닉스반도체 반도체 기억 소자에서의 온 다이 터미네이션 모드 전환회로 및 그 방법
US7138823B2 (en) * 2005-01-20 2006-11-21 Micron Technology, Inc. Apparatus and method for independent control of on-die termination for output buffers of a memory device
KR100733430B1 (ko) * 2005-09-29 2007-06-29 주식회사 하이닉스반도체 반도체 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030090955A (ko) * 2002-05-24 2003-12-01 삼성전자주식회사 온-다이 터미네이션 제어방법 및 그에 따른 제어회로
KR20050095387A (ko) * 2004-03-26 2005-09-29 삼성전자주식회사 온-다이 종단 회로를 구비한 메모리 모듈 및 그 제어 방법
KR20050101865A (ko) * 2004-04-20 2005-10-25 주식회사 하이닉스반도체 온-다이 터미네이션 제어 회로 및 온-다이 터미네이션제어 신호 생성 방법
KR100625298B1 (ko) 2005-09-29 2006-09-15 주식회사 하이닉스반도체 온 다이 터미네이션 제어 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8044680B2 (en) 2008-06-17 2011-10-25 Samsung Electronics Co., Ltd. Semiconductor memory device and on-die termination circuit

Also Published As

Publication number Publication date
US7436204B2 (en) 2008-10-14
US20080100335A1 (en) 2008-05-01

Similar Documents

Publication Publication Date Title
KR100780962B1 (ko) 다이나믹 ｏｄｔ 모드 테스트 방법 및 그 방법을 사용하는ｏｄｔ 모드 테스트 회로
US11249662B2 (en) Memory modules, memory systems and methods of operating memory modules
KR102222420B1 (ko) 메모리 물리 계층 인터페이스를 훈련하기 위한 통합 제어기
US7310752B2 (en) System and method for on-board timing margin testing of memory modules
US7525339B2 (en) Semiconductor memory device testing on/off state of on-die-termination circuit during data read mode, and test method of the state of on-die-termination circuit
US20070097778A1 (en) System and method for controlling timing of output signals
JP2004524641A (ja) リードデータ用のシステムレイテンシーレベライゼーション
US20110235446A1 (en) Write strobe generation for a memory interface controller
JP2006509270A (ja) メモリバスターミネーション
TW201913663A (zh) 於第五代雙倍資料率動態隨機存取記憶體中調整至鎖存路徑之指令延遲
KR100974223B1 (ko) 데이터 버스 인버전 기능을 갖는 반도체 집적회로
KR20150038792A (ko) 반도체 메모리 장치 및 이의 데이터 입출력 방법
US8724483B2 (en) Loopback configuration for bi-directional interfaces
US10671300B1 (en) Command sequence response in a memory data buffer
KR100640579B1 (ko) 메모리 에뮬레이션 모듈을 이용하여 고속으로 테스트가능한 임베디드 ｍｃｕ 및 그 테스트 방법
KR102538991B1 (ko) 반도체 테스트 장치 및 반도체 테스트 방법
WO2017152534A1 (zh) 一种获取ddr odt参数的方法和装置
US6876564B2 (en) Integrated circuit device and method for applying different types of signals to internal circuit via one pin
US8184494B2 (en) Cell inferiority test circuit
KR101522292B1 (ko) 메모리 테스트 동시 판정 시스템
CN112309444B (zh) 存储器接口电路、存储器存储装置及设定状态检测方法
US20240125851A1 (en) Multi-modal memory apparatuses and systems
KR100194201B1 (ko) 반도체 메모리 장치의 테스트 회로
KR20020049386A (ko) 테스트시 기입 데이터의 마스킹 동작이 가능한 반도체메모리 장치 및 데이터 마스킹 방법
KR20030052563A (ko) 반도체기억소자에서 로우 어드레스 스트로브의 프리챠징시간 특성을 개선하기 위한 제어회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121031

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141031

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151030

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20181031

Year of fee payment: 12