KR20020049386A - 테스트시 기입 데이터의 마스킹 동작이 가능한 반도체메모리 장치 및 데이터 마스킹 방법 - Google Patents

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Abstract

본 발명은 테스트시 기입 데이터의 마스킹 동작이 가능한 반도체 메모리 장치 및 데이터 마스킹 방법에 대하여 기술된다. 반도체 메모리 장치는 데이터 기입 회로를 구비하는 데, 데이터 기입 회로는 기입 버퍼 인에이블 신호 발생부와 먹스부들과 기입 버퍼들을 구비한다. 기입 버퍼 인에이블 신호 발생부는 DA(Direct Access)모드 신호와 칼럼 어드레스 래치 신호에 응답하여 기입 버퍼 인에이블 신호를 발생하고, 먹스부들은 선택신호에 응답하여 로우 억세스 콘트롤 신호들과 데이터 신호들 중 어느 하나를 선택한다. 기입 버퍼들은 기입 버퍼 인에이블 신호, 기입 인에이블 신호, 반전 기입 인에이블 신호에 응답하여 먹스부들의 출력을 기입 데이터들로 출력한다. 따라서, 본 발명에 의하면, 테스트시 기입 데이터를 선택적으로 마스킹할 수 있기 때문에 노멀 동작시의 마스킹 동작을 검증할 수 있다.

Description

테스트시 기입 데이터의 마스킹 동작이 가능한 반도체 메모리 장치 및 데이터 마스킹 방법{Semiconductor memory device capable of masking operation of write data at test and the method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 테스트시 기입 데이터를 선택적으로 마스킹하는 데이터 기입 회로 및 데이터 마스킹 방법에 관한 것이다.
고속 동기식 메모리 장치는 일반적으로 메모리 셀들이 배열되는 디램 코아 블락, 명령 및 데이터의 입출력에 관련되는 IO(Input/Output) 블락, IO 블락으로부터 전달되는 신호들을 디램 코아 블락과 연결시키는 인터페이스 로직(interface logic) 블락과 DA(Direct Access) 모드 블락, 그리고 외부 클럭 신호에 동기되는 내부 클럭 신호들을 발생시키는 DLL(Delay Locked Loop) 블락을 포함한다. 내부 클럭 신호들은 디램 코아 블락, IO 블락 및 인터페이스 로직 블락을 동작시키는 클럭 신호로 사용되어 동기식 메모리 장치의 고속 동작을 보장하게 된다.
한편, 고속 동기식 메모리 장치를 테스트하는 방법에는 고속으로 테스트하는 방법과 저속으로 테스트하는 방법이 있다. 고속 테스트 방법은 인터페이스 로직 블락의 동작을 테스트하는 방법이다. 저속 테스트 방법은 DA 모드 블락을 통해 디램 코아 블락 내 메모리 셀 동작을 테스트하는 방법인 데, 일명 "DA 모드"라고 칭한다. 그리고 이때는 인터페이스 로직 블락은 동작되지 않는다.
도 1 내지 도 3은 종래의 DA 모드에서 메모리 셀로의 데이터 기입을 위해 사용되는 회로들이다. 도 1은 기입 인에이블 신호 발생 회로(100)를 나타내고, 도 2는 데이터 기입 회로(200)를 나타낸다. 도 3은 도 2의 데이터 기입 회로(200) 내기입 버퍼(201)를 나타내는 도면이다. 도 1의 기입 인에이블 신호 발생 회로(100)는 테스트 기입 신호(TESTWRITE)에 응답하여 기입 인에이블 신호(TESTWE)와 반전 기입 인에이블 신호(TESTWEB)를 발생한다. 테스트 기입 신호(TESTWRITE)는 메모리 셀로의 데이터 기입을 지시하는 신호이다.
도 2의 데이터 기입 회로(200)는 DA 모드 신호(DAMODE)에 응답하여 버퍼 인에이블 신호(ENB)를 발생하고, 기입 인에이블 신호(TESTWE)와 반전 기입 인에이블 신호(TESTWEB) 그리고 버퍼 인에이블 신호(ENB)에 응답하는 기입 버퍼들(201,202,203)은 로우 억세스 콘트롤(row access control) 핀(RQ<7:0>)으로 입력되는 제어 및 로우 어드레스 신호를 수신하여 기입 데이터(WE<7:0>)로 출력한다.
도 3의 기입 버퍼(201)는 도 2의 기입 버퍼들(201,202,203)을 대표적으로 나타내는 것으로, 버퍼 인에이블 신호(ENB)가 로직 로우레벨로 활성화인 동안 기입 인에이블 신호(WE)의 로직 하이레벨에 응답하여 데이터(D), 즉 로우 억세스 콘트롤 핀(RQ<7:0>)으로 입력되는 제어 및 로우 어드레스 신호를 출력 데이터(Q)로 출력한다. 이 출력 데이터(Q)는 기입 데이터(WE<7>)가 된다.
도 4는 기입 인에이블 신호 발생 회로(100)와 데이터 기입 회로(200)의 동작과 관련되는 신호들의 타이밍을 나타내는 도면이다. 이를 참조하면, DA 모드 신호(DAMODE)는 활성화 레벨인 로직 하이레벨 상태에 있다. 테스트시 데이터 센싱 신호(TESTBSENSE)의 하강에지에 응답하여 로우 어드레스 신호(TESTRADR)가 수신되고, 칼럼 어드레스 래치 신호(TESTCOLLAT)의 상승에지에 응답하여 칼럼 어드레스신호(TESTCADR)가 수신된다. 칼럼 사이클 신호(TESTCOLCYC)와 기입 인에이블 신호(TESTWE)에 응답하여 데이터 터미널(TESTDQ)로 입력되는 데이터가 기입 데이터(WE<i>, i=0~7)로서 출력된다. 이때, 데이터 터미널(TESTDQ)은 로우 억세스 콘트롤 핀(RQ<7:0>)에 연결되어 있다.
그런데, 도 3의 타이밍도에서 보여주듯이, 기입 인에이블 신호(TESTWE)가 로직 하이레벨로 활성화인 동안에는 데이터 터미널(TESTDQ)로 수신되는 데이터는 그대로 기입 데이터들(WE<i>, i=0~7)로 출력된다. 그리하여, 기입 데이터들(WE<i>, i=0~7)은 마스킹 없이 바로 메모리 셀들로 기입된다. 이에 따라 동기식 메모리 장치가 노멀 모드시에 갖는 하나의 동작인 데이터 마스킹 동작을 테스트시에는 검증할 수 없게 되는 문제점이 발생한다.
따라서, 테스트 모드시에도 마스킹 동작을 검증할 수 있는 반도체 메모리 장치가 요구된다.
본 발명의 목적은 테스트시 기입 데이터를 선택적으로 마스킹할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 테스트시 기입 데이터의 마스킹 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 기입 인에이블 신호 발생 회로를 나타내는 도면이다.
도 2는 종래의 데이터 기입 회로를 나타내는 도면이다.
도 3은 도 2의 기입 버퍼를 나타내는 도면이다.
도 4는 도 1 내지 도 3의 동작과 관련되는 신호들의 타이밍을 나타내는 도면이다.
도 5는 본 발명에 따른 데이터 기입 회로를 나타내는 도면이다.
도 6은 선택 신호 발생 회로를 나타내는 도면이다.
도 7은 기입 인에이블 신호 발생 회로를 나타내는 도면이다.
도 8은 도 5의 먹스부들을 나타내는 도면이다.
도 9는 도 5 내지 도 8의 동작과 관련되는 신호들의 타이밍을 나타내는 도면이다.
상기 목적을 달성하기 위하여 본 발명은 테스트시 기입 데이터의 마스킹 동작을 수행하는 데이터 기입 회로를 갖는 반도체 메모리 장치에 있어서, 데이터 기입 회로는 DA(Direct Access)모드 신호와 칼럼 어드레스 래치 신호에 응답하여 기입 버퍼 인에이블 신호를 발생하는 기입 버퍼 인에이블 신호 발생부와, 선택신호에 응답하여 로우 억세스 콘트롤 신호들과 데이터 신호들 중 어느 하나를 선택하는 먹스부들과, 기입 버퍼 인에이블 신호, 기입 인에이블 신호, 반전 기입 인에이블 신호에 응답하여 먹스부들의 출력을 기입 데이터들로 출력하는 기입 버퍼들을 구비한다.
그리고, 반도체 메모리 장치는 DA모드 신호와 칼럼 어드레스 래치 신호에 응답하여 선택신호를 발생하는 선택 신호 발생 회로를, 그리고 기입 인에이블 신호 및 반전 기입 인에이블 신호를 발생하는 기입 인에이블 신호 발생 회로를 더 구비한다. 선택 신호 발생 회로는 DA모드 신호와 칼럼 어드레스 래치 신호를 입력하는 낸드 게이트와, 낸드 게이트의 출력을 입력하여 그 출력으로 선택 신호를 발생하는 인버터를 구비한다. 기입 인에이블 신호 발생 회로는 칼럼 어드레스 래치 신호를 입력하여 그 출력으로 반전 기입 인에이블 신호를 발생하는 제1 인버터와, 제1 인버터의 출력을 입력하여 그 출력으로 상기 기입 인에이블 신호를 발생하는 제2 인버터를 구비한다.
먹스부는 선택신호에 응답하여 상기 로우 억세스 콘트롤 신호를 선택하여 상기 기입 버퍼부로 전달하는 제1 전송게이트와, 선택신호의 반전 신호에 응답하여 데이터 신호를 기입 버퍼부로 전달하는 제2 전송게이트를 구비한다.
상기 다른 목적을 달성하기 위하여 본 발명은 테스트시 메모리 셀로 기입될 기입 데이터를 마스킹하는 반도체 메모리 장치에 있어서, 데이터 마스킹 방법은 DA모드 신호를 활성화시키는 단계와, 칼럼 어드레스 래치 신호에 응답하여 기입 인에이블 신호를 발생하는 단계와, 칼럼 어드레스 래치 신호와 상기 DA 모드 신호에 응답하여 선택 신호를 발생하는 단계와, 선택 신호에 응답하여 데이터 터미널로 입력되는 데이터 또는 로우 억세스 콘트롤 신호들을 선택하는 단계와, 칼럼 억세스 사이클 신호에 응답하여 상기 데이터 터미널로 입력되는 데이터를 상기 기입 데이터로 출력하는 단계를 구비한다.
바람직하기로, 데이터 마스킹 방법은 테스트시 데이터 센싱 신호에 응답하여 로우 어드레스 신호를 받아들이는 단계와, 칼럼 어드레스 래치 신호에 응답하여 칼럼 어드레스 신호를 받아들이는 단계를 더 구비한다.
이와 같은 본 발명에 의하면,기입 데이터를 선택적으로 마스킹할 수 있기 때문에, 노멀 동작시의 마스킹 동작을 테스트시에도 검증할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 5는 본 발명의 데이터 기입 회로를 나타내는 도면이다. 데이터 기입 회로(500)는 기입 버퍼 인에이블 신호 발생부(510), 먹스부들(521,522,523) 및 기입 버퍼들(531,532,533)을 포함한다. 기입 버퍼 인에이블 신호 발생부(510)는 DA모드 신호(DAMODE)와 기입 신호(WEEN)에 응답하여 기입 버퍼 인에이블 신호(ENB)를 발생하는 2-입력 노아 게이트(511)로 구성된다.
먹스부들(521,522,523)은 선택신호(SEL)에 응답하여 로우 억세스 콘트롤 신호들(RQ<7:0>)과 데이터 신호들(DQ<7:0>) 중 어느 하나를 선택한다. 선택신호(SEL)는 도 6의 선택 신호 발생 회로(600)에서 발생되는 데, DA모드 신호(DAMODE)와 칼럼 어드레스 래치 신호(TESTCOLLAT)를 수신하는 2-입력 낸드 게이트(601)와 2-입력 낸드 게이트(601)의 출력을 반전하는 인버터(602)에 의해 발생된다. 한편, 선택 신호 발생 회로(600)는 DA모드 신호(DAMODE)와 칼럼 어드레스 래치 신호(TESTCOLLAT)를 입력하는 2-입력 앤드 게이트로 구현될 수도 있다.
다시, 도 5로 돌아가서, 기입 버퍼들(531,532,533)은 기입 버퍼 인에이블 신호(ENB), 기입 인에이블 신호(TESTWE), 그리고 반전 기입 인에이블 신호(TESTWEB)에 응답하여 먹스부들(521,522,523)에 의해 선택되는 로우 억세스 콘트롤 신호들(RQ<7:0>) 또는 데이터 신호들(DQ<7:0>)을 기입 데이터들(WE<7:0>)로 출력한다. 기입 인에이블 신호(TESTWE)는 도 7의 기입 인에이블 신호 발생 회로(700)에 의해 발생된다.
기입 인에이블 신호 발생 회로(700)는 칼럼 어드레스 래치 신호(TESTCOLLAT)를 입력하는 제1 인버터(701)와 제1 인버터(701)에 연결되는 제2 인버터(702)로 구성된다. 제1 인버터(701)의 출력은 반전 기입 인에이블 신호(TESTWEB)가 되고, 제2 인버터(702)의 출력은 기입 인에이블 신호(TESTWE)가 된다. 그리하여 기입 인에이블 신호(WE)는 칼럼 어드레스 래치 신호(TESTCOLLAT)와 동일한 로직레벨이 된다.
도 8은 먹스들(521,522,523)을 나타내는 도면이다. 먹스들(521,522,523)은 선택신호(SEL)에 응답하여 입력신호들 A와 B 중 어느 하나를 선택하고 출력신호(Q)로 내보낸다. 입력신호 A에는 로우 억세스 콘트롤 신호들(RQ<7:0>)이, 입력신호 B에는 데이터 신호들(DQ<7:0>)이, 그리고 출력신호(Q)에는 기입 버퍼들(531,532,533) 각각으로 입력되는 데이터(D)가 연결된다. 선택신호(SEL)가 로직 로우레벨일 때 제1 전송게이트(801)가 턴온되어 로우 억세스 콘트롤 신호들(RQ<7:0>)인 입력신호 A는 인버터들(803,805)를 통해 출력신호(Q)로 출력된다. 선택신호(SEL)가 로직 하이레벨일 때에는 제2 전송게이트(802)가 턴온되어 데이터 신호들(DQ<7:0>)인 입력신호 B는 인버터들(804,805)를 통해 출력신호(Q)로 출력된다.
먹스부들(521,522,523)의 출력(Q) 각각은 기입 버퍼들(531,532,533)의 입력 데이터(D)에 연결된다. 기입 버퍼들(531,532,533)은 앞서 도 3에서 설명한 기입버퍼(201)과 동일하다. 즉, 기입 버퍼들(531,532,533)은 버퍼 인에이블 신호(ENB)가 로직 로우레벨로 활성화인 동안 기입 인에이블 신호(TESTWE)의 로직 하이레벨에 응답하여 입력 데이터(D)를 출력 데이터(Q)로 각각 출력한다. 각각의 출력 데이터(Q) 즉, 기입 데이터들(WE<7:0>)은 먹스부들(521,522,523)에 의해 선택된 로우 억세스 콘트롤 신호들(RQ<7:0>) 또는 데이터 신호들(DQ<7:0>)이 되고, 이후 메모리 셀들로 기입된다.
도 9는 도 5 내지 도 8의 동작과 관련되는 신호들의 타이밍을 나타내는 도면이다. 이를 참조하면, 도 4의 타이밍도와 거의 동일하게, DA 모드 신호(DAMODE)의 활성화 레벨인 로직 하이레벨 상태에서 테스트시 데이터 센싱 신호(TESTBSENSE)의 하강에지에 응답하여 로우 어드레스 신호(TESTRADR)가 입력되고, 칼럼 어드레스 래치 신호(TESTCOLLAT)의 상승에지에 응답하여 칼럼 어드레스 신호(TESTCADR)가 입력된다. 그리고 칼럼 어드레스 래치 신호(TESTCOLLAT)의 로직 하이레벨에 따라 기입 인에이블 신호(TESTWE)가 로직 하이레벨이 된다.
이 후, 데이터 터미널(TESTDQ)로 입력되는 데이터는 칼럼 사이클 신호(TESTCOLCYC)에 의해 기입 데이터(WE<i>)로 출력될 건지가 결정된다. 즉, 도시된 바와 같이 칼럼 억세스 사이클 신호(TESTCOLCYC)의 로직 하이레벨로의 활성화 이전에 데이터 터미널(TESTDQ)로 입력되는 데이터(①)는 마스킹되고, 칼럼 억세스 사이클 신호(TESTCOLCYC)의 로직 하이레벨로의 활성화 후에 데이터 터미널(TESTDQ)로 입력되는 데이터(②)는 기입 데이터(WE<i>)로 출력된다.
정리하면, 데이터 기입 회로(500, 도 5)는 선택신호(SEL)에 의해 로우 억세스 콘트롤 신호들(RQ<7:0>) 또는 데이터 신호들(DQ<7:0>) 중 어느하나를 선택하고, 선택된 억세스 콘트롤 신호들(RQ<7:0>) 또는 데이터 신호들(DQ<7:0>)는 칼럼 억세스 사이클 신호(TESTCOLCYC)에 의해 제어되어 마스킹되거나 기입 데이터(WE<i>)로 출력된다.
따라서, 본 발명에 의하면, 종래 테스트시 마스킹 없이 데이터 터미널(TESTDQ)의 데이터가 그대로 기입 데이터로 사용되던 것에 반하여, 데이터 터미널(DQ)의 데이터를 선택적으로 마스킹 할 수 있다. 그리하여 노멀동작시의 마스킹 동작을 검증할 수 있게 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 데이터 기입 회로에 의하면, 테스트시 기입 데이터를 선택적으로 마스킹할 수 있기 때문에 노멀 동작시의 마스킹 동작을 검증할 수 있다.

Claims (9)

  1. 테스트시 기입 데이터의 마스킹 동작을 수행하는 데이터 기입 회로를 갖는 반도체 메모리 장치에 있어서, 상기 데이터 기입 회로는
    DA(Direct Access)모드 신호와 칼럼 어드레스 래치 신호에 응답하여 기입 버퍼 인에이블 신호를 발생하는 기입 버퍼 인에이블 신호 발생부;
    선택신호에 응답하여 로우 억세스 콘트롤 신호들과 데이터 신호들 중 어느 하나를 선택하는 먹스부들; 및
    상기 기입 버퍼 인에이블 신호, 기입 인에이블 신호, 반전 기입 인에이블 신호에 응답하여 상기 먹스부들의 출력을 상기 기입 데이터들로 출력하는 기입 버퍼들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 기입 버퍼 인에이블 신호 발생부는
    상기 DA모드 신호와 상기 칼럼 어드레스 래치 신호를 입력하는 2-입력 노아 게이트인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 DA모드 신호와 상기 칼럼 어드레스 래치 신호에 응답하여 상기 선택신호를 발생하는 선택 신호 발생 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 선택 신호 발생 회로는
    상기 DA모드 신호와 상기 칼럼 어드레스 래치 신호를 입력하는 낸드 게이트; 및
    상기 낸드 게이트의 출력을 입력하여 그 출력으로 상기 선택 신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치
  5. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 기입 인에이블 신호 및 상기 반전 기입 인에이블 신호를 발생하는 기입 인에이블 신호 발생 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 기입 인에이블 신호 발생 회로는
    상기 칼럼 어드레스 래치 신호를 입력하여 그 출력으로 상기 반전 기입 인에이블 신호를 발생하는 제1 인버터; 및
    상기 제1 인버터의 출력을 입력하여 그 출력으로 상기 기입 인에이블 신호를발생하는 제2 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 먹스부 각각은
    상기 선택신호에 응답하여 상기 로우 억세스 콘트롤 신호를 선택하여 상기 기입 버퍼부로 전달하는 제1 전송게이트; 및
    상기 선택신호의 반전 신호에 응답하여 상기 데이터 신호를 상기 기입 버퍼부로 전달하는 제2 전송게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 테스트시 메모리 셀로 기입될 기입 데이터를 마스킹하는 반도체 메모리 장치에 있어서, 상기 데이터 마스킹 방법은
    DA(Direct Access) 모드 신호를 활성화시키는 단계;
    칼럼 어드레스 래치 신호에 응답하여 기입 인에이블 신호를 발생하는 단계;
    상기 칼럼 어드레스 래치 신호와 상기 DA 모드 신호에 응답하여 선택 신호를 발생하는 단계;
    상기 선택 신호에 응답하여 데이터 터미널로 입력되는 데이터 또는 로우 억세스 콘트롤 핀으로 입력되는 신호들을 선택하는 단계; 및
    칼럼 억세스 사이클 신호에 응답하여 상기 데이터 터미널로 입력되는 데이터를 상기 기입 데이터로 출력하는 단계를 구비하는 것을 특징으로 하는 데이터 마스킹 방법.
  9. 제8항에 있어서, 상기 마스킹 방법은
    상기 테스트시 데이터 센싱 신호에 응답하여 로우 어드레스 신호를 받아들이는 단계; 및
    상기 칼럼 어드레스 래치 신호에 응답하여 칼럼 어드레스 신호를 받아들이는 단계를 더 구비하는 것을 특징으로 하는 데이터 마스킹 방법.
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