JPH11316264A - 半導体装置の並列テスト回路 - Google Patents

半導体装置の並列テスト回路

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JPH11316264A
JPH11316264A JP10361512A JP36151298A JPH11316264A JP H11316264 A JPH11316264 A JP H11316264A JP 10361512 A JP10361512 A JP 10361512A JP 36151298 A JP36151298 A JP 36151298A JP H11316264 A JPH11316264 A JP H11316264A
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parallel test
test
pad
parallel
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Too Kin
杜應 金
Choong-Keun Kwak
忠根 郭
Yun-Seung Sin
允承 辛
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    • G11C2029/5006—Current

Abstract

(57)【要約】 【課題】 並列テストモードで代表的に書き込みデータ
が印加されるデータ入力パッドを除外した余りのデータ
入力パッドを発生されることができる漏洩電流を同一の
テスト段階で検出することによって、テスト時間及び費
用が短縮できる半導体メモリ装置の並列テスト回路を提
供する。 【解決手段】 半導体装置の並列テスト回路において、
複数のデータ入力パッドと、データ入力パッドに各々連
結され、正常的な動作の間にチップ選択信号に応じて、
各データ入力パッドを通して印加されるデータを受ける
ための複数のデータ入力バッファと、並列テストモード
時、印加される漏洩テスト活性化信号に応じてデータ入
力パッドを全部電気的に連結させるためのスイッチング
手段とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るものであり、より詳しくは、半導体装置の並列テスト
回路に関するものである。
【０００２】
【従来の技術】歴史的に、半導体装置、特に半導体メモ
リ装置のテストは、いろいろの理由のため行われた。メ
モリ製造業界は、特定規格内の性能を保証するため、規
格に合わない構成要素を選り抜くためテストを行う。一
般的に複数のメモリセルは、ウェーハに製造され、パッ
ケージ工程から分離される。半導体メモリ装置内のセル
フ−テスト回路は、メモリセルの性能を評価するため使
用されてきた。
【０００３】半導体メモリ装置のテストは、一般的に２
つの段階で行われる。一番目の段階は、ウェーハ状態で
行われ（以後、ウェーハテストと称する）、二番目の段
階は、パッケージ状態で行われる（以後、パッケージテ
ストと称する）。
【０００４】ウェーハテストは、欠陥メモリセルを検出
するためウェーハに製造されたメモリセルを分離する以
前に行われる。外部検出端子は、メモリ装置に提供さ
れ、ウェーハに製造されたテスト回路の各入／出力パッ
ドに直接連結される。従って、装置セルは、除去された
り修正（ｒｅｐａｉｒ）される。
【０００５】ウェーハテストを成功的に行ってから、そ
の次にメモリセルは組み立てられた最終製品を生産する
ためのパッケージ段階で与える。パッケージテストはパ
ッケージ工程の間に生産された欠陥メモリセルを除去す
るためパッケージ工程後に行われる。
【０００６】メモリ装置の入／出力ピンがテスト回路に
関連された出力パッドに連結されるため、テストボード
は一般的にパッケージテストを行うとき、外部検出端子
に入／出力ピンを連結するため使用される。ウェーハ及
びパッケージテスト全部複数のメモリセルを同時にテス
トさせる並列テスト順序を使用する。並列テストモード
及び実行は、よく知られているし、“Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ Ｍｅｍｏｒｉｅｓ：Ａ Ｈａｎｄｂｏｏｋ
ｏｆ Ｄｅｓｉｇｎ、Ｍａｎｕｆａｃｔｕｒｅ、ａｎ
ｄ Ａｐｐｌｉｃａｔｉｏｎ”２ｎｄＥｄ．、ｂｙ Ｂ
ｅｔｔｙ Ｐｒｉｎｃｅ；Ｊｏｈｎ Ｗｉｌｅｙ＆ Ｓ
ｏｎｓ、ｐｐ、６９８−７１７（１９９１）に掲載され
た。
【０００７】半導体メモリ装置において、製品競争力を
有するための方法は、高集積化及び高機能化を追求する
だけではなく、製品製造単価を下げるすることによって
達成することができる。製品開発で製造単価を下げる目
的でテスト工程を単純化したり、又は並列テスト数を増
加させる。テスト工程（ウェーハ及びパッケージ段階）
でデータ入力ピン（又は、データ入力パッド）を併合し
てチャンネル数に関系なしに並列テスト数を増加させる
ことによってテスト単価を下げることができる。
【０００８】図１は、従来技術による半導体メモリ装置
の並列テスト回路を示す回路図である。
【０００９】図１を参照すると、従来技術による並列テ
スト回路は、４ビットデータを１ビットのように半導体
メモリ装置のメモリセルアレー（図面に未図示）に書き
込ませるための１例であり、１つの並列テスト制御回路
１００及び４つのデータ入力バッファ１２０、１４０、
１６０、そして１８０とを含む。並列テスト制御回路１
００は並列テストパッド１に連結され、並列テスト活性
化信号ＭＤＱに応じてデータ入力パッド２、３、４、そ
して５のうち、単に１つのデータ入力パッド（例えば、
２）で書き込みデータＤＱ１が印加されるとき、データ
入力バッファ１２０、１４０、１６０、そして１８０で
同一のレベルを有するデータＤ１〜Ｄ４が同時に出力さ
れるようにデータ入力バッファ１２０、１４０、１６
０、そして１８０を制御する。
【００１０】図１に図示された従来技術の並列テスト回
路に対する動作は、以下説明される。並列テストモード
時、４つのデータ入力パッド２−５のうち、１つのデー
タ入力パッド（例えば、２）に入力信号ＤＱ１が印加さ
れ、余りのデータ入力パッド３、４、そして５はフロー
ティングされる。
【００１１】このような条件下で、まず並列テストパッ
ド１に高レベル信号ＭＤＱが印加されると、インバータ
１０、１１、そして１２を通してナンドゲート１７、２
１、２５、そして２９の各１入力端子は全部低レベルに
なる。これにより、データ入力パッド３、４、そして５
がフローティングされてもナンドゲート１７、２１、２
５、そして２９の出力は高レベルで設定される。
【００１２】そして一番目データ入力パッド２で印加さ
れる信号ＤＱ１のレベルによってナンドゲート１４の出
力が決定され、ナンドゲート１８、２２、２６、そして
３０の出力Ｄ１〜Ｄ４は、高、又は低レベルに同一に設
定される。結局、１つのデータ入力パッド（例えば、
２）に書き込みデータＤＱ１を印加して、選択されたデ
ータ入力パッド２を含んだ他のデータ入力パッド３、
４、そして５に対する書き込み動作をテストすることが
できるため、各データ入力パッドにデータを印加してテ
ストする時間の割に相対的にテスト時間を短縮すること
ができる。
【００１３】前述のように、並列テスト回路によると、
並列テストモードで入力ピン漏洩テストを行う場合、１
つのテスト入力パッド（例えば、２）に関連されたデー
タ入力バッファ１２０の漏洩電流はテストされることが
できる。反面、並列テストモードの間にフローティング
状態（ｆｌｏａｔｉｎｇ ｓｔａｔｅ）で維持される他
のデータ入力パッド３、４、そして５に関連されたデー
タ入力バッファ１４０、１６０、そして１８０の漏洩電
流はテストすることができない。
【００１４】結果的に、従来技術による並列テスト回路
を適用して並列テストモードを行う場合、代表的に書き
込みデータが印加されるデータ入力パッド（例えば、
２）を除外した余りのデータ入力パッド（例えば、３−
５）に対する漏洩電流テスト動作が追加的なテスト段階
で検査されなければならない。
【００１５】
【発明が解決しようとする課題】従って、本発明の目的
は、並列テストモードで代表的に書き込みデータが印加
されるデータ入力パッドを除外した余りのデータ入力パ
ッドを発生されることができる漏洩電流を同一のテスト
段階で検出することによって、テスト時間及び費用が短
縮できる半導体メモリ装置の並列テスト回路を提供する
ことである。
【００１６】
【課題を解決するための手段】上述のような目的を達成
するための本発明の１特徴によると、半導体装置の並列
テスト回路において、複数のデータ入力パッドと、デー
タ入力パッドに各々連結され、正常的な動作の間にチッ
プ選択信号に応じて、各データ入力パッドを通して印加
されるデータを受けるための複数のデータ入力バッファ
と、並列テストモード時、印加される漏洩テスト活性化
信号に応じてデータ入力パッドを全部電気的に連結させ
るためのスイッチング手段とを含む。
【００１７】この態様において、漏洩テスト活性化信号
を受けるための漏洩テストパッドを付加的に含み、スイ
ッチング手段は漏洩テストパッドに連結されたバッファ
と、バッファに連結され、バッファの出力を反転させる
ためのインバータと、各々第１制御端子と第２制御端子
を有し、データ入力パッドの間に、各々電流通路が形成
される複数の伝達ゲートを含み、各伝達ゲートの第１制
御端子は、バッファの出力に制御され、各伝達ゲートの
第２制御端子は、インバータの出力に制御される。
【００１８】この態様において、各伝達ゲートは、１つ
のＰＭＯＳトランジスターと１つのＮＭＯＳトランジス
ターで構成され、第１制御端子は、各伝達ゲートのＮＭ
ＯＳトランジスターのゲートであり、第２制御端子は、
各伝達ゲートのＰＭＯＳトランジスターのゲートであ
る。
【００１９】この態様において、スイッチング手段は、
漏洩テストパッドと接地との間に形成される電流通路及
び電源電圧が印加されるゲートを有するＮＭＯＳトラン
ジスターを付加的に含んで、正常的な動作の間に漏洩テ
ストパッドを接地させることによって、スイッチング手
段を非活性化させる。
【００２０】この態様において、並列テストモードを知
らせる並列テスト活性化信号を受けるための並列テスト
パッドと、並列テストパッドに連結され、並列テスト活
性化信号に応じてデータ入力パッドのうち、単に１つの
データ入力パッドで書き込みデータが印加されるとき、
データ入力バッファで、同一のデータが同時に出力され
るように制御するための並列テスト制御回路を付加的に
含む。
【００２１】本発明の他の特徴によると、半導体装置の
並列テスト回路において、複数のデータ入力パッドと、
データ入力パッドに各々連結され、正常的な動作の間に
チップ選択信号に応じて、各データ入力パッドを通して
印加されるデータを受けるための複数のデータ入力バッ
ファと、並列テストモードを知らせる並列テスト活性化
信号を受けるための並列テストパッドと、並列テストパ
ッドに連結され、並列テスト活性化信号に応じてデータ
入力パッドのうち、単に１つのデータ入力パッドで書き
込みデータが印加されるとき、データ入力バッファで、
同一のデータが同時に出力されるように制御するための
並列テスト制御回路と、並列テストモード時、印加され
る漏洩テスト活性化信号に応じてデータ入力パッドを全
部電気的に連結させるためのスイッチング手段とを含
む。
【００２２】
【作用】このような回路によって、並列テストモードの
間に漏洩電流をテストするとき、全てのデータ入力パッ
ドに関連したテスト入力バッファの漏洩電流と共に検出
できる。
【００２３】
【発明の実施の形態】以下、本発明の実施形態による参
照図面、図２に基づいて詳細に説明する。
【００２４】図２を参照すると、本発明の新規の半導体
メモリ装置の並列テスト回路は、スイッチング回路２０
０を提供し、スイッチング回路２００は、並列テストモ
ードの間に複数のデータ入力パッドに関連されたデータ
入力バッファの漏洩電流を検出できるように全てのデー
タ入力パッドを電気的に連結させる。従って、追加的な
漏洩電流テスト段階なしに並列テストモードで全てのデ
ータ入力パッドに関連したデータ入力バッファの漏洩電
流と共にテストできる。結果的に、全体的なテスト時間
及び費用を減らすことによって製造単価を下げることが
できる。
【００２５】再び、図２を参照すると、本発明の望まし
い実施形態による半導体メモリ装置の並列テスト回路の
回路図が図示されている。図２において、図１の構成要
素と同一の機能を有する構成要素に対して同一の参照番
号を併記する。
【００２６】本発明による半導体メモリ装置の並列テス
ト回路は、１つの並列テストパッド１、複数のデータ入
力パッド（本実施形態で、４つ）２−５、１つの漏洩テ
ストパッド６、並列テスト制御回路１００、４つのデー
タ入力バッファ１２０、１４０、１６０、１８０、そし
てスイッチング回路２００とを含む。並列テスト制御回
路１００及びデータ入力バッファ１２０、１４０、１６
０、そして１８０は、図１のそれと同一の構成を有し、
同一の方法で並列テスト書き込み動作が行われるため、
説明の重複を避けるため、それに対する説明は省略され
る。ここで、漏洩テストパッド６は、単にウェーハ状態
で使用されるダミーパッド（ｄｕｍｍｙｐａｄ）である
場合もあり、パッケージ状態で特定入力ピンとして使用
することができる。
【００２７】本発明によるスイッチング回路２００は、
３つのインバータ３１、３２、３３、３つの伝達ゲート
３４、３５、３６、そして１つのＮＭＯＳトランジスタ
ー３７からなる。伝達ゲート３４、３５、そして３６
は、図示されたようにＰＭＯＳトランジスターＮＭＯＳ
トランジスターで構成されている。それの各電流通路
は、対応する１対のデータ入力パッド２と３、３と４、
そして４と５との間に形成され、各伝達ゲート３４、３
５、そして３６を構成するＮＭＯＳトランジスターのゲ
ート及びＰＭＯＳトランジスターのゲートは、各々イン
バータ３２と３３の出力端子に連結されている。これに
より、各データ入力パッド２−５は、伝達ゲート３４、
３５、そして３６が活性化されるとき、電気的に全部連
結される。
【００２８】そして、トランジスター３７の漏洩電流通
路は、漏洩テストパッド６及び接地の間に形成され、そ
れのゲートは電源電圧を提供される。トランジスター３
７は、漏洩テストパッド６に高レベルの漏洩テスト活性
化信号（Ｌｅａｋａｇｅ Ｔｅｓｔ ｅｎａｂｌｅ Ｓ
ｉｇｎａｌ：ＬＴＳ）が印加されない正常的な動作の間
に伝達ゲート３４、３５、そして３６を非活性化させる
ためのものである。
【００２９】本発明による漏洩テスト動作が、以下説明
される。前述のように、本発明による並列テスト回路
は、従来技術と同一の並列テスト書き込み動作が行われ
るため、説明の重複を避けるため、ここでこれに対する
説明は省略される。並列テスト書き込み動作モードで、
ピン漏洩電流テストが進行されると、漏洩テストパッド
６に高レベルの信号ＬＴＳが印加される。これにより、
インバータ３１、３２を通して伝達ゲート３４、３５、
そして３６のＮＭＯＳトランジスターのゲートは高レベ
ルに遷移され、インバータ３１、３２、そして３３を通
して伝達ゲート３４、３５、そして３６のＰＭＯＳトラ
ンジスターのゲートは低レベルに遷移される。
【００３０】これにより、伝達ゲート３４、３５、そし
て３６が非活性化されて並列テストモード時、代表的に
書き込みデータが印加されるデータ入力パッド２を含ん
だ全てのデータ入力パッド３、４、そして５は、電気的
に連結される。結局、並列テストモード時、代表的に書
き込みデータが印加されるデータ入力パッド２を除外し
た余りのパッドに関連されたデータ入力バッファのう
ち、少なくも１つのバッファ（例えば、１８０）内に漏
洩経路が形成されると、データ入力パッド２から対応す
る伝達ゲート３４、３５、そして３６を通して漏洩経路
が形成されたバッファ１８０に漏洩電流が流れるように
なる。
【００３１】従って、並列テストモードで、代表的に書
き込みデータが印加されるデータ入力パッドを通して余
りのデータ入力パッドに関連したデータ入力バッファの
漏洩経路が検出できる。結果的に、追加的な漏洩検出段
階を行わなくても同一の段階で全ての入力ピン漏洩テス
トを行うことができる。
【００３２】以上で、本発明による回路の構成及び動作
を上の説明及び図面によって図示したが、これは例を挙
げて説明したことに過ぎないし、本発明の技術的思想及
び範囲を外れない範囲内で多様な変化及び変更が可能で
ある。
【００３３】
【発明の効果】並列テストモードで、入力ピン漏洩テス
トを行うことによって、追加的な入力ピン漏洩テスト段
階を減らすことができる。というわけで、全体的なテス
ト時間及び費用を節減し、結局、効率向上に有利であ
る。
【図面の簡単な説明】
【図１】 従来技術による半導体装置の並列テスト回路
を示す回路図である。
【図２】 本発明による半導体装置の並列テスト回路を
示す回路図である。
【符号の説明】
１００：並列テスト制御回路 １２０、１４０、１６０、１８０：データ入力バッファ ２００：スイッチング回路

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置の並列テスト回路において、 複数のデータ入力パッドと、 前記データ入力パッドに各々連結され、正常的な動作の
    間にチップ選択信号に応じて、前記各データ入力パッド
    を通して印加されるデータを受けるための複数のデータ
    入力バッファと、 並列テストモード時、印加される漏洩テスト活性化信号
    に応じて前記データ入力パッドを全部電気的に連結させ
    るためのスイッチング手段とを含むことを特徴とする並
    列テスト回路。
  2. 【請求項２】 前記漏洩テスト活性化信号を受けるため
    の漏洩テストパッドを付加的に含み、前記スイッチング
    手段は前記漏洩テストパッドに連結されたバッファと、
    前記バッファに連結され、前記バッファの出力を反転さ
    せるためのインバータと、各々第１制御端子と第２制御
    端子を有し、前記データ入力パッドの間に、各々電流通
    路が形成される複数の伝達ゲートを含み、前記各伝達ゲ
    ートの第１制御端子は、前記バッファの出力に制御さ
    れ、前記各伝達ゲートの第２制御端子は、前記インバー
    タの出力に制御されることを特徴とする請求項１に記載
    の並列テスト回路。
  3. 【請求項３】 前記各伝達ゲートは、１つのＰＭＯＳト
    ランジスターと１つのＮＭＯＳトランジスターで構成さ
    れ、前記第１制御端子は、前記各伝達ゲートのＮＭＯＳ
    トランジスターのゲートであり、前記第２制御端子は、
    前記各伝達ゲートのＰＭＯＳトランジスターのゲートで
    あることを特徴とする請求項２に記載の並列テスト回
    路。
  4. 【請求項４】 前記スイッチング手段は、前記漏洩テス
    トパッドと接地との間に形成される電流通路及び電源電
    圧が印加されるゲートを有するＮＭＯＳトランジスター
    を付加的に含んで、前記正常的な動作の間に前記漏洩テ
    ストパッドを接地させることによって、前記スイッチン
    グ手段を非活性化させることを特徴とする請求項２に記
    載の並列テスト回路。
  5. 【請求項５】 前記並列テストモードを知らせる並列テ
    スト活性化信号を受けるための並列テストパッドと、前
    記並列テストパッドに連結され、前記並列テスト活性化
    信号に応じて前記データ入力パッドのうち、単に１つの
    データ入力パッドで書き込みデータが印加されるとき、
    前記データ入力バッファで、同一のデータが同時に出力
    されるように制御するための並列テスト制御回路を付加
    的に含むことを特徴とする請求項１に記載の並列テスト
    回路。
  6. 【請求項６】 半導体装置の並列テスト回路において、 複数のデータ入力パッドと、 前記データ入力パッドに各々連結され、正常的な動作の
    間にチップ選択信号に応じて、前記各データ入力パッド
    を通して印加されるデータを受けるための複数のデータ
    入力バッファと、 並列テストモードを知らせる並列テスト活性化信号を受
    けるための並列テストパッドと、 前記並列テストパッドに連結され、前記並列テスト活性
    化信号に応じて前記データ入力パッドのうち、単に１つ
    のデータ入力パッドで書き込みデータが印加されると
    き、前記データ入力バッファで、同一のデータが同時に
    出力されるように制御するための並列テスト制御回路
    と、 前記並列テストモード時、印加される漏洩テスト活性化
    信号に応じて前記データ入力パッドを全部電気的に連結
    させるためのスイッチング手段とを含むことを特徴とす
    る並列テスト回路。
JP10361512A 1997-12-20 1998-12-18 半導体装置の並列テスト回路 Pending JPH11316264A (ja)

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KR1019970071284A KR100245411B1 (ko) 1997-12-20 1997-12-20 반도체 장치의 병렬 테스트 회로
KR199771284 1997-12-20

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008065862A (ja) * 2006-09-04 2008-03-21 System Fabrication Technologies Inc 半導体記憶装置

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100506044B1 (ko) * 1998-06-29 2005-10-24 주식회사 하이닉스반도체 어구성 선택회로
US6069829A (en) * 1998-09-29 2000-05-30 Texas Instruments Incorporated Internal clock multiplication for test time reduction
JP3669889B2 (ja) * 1999-04-28 2005-07-13 シャープ株式会社 半導体集積回路装置
JP4822572B2 (ja) * 1999-09-02 2011-11-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100347069B1 (ko) * 2000-07-13 2002-08-03 삼성전자 주식회사 테스트기능을 가진 불휘발성 반도체메모리장치
US7444575B2 (en) * 2000-09-21 2008-10-28 Inapac Technology, Inc. Architecture and method for testing of an integrated circuit device
US6754866B1 (en) 2001-09-28 2004-06-22 Inapac Technology, Inc. Testing of integrated circuit devices
US7240254B2 (en) * 2000-09-21 2007-07-03 Inapac Technology, Inc Multiple power levels for a chip within a multi-chip semiconductor package
US6732304B1 (en) * 2000-09-21 2004-05-04 Inapac Technology, Inc. Chip testing within a multi-chip semiconductor package
US6812726B1 (en) 2002-11-27 2004-11-02 Inapac Technology, Inc. Entering test mode and accessing of a packaged semiconductor device
US8286046B2 (en) 2001-09-28 2012-10-09 Rambus Inc. Integrated circuit testing module including signal shaping interface
US20040019841A1 (en) * 2002-07-25 2004-01-29 Ong Adrian E. Internally generating patterns for testing in an integrated circuit device
US7313740B2 (en) * 2002-07-25 2007-12-25 Inapac Technology, Inc. Internally generating patterns for testing in an integrated circuit device
US8001439B2 (en) * 2001-09-28 2011-08-16 Rambus Inc. Integrated circuit testing module including signal shaping interface
US8166361B2 (en) * 2001-09-28 2012-04-24 Rambus Inc. Integrated circuit testing module configured for set-up and hold time testing
US7061263B1 (en) 2001-11-15 2006-06-13 Inapac Technology, Inc. Layout and use of bond pads and probe pads for testing of integrated circuits devices
CN100343855C (zh) * 2002-05-15 2007-10-17 旺宏电子股份有限公司 维修决策方法与使用其的半导体元件电性测试系统
US8063650B2 (en) 2002-11-27 2011-11-22 Rambus Inc. Testing fuse configurations in semiconductor devices
KR101065777B1 (ko) 2004-05-18 2011-09-20 매그나칩 반도체 유한회사 버퍼를 포함하는 배선회로에서의 신호왜곡 검출회로
US20060125508A1 (en) * 2004-12-15 2006-06-15 Impinj, Inc. On wafer testing of RFID tag circuit with pseudo antenna signal
US7167401B2 (en) * 2005-02-10 2007-01-23 Micron Technology, Inc. Low power chip select (CS) latency option
US7466603B2 (en) 2006-10-03 2008-12-16 Inapac Technology, Inc. Memory accessing circuit system
KR102041372B1 (ko) * 2013-05-23 2019-11-07 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
JP2019054370A (ja) * 2017-09-14 2019-04-04 東芝メモリ株式会社 半導体記憶装置
KR20220090876A (ko) 2020-12-23 2022-06-30 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3142435B2 (ja) * 1994-02-15 2001-03-07 株式会社東芝 半導体集積回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008065862A (ja) * 2006-09-04 2008-03-21 System Fabrication Technologies Inc 半導体記憶装置

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