KR100347069B1 - 테스트기능을 가진 불휘발성 반도체메모리장치 - Google Patents

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Abstract

본 발명은 칩 하나에 할당되는 핀수를 최소화함으로써 하나의 웨이퍼내에서 한 번에 테스트 할 수 있는 칩의 수를 최대한 늘릴 수 있는 메모리장치를 제공한다. 본 발명에 따른 메모리장치는, 외부로부터 입력된 신호에 응답하여 복수개의 어드레스신호들을 발생하는 어드레스카운터와, 상기 어드레스신호들의 경로를 통제하는 어드레스 선택 회로와, 메모리 어레이와 데이타 입출력핀들사이에 연결되고 소정 갯수의 스위치그룹들로 나뉘어진 복수개의 스위치들과, 상기 외부 입력 신호에 응답하여 상기 스위치그룹들의 개폐를 통제하는 스위치 제어 신호들을 발생하는 스위치 제어 회로를 구비하며, 상기 데이타 입출력 핀들은 상기 스위치그룹들의 수와 대응되도록 일부가 사용된다.

Description

테스트기능을 가진 불휘발성 반도체메모리장치{TESTABLE NONVOLATILE SEMICONDVCTOR MEMORY DEVICE}
플래쉬메모리(flash memory)는 불휘발성 메모리장치들 중 동작속도 및 집적도면에서 우수한 기능을 갖고 있기 때문에, 그 실용범위가 점차 확대되고 있다. 소오스 및 드레인영역과 플로팅게이트 및 컨트롤게이트로 이루어진 메모리셀에 대하여, 플로팅게이트에 전자를 주입하는 프로그램 동작, 플로팅게이트로부터 채널영역으로 전자를 터널링시키는 소거동작, 그리고 소거 및 프로그램 검증동작과 독출동작을 수행한다. 다른 종류의 메모리장치와 마찬가지로, 플래쉬메모리 또한 메모리장치로서의 신뢰성을 확인하기 위한 각종 테스트동작이 웨이퍼단계와 패키지단계에서 수행된다. 통상적으로, 웨이퍼단계의 테스트에서는 하나의 웨이퍼에 다수개의 플래쉬메모리칩들 중 하나의 칩만을 선택하여 테스트를 수행한다. 그러나, 이와 같은 방법은 메모리장치의 집적밀도가 올라갈수록 더 많은 테스트시간을 필요로 한다.
따라서, 본 발명의 목적은 테스트시간을 최소화 할 수 있는 플래쉬메모리장치를 제공함에 있다.
본 발명의 다른 목적은 웨이퍼단계의 테스트에서 보다 많은 플래쉬메모리를 보다 짧은 시간에 테스트 할 수 있는 장치를 제공함에 있다.
본 발명의 또 다른 목적은 웨이퍼단계의 테스트에서 보다 많은 플래쉬메모리를 보다 짧은 시간에 테스트 할 수 있는 방법을 제공함에 있다.
이와 같은 본 발명의 목적들을 달성하기 위하여, 본 발명은 칩 하나에 할당되는 핀수를 최소화함으로써 하나의 웨이퍼내에서 한 번에 테스트 할 수 있는 칩의 수를 최대한 늘릴 수 있도록 한다.
본 발명의 구성상의 특징에 의하면, 외부로부터 입력된 신호에 응답하여 복수개의 어드레스신호들을 발생하는 어드레스카운터와, 상기 어드레스신호들의 경로를 통제하는 어드레스 선택 회로와, 메모리 어레이와 데이타 입출력핀들사이에 연결되고 소정 갯수의 스위치그룹들로 나뉘어진 복수개의 스위치들과, 상기 외부 입력 신호에 응답하여 상기 스위치그룹들의 개폐를 통제하는 스위치 제어 신호들을 발생하는 스위치 제어 회로를 구비하며, 상기 데이타 입출력 핀들은 상기 스위치그룹들의 수와 대응되도록 일부가 사용된다.
또한, 본 발명은, 하나의 웨이퍼에 형성된 다수개의 메모리 칩들에 있어서, 상기 메모리칩들의 각각이, 전원전압핀 및 접지전압핀과, 소정 갯수의 제어신호핀들과,테스트인에이블 신호 핀 및 클럭 신호 핀과, 복수개의 데이타입출력핀들 중 일부와 연결되며, 상기 테스트인에이블신호와 상기 클럭신호에 응답하여 복수개의 카운팅신호들을 발생하는 입출력카운터와, 상기 카운팅신호에 응답하여 복수개의 어드레스신호들을 발생하는 어드레스카운터와, 상기 어드레스신호들의 경로를 통제하는 어드레스 선택 회로와, 메모리 어레이와 데이타 입출력핀들사이에 연결되고 소정 갯수의 스위치그룹들로 나뉘어진 복수개의 스위치들과, 상기 외부 입력 신호에 응답하여 상기 스위치그룹들의 개폐를 통제하는 스위치 제어 신호들을 발생하는 스위치 제어 회로를 구비하며, 상기 일부의 데이타 입출력 핀들의 수는 상기 스위치그룹들의 수와 대응한다.
상기 스위치들은 양방향으로 설계되기 때문에, 독출테스트는 물론 서입테스트에도 본 발명을 적용할 수 있다.
제1도는 본 발명에 따른 테스트동작을 위하여 준비된 플래쉬메모리장치의 구성도.
제2도는 제1도의 입출력 카운터의 실시예를 보여주는 회로도.
제3도는 제1도의 스위치 제어 회로의 실시예를 보여주는 회로도.
제4도는 제1도의 스위치의 실시예를 보여주는 회로도.
제5도는 제1도의 어드레스카운터의 실시예를 보여주는 회로도.
제6도는 제1도의 어드레스 선택 회로의 실시예를 보여주는 회로도.
제7도는 본 발명의 실시예에서 이용된 D-플립플럽의 회로도.
제8도는 본 발명에 따른 테스트동작을 보여주는 타이밍도.
<도면의 주요 부분들에 대한 명칭>
5 : 플래쉬 메모리 칩 10 : 메모리어레이
20 : 로우디코더 30 : 컬럼디코더
40 : 센스앰프 및 래치회로 50 : 제어신호 입력버퍼
60 : 어드레스 버퍼 70 : 입출력 카운터
80 : 어드레스 카운터 90 : 어드레스 선택 회로
100 : 스위치 제어 회로 110 : 데이타 입출력 버퍼
본 발명의 실시예에 참조되는 도면상에서, 첫문자가 "n"으로 시작하는 신호들은 그 신호가 로우레벨인 때에 활성화됨을 의미한다.
제1도는 본 발명에 따른 플래쉬메모리장치의 핀(pin) 배열 및 내부 구성을 보여준다. 제1도의 핀 표시들 중 검은 색으로 입혀진 부분들만이 테스트동작에서 사용되며 그렇지 않은 핀들은 사용되지 않음에 유의하여야 한다. 웨이퍼단계의 병렬테스트에서 하나의 칩당 할당되는 핀의 수를 최소화하기 위하여, 제1도에 보인 바와 같이, 어드레스 핀들(A0~Ak)을 제외시키고, 병렬테스트를 제어하기 위하여 기본적으로 필요한 제어핀들(nCEx, nWEx, TE, TCLK)만을 사용한다. 또한, 플래쉬메모리장치가 16비트의 데이타를 처리하는 경우라면, 16개의 입출핀들(DQ0~DQ15) 중에서 일부만 사용하고 나머지 입출력핀들은 사용하는 입출력핀들에 병합시킨다(DQ-merged arrangement). 즉, 전원전압핀(Vcc), 접지전압핀(Vss), 칩인에이블핀(chip enable pin; nCEx), 커맨드(command) 입력을 제어하는 라이트인에이블핀(write enable pin; nWEx), 병렬테스트모드를 활성화시키는 테스트인에블핀(test enable pin; TE), 내부의 카운터동작을 위한 클럭핀(clock pin; TCLK), 그리고 일부의 입출력핀들(DQ0~DQ3)이 사용된다.
여기서 사용 가능한 입출력핀들의 갯수는, 한번에 입출력 가능한 데이타의 크기에 따라 결정되는 입출력 속도와, 하나의 웨이퍼에서 동시에 병렬테스트가 가능한 칩의 갯수를 고려하여 결정하여야 한다. 동시에 병렬테스트가 가능한 칩의 갯수는 하나의 칩에 할당되는 핀들의 갯수와 반비례한다. 즉, 사용되는 입출력핀들의 갯수가 너무 많으면 하나의 칩에 할당되는 전체 핀들의 수가 증가하므로, 사용 가능한 전체 핀 수가 한정된 조건에서는 당연히 동시에 테스트 가능한 칩들의 수가 감소한다. 반대로, 사용되는 입출력핀들의 수가 너무 적으면, 동시에 테스트 가능한 칩들의 수는 늘어날 수 있지만, 데이타의 입출력에 소요되는 시간이 그만큼 길어지고 그로 인해 전체적인 병렬테스트시간이 증가될 것이다. 이와 같은 패러미터(parameter)들을 감안할 때, 16개의 입출력핀들 중 사용 가능한 입출력핀의 갯수는 약 4개까지가 적절하다.
nCEx와 nWEx는 제어신호 입력버퍼(50)로 입력되며, 제어신호 입력버퍼(50)는 nCEx와 nWEx에 응답하여 어드레스 버퍼(60)를 제어하는 신호를 발생한다. 노멀(normal) 어드레스핀들(A0~Ak)과 연결된 어드레스 버퍼(60)는 CMOS레벨로 정형화된 어드레스신호들(A; k+1개)을 어드레스 선택 회로(90)로 인가한다. TE와 TCLK를 입력하는 입출력 카운터(70)는 카운팅출력신호(Q1,Q2)를 발생한다. 카운팅출력신호들의 수가 2개인 것은 본 발명의 실시예에서 사용되는 입출력핀의 수가 4이고 그에 따라 입출력스위칭를 제어하는 신호가 4(=22)개 필요하기 때문이다. Q1및 Q2는 스위치 제어 회로(100)로 인가되며, Q2는 어드레스 카운터(80)로 인가된다. 어드레스 카운터(80)는 TE에 응답하여 Q2로부터 복수개의 병렬테스트용 어드레스신호들(B; k+1개)을 발생한다. 어드레스 버퍼(60)로부터 출력된 노멀어드레스신호들(A)과 어드레스 카운터(80)로부터 출력된 테스트용 어드레스신호들(B)은 어드레스 선택 회로(90)에서 TE의 논리상태에 따라 그들의 경로가 선택되어, 최종적인 어드레스신호들(C; k+1개)로서 발생되어 로우디코더(20) 및 컬럼디코더(30)로 공급된다. 어드레스 선택 회로(90)로부터 출력되는 어드레스신호들(C)은, 병렬테스트모드인 경우에는 어드레스 카운터(80)로부터 출력된 어드레스신호들(B)과 동일하고 노멀모드인 경우에는 어드레스 버퍼(60)로부터 출력된 어드레스신호들(A)와 동일하다.
본 병렬테스트에 사용되는 입출력핀들(DQ0~DQ3)에 연결된 데이타 입출력 버퍼(110)는 16개의 데이타비트수와 대응하는 스위치들(SW0~SW15)과 서로 양방향으로 연결된다. 또한, 스위치들(SW0~SW15)의 각각은 센스앰프 및 래치회로(40)내의 대응하는 각 센스앰프 및 래치회로들과 일대일로 양방향으로 연결된다. 현재, 사용 가능한 입출력핀들의 갯수가 4개이므로, 스위치들(SW0~SW15)은 4개의 그룹들(G1~G4)로 나뉘어 진다. 즉, G1은 SW0~SW3, G2는 SW4~SW7, G3는 SW8~SW11, 그리고 G4는 SW12~SW15로 이루어진다. 각각의 스위치그룹들(G1~G4)은, 스위치 제어 회로(100)로부터 제공되는 스위치제어신호들(Z1~Z4)들의 각각에 응답하여, 센스앰프 및 래치회로(40)의 출력데이타신호들(SA0~SA15)을 데이타 입출력 버퍼(110)로 전송하거나(독출테스트동작인 경우) 데이타 입출력 버퍼(110)로부터의 데이타를 센스앰프 및 래치회로(40)로 전송한다(서입테스트동작인 경우). Z1이 활성화된 때에는 G1의 SW0~SW3(또는 IO0~IO3)이 DQ0~DQ3에 연결되고, Z2가 활성화된 때에는 G1의 SW4~SW7(또는 IO4~IO7)이 DQ0~DQ3에 연결된다. 또한, Z3가 활성화된 때에는 G3의 SW8~SW11 (또는 IO8~IO11)이 DQ0~DQ3에 연결되고, Z4가 활성화된 때에는 G4의 SW12~SW15(또는 IO12~IO15)가 DQ0~DQ3에 연결된다.
제2도는 제1도의 입출력 카운터(70)의 내부 구성을 보여준다. 2개의 카운팅신호를 발생하기 위하여, 2개의 D-플립플럽(DF1, DF2)을 직렬로 연결한 구조이다. 테스트인에이블신호(TE)가 리세트단자들(RST)에 공통으로 인가되고, DF1의 출력단자가 DF2의 입력단자로 접속된다. 각 플립플럽에서 입력단자(DI)는 제2출력단자(nDO)와 연결된다. DF1 및 DF2의 제1출력단자들(DO)로부터 카운팅신호들(Q1, Q2)이 발생된다. D-플립플럽의 내부 구성은 제7도에 도시되어 있다.
제3도는 Q1 및 Q2를 입력하여 4개의 스위치 제어신호들(Z1~Z4)을 발생하는 스위치 제어 회로(100)의 구성을 보여준다. TE는 인버터(INV1)를 통하여 노아(NOR)게이트(NR1)의 입력으로 인가되고, NR1의 다른 하나의 입력은 앤드게이트(AD1)의 출력이 된다. NR1의 출력은 제1스위치제어신호(Z1)이 된다. 인버터(INV2)를 통과한 Q1의 반전신호(nQ1)가 앤드(AND)게이트(AD1)의 입력으로 인가되며, 인버터(INV3)를 통과한 Q2의 반전신호(nQ2)가 AD1의 다른 하나의 입력으로 인가된다. 낸드(NAND)게이트(ND1)은 Q1과 nQ2를 입력한 다음, 인버터(INV5)를 통하여 제2스위치제어신호(Z2)를 발생한다. 낸드(NAND)게이트(ND2)는 nQ1과 nQ2를 입력한 다음, 인버터(INV6)를 통하여 제3스위치제어신호(Z3)를 발생한다.낸드(NAND)게이트(ND3)는 Q1과 Q2를 입력한 다음, 인버터(INV7)를 통하여 제4스위치제어신호(Z4)를 발생한다. 제3도에 보인 바와 같이, 제1제어신호(Z1)는 TE가 하이레벨로 활성화된 때에도 발생되도록 설계되어 있기 때문에, 제1도에서 제1그룹(G1)의 스위치들(SW0~SW3)에는 다른 그룹의 스위치들처럼 센스앰프 및 래치회로(40)와 데이타 입출력 버퍼(110)를 직접 연결하는 경로가 제공되어 있지 않음을 알 수 있다. 따라서, 병렬테스트모드에서만 데이타경로에 참여하는 제2 내지 제4스위치그룹들(G2~G4)과는 달리, 제1스위치그룹(G1)은 노멀모드는 물론 병렬테스트모드에서의 데이타경로에도 이용된다.
스위치들(SW0~SW15)의 내부 구성은 동일하며, 그 일례가 제4도에 도시되어 있다. 제4도를 참조하면, 스위치는 독출 또는 서입테스트모드에서 공용으로 사용될 수 있도록 하기 위하여, 양방향으로 데이타를 전송하도록 설계된다. P형 전극과 N형 전극을 가진 전송게이트(TG1)는 스위치제어신호(Z1~Z4중의 하나)에 의해 제어되며, 한 쪽이 입력(IN)인 경우 다른 한 쪽은 출력(OUT)으로 된다.
앞서 언급한 바와 같이, 병렬테스트에서 사용되는 핀 수를 최소로 하기 위하여 어드레스핀들(A0~Ak)을 배제하였기 때문에, 테스트에 필요한 어드레스신호들(B)은 제5도에 도시된 어드레스카운터(80)를 이용하여 내부적으로 생성시킨다. 제5도를 참조하면, 어드레스카운터는 필요한 어드레스신호들의 수(k개)에 대응하는 D-플립플럽들이 직렬로 연결되어 구성된다. 플립플럽들간의 연결방식은 입출력카운터(70)에서의 연결방식과 동일하다.
일반적으로, 플래쉬메모리장치의 메모리어레이(10)는 섹터(sector)단위로 나뉘어지고, 각 섹터는 로우(row)와 컬럼(column)으로 이루어 진다. 따라서, 그러한 메모리어레이의 조직적인(hierarchical) 구성에 대응하기 위하여, 어드레스의 구성은 하위비트로부터 상위비트까지 컬럼용, 로우용 및 섹터용으로 이루어진다. 즉, 제5도의 플립플럽들로부터 각각 발생되는 어드레스신호들(B0~Bk) 중에서, B0~Bj-1은 컬럼을 선택하는 어드레스신호들이고, Bj~Bm-1 및 Bm~Bk는 각각 로우 및 섹터를 선택하는 어드레스들에 해당한다. 어드레스신호들의 첫번째 비트인 B0를 발생하는 첫 번째단의 플립플럽은 입출력 카운터(70)로부터 제공되는 카운팅신호(Q2)를 입력으로 한다. Q2는 클럭신호(TCLK)의 4배가 되는 클럭싸이클 주기를 가진다. 초기의 입력을 TCLK의 4배 주기를 가진 Q2로 하는 것은, 입출력데이타가 4개의 그룹으로 분할되어 있는 상태에서, 제8도에 보인 바와 같이, TCLK의 매 클럭마다 한 그룹의 데이타(IO3~IO0, IO7~IO4, IO11~IO8, 또는 IO15~IO12)가 테스트전용 입출력핀들(DQ0~DQ3)을 통하여 입력되거나(서입테스트모드에서) 출력되도록(독출테스트에서) 함에 따라 매 4클럭마다 컬럼-로우-섹터의 수순으로 어드레스가 증가되도록 만들기 위함이다.
제6도는 어드레스 선택 회로(90)로서, 테스트인에이블신호(TE)가 하이레벨로 활성화된 때에 전송게이트(TG11)는 턴오프(turn-off)되고 전송게이트(TG12)가 턴온(turn-on)됨에 의해 어드레스카운터(80)으로 발생된 병렬테스트용 내부 어드레스신호들(B0~Bk)이 디코더들(20, 40)로 전송된다. 제7도에 보인 D-플립플럽의 회로는 제2도의 입출력 카운터(70)와 제5도의 어드레스 카운터(80)에서 사용되는 플립플럽의 예이다. 입력단(DI)으로부터 출력단(DO)까지 4개의전송게이트들(TG21~TG24)이 직렬로 연결되고, 스위칭신호(CLK)에 의해 데이타경로가 개폐된다. 리세트단(RST)으로부터 리세트신호(본 실시예에서는 TE)가 입력되면, DO는 로우레벨로 설정된다.
이하, 제8도의 타이밍도를 참조하여 본 발명에 따른 병렬테스트 동작을 설명할 것이다. 본 병렬테스트 동작은 메모리셀들로부터 데이타를 읽어내는 기능을 테스트하는 경우(독출테스트), 또는 데이타를 메모리셀들에 서입하는 기능을 테스트하는 경우(서입테스트)에 공히 적용되는 것으로 이해하여야 한다. 양자의 경우에 본 발명을 적용함에 있어서는, 데이타의 전송 방향을 제외하고는 앞서 소개된 회로들이 동일하게 이용된다.
먼저, 병렬테스트를 위한 메모리장치의 구동을 위하여 nCEx가 로우레벨로 활성화되고, 노멀모드이 아닌 테스트모드이므로 커맨드입력을 통제하는 nWEx가 하이레벨로 비활성화된다. 테스트모드이므로, 당연히 TE가 테스트동작동안에는 하이레벨로 활성화된다. TCLK가 발진(oscillating)함에 따라, Q1 및 Q2가 입출력 카운터(70)로부터 발생하고, 이에 응답하여 Z1~Z4와 B0~Bk가 입출력 제어 회로(100)와 어드레스카운터(80)으로부터 각각 발생된다. 입출력제어신호들 중 Z1이 Q1 및 Q2가 로우레벨일 때 하이레벨로 활성화됨에 따라, 제1그룹(G1)의 스위치들(SW0~SW3)이 턴온되고 그에 대응하는 데이타(IO0~IO3)가 DQ0~DQ3과 연결된다. Q1이 로우레벨로 되는 것에 응답하여, Z1은 로우레벨로 비활성화되고 Z2가 하이레벨로 활성화된다. Z2가 통제하는 제2그룹(G2)의 스위치들(SW4~SW7)이 턴온되고 그에 대응하는 데이타(IO4~IO7)가 DQ0~DQ3과 연결된다. 연이어, Q1이 다시 로우레벨로 되고 Q2가 하이레벨로 됨에 따라, Z2가 로우레벨로 비활성화되고 Z3가 하이레벨로 활성화된다. 하이레벨의 Z3에 응답하여 제3그룹(G3)의 스위치들(SW8~SW11)이 턴온되고 이에 대응하는 데이타(IO8~IO11)가 DQ0~DQ3과 연결된다. 그 다음, Q2가 하이레벨인 상태에서 Q1이 다시 하이레벨로 되면, Z3는 로우레벨로 비활성화되고 Z4는 하이레벨로 활성화된다. 하이레벨의 Z4에 응답하여 제4그룹(G4)의 스위치들(SW12~SW15)이 턴온됨에 따라 대응하는 데이타(IO12~IO15)가 DQ0~DQ3에 연결된다.
Z1부터 Z4까지의 순차적인 활성화에 따라 대응하는 데이타그룹들(IO0~IO3, IO4~IO7, IO8~IO11, IO12~IO15)이 차례대로 DQ0~DQ3과 선택적으로 연결되는 기간은 하나의 어드레스에 의해 이루어지는 하나의 테스트싸이클이다(CYCLE 1). 그 다음 싸이클(예컨대, CYCLE 2)을 수행하기 위하여 어드레스가 증가하고(예를 들면, "000..000"에서 "000..001"로), 앞서 언급한 바와 같은 동작이 테스트싸이클마다 동일하게 반복된다. 각 어드레스에 대응하여 하나의 테스트싸이클이 진행되므로, 총 싸이클 수는 2k(k는 어드레스비트들의 수)개가 된다.
상술한 바와 같이, 본 발명은 웨이퍼단계의 테스트에서 하나의 칩에 할당되는 핀의 수를 테스트속도를 저하시키지 않는 범위에서 최소로 함으로써, 보다 효율적인 테스트기능을 수행할 수 있도록 하는 장점이 있다.

Claims (6)

  1. 반도체 메모리 장치에 있어서,
    외부로부터 입력된 신호에 응답하여 복수개의 어드레스신호들을 발생하는 어드레스카운터와,
    상기 어드레스신호들의 경로를 통제하는 어드레스 선택 회로와,
    메모리 어레이와 데이타 입출력핀들사이에 연결되고 소정 갯수의 스위치그룹들로 나뉘어진 복수개의 스위치들과,
    상기 외부 입력 신호에 응답하여 상기 스위치그룹들의 개폐를 통제하는 스위치 제어 신호들을 발생하는 스위치 제어 회로를 구비하며,
    상기 데이타 입출력 핀들은 상기 스위치그룹들의 수와 대응되도록 일부가 사용됨을 특징으로 하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 스위치들은 양방향으로 데이타를 전송하도록 설계됨을 특징으로 하는 불휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 반도체 메모리 장치가 불휘발성임을 특징으로 하는 반도체 메모리 장치.
  4. 하나의 웨이퍼에 형성된 다수개의 메모리 칩들에 있어서, 상기 메모리칩들의 각각이,
    전원전압핀 및 접지전압핀과,
    소정 갯수의 제어신호핀들과,
    테스트인에이블 신호 핀 및 클럭 신호 핀과,
    복수개의 데이타입출력핀들 중 일부와 연결되며,
    상기 테스트인에이블신호와 상기 클럭신호에 응답하여 복수개의 카운팅신호들을 발생하는 입출력카운터와,
    상기 카운팅신호에 응답하여 복수개의 어드레스신호들을 발생하는 어드레스카운터와,
    상기 어드레스신호들의 경로를 통제하는 어드레스 선택 회로와,
    메모리 어레이와 데이타 입출력핀들사이에 연결되고 소정 갯수의 스위치그룹들로 나뉘어진 복수개의 스위치들과,
    상기 외부 입력 신호에 응답하여 상기 스위치그룹들의 개폐를 통제하는 스위치 제어 신호들을 발생하는 스위치 제어 회로를 구비하며,
    상기 일부의 데이타 입출력 핀들의 수는 상기 스위치그룹들의 수와 대응됨을 특징으로 하는 불휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 스위치들은 양방향으로 데이타를 전송하도록 설계됨을 특징으로 하는 불휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 반도체 메모리 장치가 불휘발성임을 특징으로 하는 반도체 메모리 장치.
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