JPH04205900A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、任意のアドレス空間たけについてシステム
立上げ時によ〈実施されるセルフテスト機能をデバイス
に内蔵した半導体メモリに関するものである。

〔従来の技術〕

第２図は例えば（Ｄ）ＲＡＭの書きこみ、読みたしサイ
クルを示すタイムチャート図である。図ニオイテ、ＲＡ
ＳのＬＯＷエツジでまず選択行を外部アドレス端子から
入力し、次いてＣＡＳのＬＯＷエツジて選択列を同しく
外部アドレス端子より入力する。書きこみか読みたしか
はＷＥあるいはσ１−外部クロックで指示し、ＷＥがＬ
　ＯＷであれば書きこみサイクルとなり、外部データ入
力端子から書きこみデータ、　　１　あるいは０を入力
する。σ丁かＬＯＷであれば読みたしサイクルとなり、
読みだされたデータは外部端子から出力される。このメ
モリＩＣをシステムに組み、システムの電源投入時など
によく行われるセルフテストをする場合、メモリ全域に
ついて個々行、列のアドレス情報や書きこみ、読みたし
を指示するクロックを与える必要かある。特に（Ｄ）Ｒ
ＡＭを使用する際には、数ｍ５ｅｃおきにリフレッシュ
サイクルか必要となるので、タイマーを用いてリフレッ
シュサイクルを割り込みさせるか、あるいはリフレッシ
ュサイクルを無くして、ロウファーストのアドレスイン
クリメントでセルフテストを行う事が多い。しかしなか
ら、この場合も行下位、列上位のカウンター回路か必要
となり、たかたかセルフテストのためだけにシステムを
組まなければならない。更に２５６Ｋ（Ｄ　）ＲＡ　Ｍ
を使って１６ビツトパソコンの画面表示を行う場合、第
４図に示すように　２５６Ｋ（Ｄ　）ＲＡ　Ｍか　５１
２ビツト×５１２ビツト（＝　２６２．１４４ビツト）
であるのに対しパソコンの画面は４００ピツト×６４０
ビツト（＝　２５６．０００ピツト）なので余剰領域が
でてくる。即ち、必要部分以外もテストしなければなら
ないか、あるいはシステムの必要部分たけの空間のテス
トのために、アトしス入力か複雑化してしまう。

〔発明か解決しようとする課題〕

従来の半導体記憶装置は以上のように構成されているの
で、システムに実際に組んてセルフテストを行うために
は、それ用の機能、装置をシステムに持たせることが必
要で、また余剰メモリ領域までテストするか、或いは必
要なメモリ領域のみテストするためにアドレス入力制御
か複雑になるなとという問題点かあった。

この発明は上記のような問題点を解消するためになされ
たもので、セルフテスト機能で、内部アドレスカウンタ
によって、ロウファーストのアドレスインクリメントで
随時書き込み、読み出しか可能で、さらに、内部アドレ
スカウンタは、その行、列両方について最上位プリセッ
ト可能で、メモリアレイ中の必要な領域のみのセルフテ
ストか可能な半導体記憶装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体記憶装置は、メモリＩＣ内部にセ
ルフテスト機能を内蔵させて、書きこみ、読みたし時に
ともなうアドレス入力を不要にし、又必要空間だけをテ
ストしたい時には、セルフテストの行、列アドレス数を
セット可能とし、たちのである。

〔作用〕

この発明における半導体記憶装置は、セルフテスト機能
は、新しく設けられた外部ピンによってその機能をデバ
イス内部で行うか否かの命令をし、内部アドレスカウン
タによってロウファーストのアドレスインクリメントで
随時書きこみ、読みだしが可能となる。更に内部アドレ
スカウンタはその行、列両方について最上位プリセット
可能としメモリアレイ中の必要な領域のみのセルフテス
トが可能となる。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。第１
図において１はメモリＩＣ１２はメモリセルアレイ、３
はメモリアレイ２中の行選択を行う行デコーダ、４は列
選択を行う列デコーダ、５は書きこみ、読みたし等の命
令を指示するための外部端子１１に与えられた情報を内
部信号に変換する回路、６は外部アドレス端子１２から
選択するアドレスの指定を受け、それを内部アドレス信
号に変換する手段である。７はメモリセル内から読みだ
された情報を、外部出力端子１３に高速に増巾、出力し
たり逆に外部データ入力端子１３からのデータを、内部
信号に変換するデータ入力回路である。

８はこの発明によるセルフテスト用制御回路であり外部
端子１４の状態によって動作可能となる。９は内部でア
ドレスを発生させるカウンタ、１０はカウンタ出力を内
部アドレス信号として用いるか、あるいは前述の外部ア
ドレス端子１２からの情報を、内部アドレス信号として
用いるかのスイッチであり、これもセルフテスト用制御
回路８の指示に従う。

次に動作について説明する。先ず、通常の動作において
は、第２図で示すようにＲＡ、ＳクロックのＬＯＷエツ
ジで行アドレスを入力し、行アドレスの選択か第１図の
行デコーダ３を通して行われ、一部分のデータか高速に
増巾される。次いて第２図の通りＣＡＳのＬＯＷエツジ
て列アドレスかとりこまれ、増巾された一行から１メモ
リセルか選択される書きこみの場合は、もう一つのクロ
ックＷ下のＬＯＷエツジで書きこむデータをとりこみ、
第１図の入力ハッファ７を経て前記選択されたｌセルに
データか書きこまれる。一方読みたしの場合は、列選択
後出力バッファ７で再び増巾され外部端子１３に出力さ
れる。

この発明では、セルフテスト用端子１４を用いて、自動
的にロウファーストのアドレスか内部で発生できるよう
にした。第３図は、セルフテスト外部端子を用いての書
きこみ、読みだしの一例であるが、書きこみ時は、Ｗ１
クロックをＬＯＷレヘレベ保持するだけて、自動的にア
ドレスのインクリメント、並びにデータの書きこみを可
能とした。

この場合入力データはＲＡＳのＬＯＷエツジてのとりこ
みとなる。一方読みたし時においてはσ下りロックをＬ
ＯＷに保持するたけて読みたしサイクルとし出力端子か
らロウファーストの了卜しスイングリメントでデータか
出力される。第５図は内部カウンタの一例をブロック図
で表わしたもので、図において、１５はカウンタユニッ
トセル、１６は行、あるいは列アドレスか一杯になった
かどうかを判定するための比較器、１７はカラシタ出力
である行、列内部アドレス信号、１８はカウンタキャリ
ーである。カウンタトリガーはＲＡＳクロックによって
成され、−ずつ行アドレスからインクリメントされる。

行アドレスか一杯になれば次は列アドレスか上位にひか
えているので結局、内部アドレス信号としてはロウファ
ーストのアドレスインクリメントか得られる。この場合
、内部アドレス信号が外部かられからないか、全ての内
部アドレス信号か例えばすへて０の時にフラグを出力す
るようなＰｉｎを新たに設ける等の手段か考えられる。

更にメモリＩＣをシステムに取り入れる時、例えば第４
図のようにとうしても余剰領域か発生するか、第５図で
いう１６ａ、ｂの行、列比較器を外部からブリセント可
能としておけば、短時間てしかも必要領域のみのセルフ
テストが可能となる。

〔発明の効果〕

以上のようにこの発明によれ゛ば、行、列比較器を外部
からプリセット可能としておくことにより、短時間てし
かも必要領域のみのセルフテストができる効果かある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体記憶装置のブ
ロック図、第２図は従来の書きこみ、読みだしのタイム
チャート図、第３図はこの発明による書きこみ、読みだ
しのタイムチャート図、第４図は画像処理画面図、第５
図は内部カウンタブロック図である。 図において、■は半導体記憶装置、２はメモリセルアレ
イ、３は行デコーダ、４は列デコーダ、５はクロックジ
ェネレータ、６は処アドレスバッフ了、７はデータ人出
カバッファ、８はセノνフテストバッファ、９は内部カ
ウンタ、１ｏはスイッチ、１１は外部クロック端子、１
２は外部アドレス端子、１３はデータ入出力端子、１４
はセルフテスト用外部端子である。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 行、列方向で構成されるメモリアレイとアドレス信号を
   外部から受ける為のアドレス端子とアドレス端子から受
   けた情報を内部信号に変換する手段と該内部信号の１つ
   である行選択信号ともう一つの信号である列選択信号か
   ら前記メモリアレイ中の１セルを選択する手段と、当該
   被選択セルへのデータ書きこみ、読みだしを指示するた
   めの外部クロック端子と外部から入力された情報を内部
   信号に変換する手段と該内部信号を用いて前記選択され
   た１メモリセルにデータ書きこみ、あるいは読みだしを
   行う手段と書きこみデータを外部からとりこむための外
   部端子と外部へ読みだしデータを出力するための出手外
   部端子と、書きこみ、読みだし、アドレス選択などの命
   令を指示するための外部クロック端子と外部端子情報を
   内部信号に変換する手段を有するメモリＩＣにおいて自
   動的に書きこみ、読みだしテストを前記メモリアレイの
   任意の空間について行えることを特徴とする半導体記憶
   装置。