JPH01256100A - ダイナミック型ランダムアクセスメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野〕 本発明は，誤り訂正回路を内蔵した半導体集積回路化さ
れたメモリＫＡ！５、ｌ！１訂正のために付加された誤
ル訂正用メモリセルのビット誤りの有無を検出し得る半
導体メモリに関する。

（従来の技術） 最近のＬＳＩ　（大規模集積回路）メモリは、配線パタ
ーンの微細化とチップサイズの大形化の傾向κ伴りて集
積回路の実行歩留シを現状のレベルに保つことは益々困
難になっている。この問題に対する１つの対処策として
，たとえば特開昭６１−２６５７９９号公報に示される
ように、メモリ内でビット誤りを自動的に訂正する誤り
訂正回路を内蔵する半導体メモリが注目されている。

第４図は従来の誤り訂正回路を内蔵した半導体メモリの
一例としてダイナミック型ランダムアクセスメモリ（Ｄ
ＲＡＭ　）を示している。即ち、４ノは通常のメモリセ
ルアレイ部、４２は誤り訂正用メモリセルアレイ部、４
３はロウデコーダ、４４はカラムデコーダ、４５はセン
スアンプ、４６は誤り訂正回路、４７はデータ入力制御
回路、４８はデータ出力制御回路、４９はリフレッシュ
制御回路、５０はアドレスカウンタ、５１はロウアドレ
ス・マルチプレクサ、５２はカラムアドレス・マルチプ
レクサ、５３はパリティアドレス用ダート回路、Ｄｉｎ
は入力データ、ＤＯｕｔは出力データ、ＲＡＳはロウア
ドレス自ストローブ信号入力、ＣＡＳはカラムアドレス
・ストローブ信号入力、ＷＥは書き込みイネーブル信号
入力、Ａｄｄは外部アドレス入力信号である。前記リフ
レッシュ制御回路４９は、セルフリフレッシュモードの
ときにロウアドレス・マルチプレクサ５１、カラムアド
レス・マルチプレクサ５２およびパリティアドレス用ダ
ート回路５３がそれぞれアドレスカウンタ５０の出力を
選択するように制御すると共に、誤り訂正回路４６が活
性状態、入力制御回路４７および出力制御回路４８が非
活性状態となるように制御する。これによって、セルフ
リフレッシュモードのときは、アドレスカウンタ５ｏの
アドレス出力によって順次指定されるメモリセルアレイ
部４１のメモリセルに対して、読み出し、誤り訂正、再
書き込み（す７レツシ＆）動作が行われる。

ところで、上記従来のメモリにおいては、情報記憶用の
通常のメモリセルアレイ部４１のメモリセルにビット誤
りが生じていない場合でも、誤り訂正用のメモリセルア
レイ部４２のメモリセルにビット誤りが生じた場合には
、情報記憶用のメモリセルの情報の正誤を正しく調べる
ことが不可能になり、誤ったパリティビットに基すて情
報記憶用のメモリセルの情報を誤って訂正してしまうこ
とが生じる。これを避けるために、上記パリティビット
用メモリセル自体のビット誤りの有無を検出することが
考えられるが、上記従来のメモリでは、通常のメモリセ
ルアレイ部４１のメモリセルに対する直接のアクセスは
可能であるけれども誤り訂正用メモリセルアレイ部４２
のメモリセルに対する直接のアクセスは不可能であるの
で、上記誤り訂正用メモリセルアレイ部自体のビット誤
りの有無を直接的に検出することは不可能であった。

この誤り訂正用メモリセルアレイ部自体のビット誤りの
有無を間接的に検出しようとすると、このためのテスト
時間が著しく増加してしまう。また、誤り訂正用メモリ
セルアレイ部４２のアドレスを集積回路外部から入力し
てそのアドレスのメモリセルを指定して選択し得るよう
に誤り訂正用メモリセルアレイ部４２のアドレス選択を
行うための専用のアドレス入力端子を設けると、この専
用のアドレス入力端子を持たない一般の半導体メモリと
のピン互換性を失うことになシ、実用性に乏しくなって
しまう。

なお、誤り訂正方式の一例として、前記特開昭６１−２
６５７９９号公報には水平垂直ノクリテイ符号による誤
り訂正符号グループを用いた方式が開示されている。

（発明が解決しようとする肴題＃） 本発明は、上記したように誤り訂正用メモリセルアレイ
部自体のビット誤りの有無を直接的に検出することがで
きないことに伴う種々の問題点を解決すべくなされたも
ので、誤り訂正用メモリセルアレイ部のアドレスを指定
するための専用のアドレス入力端子を用いることなく、
メモリセルアレイ部の任意のアドレスのメモリセルに任
意のデータを読み書きすることが可能になシ、誤り訂正
用メモリセルアレイ部自体のビット誤りの有無を直接的
に容易に検出し得る半導体メモリを提供することを目的
とする。

［発明の構成］ 謀 （拷題嘉を解決するための手段） 本発明は誤り訂正回路を内蔵する半導体メモリにおいて
、メモリセルアレイの任意のアドレスを指定する手段と
、制御信号入力に基いてデータ入力制御回路、データ出
力制御回路および前記誤ル訂正回路の活性／非活性状態
をそれぞれ独立に制御する回路とを設けてなることを特
徴とする特（作用） テストモードにおいて、書き込み時には出力制御回路お
よび誤り訂正回路を非活性状態にすると共に入力制御回
路を活性状態にしてメモリセルアレイの任意のアドレス
に任意のデータを書き込んでおき、読み出し時には入力
制御回路および誤り訂正回路を非活性状態にすると共に
出力制御回路を活性状態にしてメモリセルアレイの任意
のアドレスのデータを読み出すことが可能になる。した
がって、メモリセルアレイにおける情報記憶用の通常の
メモリセルだけでなく、誤り訂正用メモリセルに対して
も直接的に容易にビット誤りの有無を検出することが可
能になる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図に示すＤＲＡＭにおいて、１はメモリセルアレイ
であって、情報記憶用の通常のメモリセルアレイ部２と
、誤り訂正のために付加される検査用ビット（パリティ
検査を行う場合は）くリテイピツト）を格納するための
パリティビット用アレイ部３と、上記メモリセルアレイ
１のロウ選択を行うロウデコーダ４と、上記メモリアレ
イ１のカラム選択を行うカラムデコーダ５と、上記メモ
リセルアレイ１のカラムに接続されてデータのやシと９
を行うセンスアンｆ６と、後述する誤り訂正回路７等を
有する。８は外部から入力する入力データＤ１ｎを前記
メモリアレイ・レイ１に与えるデータ入力制御回路、９
は前記メモリセルアレイ１から出力するデータを出力デ
ータＤ。ｕｔとして外部へ出方するデータ出力制御回路
である。１ｏはリフレッシュ制御回路であシ、画信号、
完信号およびＷＥ倍信号入力し、前記入力制御回路８を
制御するための制御信号ＣＳＷ　、前記出力制御回路−
Ｆ９を制御するための制御信号Ｃ８Ｒ，前記誤り訂正回
路７を制御するための制御信号Ｃ８Ｅおよび後述するロ
ウアドレスφマルチグレクサ１ノ、カラムアドレス−マ
ルチプレクサ１２、パリティアドレス用ｆ−）回路１３
を選択するための制御信号Ｃ８Ｓを生成する。１４は前
記メモリセルアレイ１の全てのメモリセルを順次アクセ
スできるようなアドレス出力を発生するアドレスカウン
タである。前記ロウアドレスｅマルチ！レクサ１１は、
外部から入力するアドレス入力中のロウアドレスと上記
アドレスカウンタ１４の出力中のロウアドレスとを切換
選択し、選択出力（内部ロウアドレス）を前記ロウデコ
ーダ４に入力する。前記カラムアト９レス−マルチプレ
クサ１２は、外部から入力するアドレス入力中のカラム
アドレスと前記アドレスカウンタ１４の出力中のカラム
アドレスとを切換選択し、前記パリティアドレス用ダー
ト回路１３は前記アドレスカウンタ１４の出力中のパリ
ティビット用カラムアドレスを選択する。上記カラムア
ドレス・マルチプレクサ１２の選択出力とパリティアド
レス用ダート回路１３の選択出力とは、内部カラムアド
レスとして前記カラムデコーダ５に入力する。１５はパ
ワーオン・リセット回路であって、外部からのメモリ電
源投入時にリセット信号を発生し、このリセット信号を
前記アドレスカウンタ１４に供給してその初期化〔リセ
ット〕を行う。

第２図は前記リフレッシュ制御回路１０の一具ＷＥ信号
入力は各対応してインバータ２１．２２　。

２３に入力しておシ、上記インバータ２１の出力はＳＲ
型の第１の７リツプフロツｆＦＦ！のセット人力Ｓおよ
びＳＲ型の第２の７リツプ７０ツブＦＦ！のセット人力
Ｓとなる。上記第１のフリッグ７０ッグＦＦ、のりセッ
ト人力Ｒとして前記インバータ２２の出力が入力し、上
記第２の７リツプ７０クプＦＦ、のリセット人力Ｒとし
て前記インバータ２３の出力が入力する。前記第１の７
リツプフロツゾＦＦ、のセット出力Ｑおよび前記インバ
ータ２１の出力は第１のナンドダート２４Ｆ）入力とな
シ、前記Ｍ２の７リツプ７０ツブＦＦ。

のセット出力Ｑおよび前記インバータ２１の出力は第２
のナントゲート２５の入力となる。上記第１のナンドダ
ート２４の出力はインバータ２６を介して制御信号Ｃ８
Ｒとなシ、前記第２のナンドダート２５の出力はインバ
ータ２７を介して制御信号ＣＳｗと々る。また、前記＠
１のナンド５ダート２４の出力および前記インバータ２
ノの出力は対応して第３の７リツプ７０ツブＦＦ、のセ
ット人力Ｓ、リセット人力Ｒとなシ、このセット出力Ｑ
は制御信号Ｃ８Ｓとなる。また、前記第２のナンドダー
ト２５の出力および前記インバータ２ノの出力は、対応
して第４のフリッグ７０ッｆＦＰ４（７）セット人力Ｓ
、リセット人力Ｒとなシ、このセット出力Ｑは制御信号
Ｃ８Ｅとなる。

第３図は上記第２図のリフレッシュ制御回路の動作波形
の一例を示している。即ち、ＷＥ倍信号ＣＡｓ信号、Ｒ
ＡＳ信号の順にアクティブ（本例では低レベル）になる
と、制御信号ＣＳＷがアクティブになシ、その他の制御
信号Ｃ８Ｒ、Ｃ８Ｓ　、　Ｃ８Ｅは非アクティブになシ
、この状態は書き込みモードに対応する。このモードは
ＣＡｓ信号が非アクティブになるまで続き、このＣＡｓ
信号が非アクティブになると制御信号Ｃｓｗが非アクテ
イブ状態に、制御信号Ｃ８Ｒがアクティブ状態に変化す
る。

次に、１１信号が非アクティブになったのち、ＣＡｓ信
号がアクティブにをシ、このＣＡｓ信号がアクティブの
期間は読み出しモードに対応する。

次に、６百信号が非アクティブになったのち。

ＲＡＳ信号が非アクティブになると、制御信号Ｃ８Ｓ。

Ｃ８Ｅはそれぞれアクティブ状態になる。そして、−ｍ
＝ ＲＡＳ信号が再びアクティブになると、制御信号Ｃ８Ｒ
、Ｃ８Ｓはそれぞれ非アクティブになシ、訂正モードに
なる。この状態Ｆｉδゴ信号が非アクティブになるまで
続き、このＣＡｓ信号が非アクティブになると制御信号
Ｃ８Ｒがアクティブにな）、こののちＲＡＳ信号が非ア
クティブになると制御信号ＣＳＳはアクティブになる。

前記誤り訂正回路７は、リフレッシュ制御回路１０から
の制御信号Ｃ８Ｅによって活性／非活性状態が制御され
、活性状態罠おいては次のように自動的に誤り訂正を行
う。即ち、メモリセルアレイへのデータ書き込みに際し
ては、書き込み対象となる情報記憶用のメモリセルが属
している誤り訂正符号グループのパリティチエツクを行
ってパリティビットを生成し、このときのアドレスに対
応するパリティビット用アレイ部３のメモリセルにパリ
ティビットを格納する。そして、メモリセルアレイから
のデータ読み出しに際しては、読み出し対象となる情報
記憶用のメモリセルが属している誤り訂正符号グループ
のパリティチエツクを行ってパリティビット企生成し、
このときのアドレスに対応するパリティビット用アレイ
部３のメモリセルに格納されていたパリティビットと上
記生成したパリティビットとの比較を行い、ビット＋ｘ
シがあった場合には読み出しデータの訂正を行うと共に
訂正データの書き込みを行うものである。

なお、上記した誤り訂正符号グループによる誤り訂正方
式としては、たとえば特開昭６１−２６５７９９号公報
に開示されているようを水平垂直パリティ符号による誤
り訂正方式を使用できる。

次に、上記ＤＲＡＭにおける動作を説明する。通常の読
み出し動作時には、出力制御回路９と誤り訂正回路７が
活性状態になシ、書き込み動作時には入力制御回路８と
誤り訂正回路７が活性状態になる。そして、ロウアドレ
ス番マルチプレクサ１１゜カラムアドレス・マルチプレ
クサ１２は外部からのアドレス入力を選択してロウデコ
ーダ４．カラムデコーダ５に入力するので、従来通シの
読み出し／書き込み動作が行われる。セルフリフレッシ
ュ動作時には、入力制御回路８、出力制御回＃＆９が非
活性状態になシ、誤り訂正回路７は活性状態にな）、ロ
ウアドレス・マルチプレクサ１１、カラムアドレス・マ
ルチプレクサ１２、パリティアドレス用ゲート回路１３
はアドレスカウンタ出力を選択してロウデコーダ４、カ
ラムデコーダ５に入力するので、従来通シの動作が行わ
れる。

これに対して、テストモードのときＫは、ロウアドレス
争マルチプレクサ１１、カラムアドレス・マルテプレク
？１２、パリティアドレス用ダート回路１３はアドレス
カウンタ出力を選択し、このアドレスカウンタ出力によ
ってメモリセルアレイの任意のアドレスのメモリセルを
選択することができる。そして、書き込みに際しては、
出力制御回路９および誤り訂正回路７は非活性状態にな
９、入力制御回路８は活性状態になる。したがって、上
記メモリセルアレイの任意のアドレスのメモリセルに任
意のデータを書き込むことが可能になる。

この場合、アドレスカウンタ１４は電源投入時にリセッ
トされるので、この電源投入時からのテスト履歴によっ
てアドレスカウンタ出力（即ち、メモリセルアレイのア
ドレス）を外部で一意的に類推できる。また、読み出し
に際しては、入力制御回路８、誤り訂正回路７は非活性
状態になシ、出力制御回路９は活性状態になる。したが
って、上記メモリセルアレイの任意のアドレスのメモリ
セ　。

ルのデータを読み出すことが可能になる。

上記したよう罠、テストモード時にメモリセルアレイ内
の全てのメモリセルに任意のデータを書き込むことが可
能となるので、外部から故意に誤りデータを発生するこ
とが可能になシ、誤り訂正回路７自体のテストも容易に
行うことが可能になる。

また、上記ＤＲＡＭにおいては、リフレッシュサイクル
を所定の回数繰シ返すことによってメモリセルアレイの
メモリセルを初期化することが可能になるので、メモリ
セル初期化のための特別な回路を必要としない。また、
アドレスカウンタ１４、入力制御回路８、出力制御回路
９は既存のものを使用でき、リフレッシュ制御回路１０
、パワーオン・リセット回路１５の追加に伴うチップ面
積の増大分は僅かであシ、十分な実用性を持っている。

しかも、既存の制御信号を用いてテストモードにおける
内部回路の動作を制御すると共に、メモリセルアドレス
をアドレスカウンタ出力によって選択しているので、パ
リティビット用メモリセルのアドレスを選択するために
特別に外部アドレス入力端子を設ける必要もなく、一般
の半導体メモリとの互換性を失うこともなく、汎用性が
阻害されることもない。

なお、上記実施例におけるパワーオン・リセット回路１
５を省略し、テストモード時に外部からアドレス入力（
この場合は、パリティアドレスも含む必要がある）をア
ドレスカウンタ１４にプリセットしたのちカウント動作
を行わせるようにした場合でも、アドレスカウンタ出力
の内容を外部で類推することができる。

また、上記実施例は、×１ビット構成のＤＲＡＭを示し
たが、多ビツト構成のＤＲＡＭにも本発明を適用するこ
とができる。

［発明の効果コ 上述したように本発明の半導体メモリによれば、誤り訂
正用メモリセルアレイ部のアドレスを指定するための専
用のアドレス入力端子を用いることなく、メモリセルア
レイ部の任意のアドレスのメモリセルに任意のデータを
読み書きすることが可能になる。したがって、上記メモ
リによれば、誤り訂正用メモリセルアレイ部自体のビッ
ト誤りの有無を直接的に容易に検出することが可能にな
シ、しかも一般の半導体メモリとピン互換性を有し、汎
用性を損うこともない。

【図面の簡単な説明】

第１図は本発明の一実施例に係るＤＲＡＭを示すブロッ
ク図、第２図は第１図中のリフレッシュ制御回路の一具
体例を示す論理回路図、第３図は第１図のＤＲＡＭの動
作例を示すタイミング図、第４図は従来の誤り訂正回路
を内蔵したＤＲＡＭを示すブロック図である。 ２・・・通常のメモリセルアレイ部、３・・・パリティ
ビット用プレイ部、４・・・ロウデコーダ、５・・・カ
ラムデコーダ、６・・・センスアンプ、７・・・誤り訂
正回路、８・・・データ入力制御回路、９・・・データ
出力制御回路、１０・・・す７レツシ、制御回路、１）
・・・ロウアドレス・マルチプレクサ、１２・・・カラ
ムアドレス・マルチプレクサ、１３・・・パリティアド
レス用ダート回路、１４・・・アドレスカウンタ、１５
・・・パワーオン・リセット回路。

Claims (2)

【特許請求の範囲】
1. （１）情報記憶用の通常のメモリセルアレイ部とこの通
   常のメモリセルアレイ部内で発生するビット誤りを訂正
   するために付加される検査用ビットを格納するための誤
   り訂正用メモリセルアレイ部と、前記通常のメモリセル
   アレイ部内で発生するビット誤りを自動的に訂正する誤
   り訂正回路とを内蔵する半導体メモリにおいて、前記各
   メモリセルアレイ部の任意のアドレスを指定する手段と
   、制御信号入力に基いてデータ入力制御回路、データ出
   力制御回路および前記誤り訂正回路の活性／非活性状態
   をそれぞれ独立に制御する回路とを具備してなることを
   特徴とする半導体メモリ。
2. （２）前記アドレスを指定する手段は、前記各メモリセ
   ルアレイ部の全てのアドレスを指定可能なアドレス出力
   を発生するアドレスカウンタと、このアドレスカウンタ
   のアドレス出力と外部アドレス入力との切換選択を行う
   回路とを具備することを特徴とする前記特許請求の範囲
   第１項記載の半導体メモリ。