JPS63184989A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するものである。

〔従来の技術〕

従来、読出し専用あるいは読出し、書き換え可能な半導
体記憶装置においては、専用テスタにより電源、アドレ
ス、主要クロック、例えばＤＲＡＭではＲＡＳ、ＣＡＳ
、ＷＥ、ＣＥ等、動作に必要なすべての電気信号を外部
から与えて機能のチェックを行っていた。

そのため、高温や低温の連続動作環境試験や記憶素子が
放射線による影響を受けて一時的に誤動作する、ソフト
エラーの発生率を試験する連続動作試験装置等、所謂デ
バイスのハード機能が正常かどうかをチェックするため
だけの装置も複雑。

高価になったり、デバイスの記憶容量に合わせてアドレ
スビンの増設や装置の買換えをせざるを得なかった。

〔発明が解決しようとする問題点〕

従来の半導体記憶装置ではデバイスを評価しようとした
場合、評価装置が複雑、高価になったり、デバイス容量
に合わせて、改造、買換えを行う必要が生じるという問
題点があった。

また客先等で実際のシステムに組み込んだ際にうまく動
作せずデバイスの破壊のチェックを行いたい時でも、専
用のテスタでわざわざテストをする必要があるという手
間があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、複雑な評価システムを必要とせず、ハード
機能が正常動作するかどうかを自己診断できる半導体記
憶装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体記憶装置は、特定の指示ビンを有
し、それが′″Ｌ″Ｌ″レベルことによって、内蔵され
たアドレス発生回路、クロ・ツク発生回路、パターン発
生回路、コンパレータ回路を動作させることによって自
己のハード機能の状態を特定ビンに出力するように構成
したものである。

〔作用〕

この発明においては、半導体記憶装置は、アドレス発生
回路、クロック発生回路、パターン発生回路、コンパレ
ータ回路を内蔵しているから、該内蔵テスト用回路によ
り、自己のハード機能を診断できる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による半導体記ｊ（１装置を示し
、ここではダイナミックＲＡＭに適用した例を示してい
る。第１図において、１１は自己診断用の内部クロック
の発生回路であり、この。

例の場合、内部クロックとしてはＸ方向のアドレスを決
めて、動作に起動をかけるＲＡＳ、Ｙ方向のアドレスを
決めて、主に出力系を制御するσＸτ、読み出し動作と
書き込み動作とを選択するＷ百の３種類がある。１２は
内部クロック、外部クロックのどちらをメモリ内部に伝
達するかを自己診断指示ビン（ｅｘ、　　Ｓ　ＣＳ　）
によって制御するクロック切換回路であり、１６．１７
は外部アドレスと内部アドレスについて、同様の事を行
なう、アドレス切換回路である。

また１３は診断用データパターン発生回路、１４はメモ
リから読出された情報が正しいかどうかを判定するコン
パレータ回路、１５は内部アドレス発生回路である。そ
して以上の各回路１１〜１７により内蔵テスト回路１０
０が構成されている。

その他、アドレスバッファ、ロウデコーダ、メモリセル
アレイ等、特に説明を要しないプロ・ツクも図示されて
いるが、これらは、従来より使用されている、ダイナミ
ック型メモリと全く同一のものである。

次にこの実施例の動作の説明を行う。

まｆ、ｅｘ、ＳＣＳビンによって自己診断モードが指定
されると、第２図に示したクロック発生回路中の、リン
グオシレータ２１　（電源投入時に動作開始）出力が、
キャパシタ（容量コンデンサ）２２．２３及びＭＯＳ）
ランジスタ２４，２５より構成されたタイマ回路を動作
させ、第３図のタイミングチャートに示すような読出し
、書込みを１サイクルで実行するような内部クロックを
発生させる。

ここで第２図のタイマ回路の動作をより詳しく説明する
とキャパシタ２２をオシレータ２１出力が“Ｈ”、Ｌ″
、′Ｈ”、“Ｌ”とたたいた時、”Ｈ″の場合はトラン
ジスタ２４がＯＮして、トランジスタ２５に何ら影響を
及ぼさないが、“Ｌ”の時トランジスタ２４は０ＦＦＬ
トランジスタ２５がＯＮすることによってキャパシタ２
３に蓄えてあった電荷を容量２２分だけ吸取ってノード
２７の電位を徐々に下げてゆき、やがてはインバータ２
６しきい値より電位が下がり、結果として“Ｌ″レベル
内部クロックを発生するというものである。

第３図のタイミングチャートに示すクロックのＨ”レベ
ルの期間は、第２図の容量２２と２３との容量比で決ま
り、”Ｌ”レベルの期間はインバーク２６の出力がフィ
ードバックされて容量２３の充電を開始するという回路
構成上、容量２３の大きさで決まる。第３図に必要な、
ＲＡＳ、ＣＡＳ、ＷＥの３つのクロックを出力するため
には、この第２図の回路を３つ用意するか、もしくはＣ
ＡＳ、ＷＥはＲＡＳより適当な遅延回路、例えば数段の
インバータを設けて作り出す、等の方法を用いればよい
。

さて、内部クロックによって、取込まれるべきアドレス
は、第７図の内部アドレス発生回路によって作成される
。図中１５０〜１５６はフリップフロップ、１５００〜
１５０６はインバータである。これは通常よく使用され
るＴ−フリップフロップによるカウンタ回路そのもので
あるが、Ｘアドレス（３個）、Ｙアドレス（３個）、最
上位出力（１個）の順に内部クロックのリセット側（Ｌ
−Ｈ）により、カウントアツプされていくものである。

また、この順番であれば、所謂Ｘファース）　（ＸＦａ
ｓｔ）のインクリメントが自然に行われる。

最上位出力は、診断の一番最初にメモリセルすべてに初
期パターンデータを書き入れるという作業のため、後述
するパターン発生回路、コンパレータ回路に使用する。

この例では後の説明を簡単にするため、Ｘ方向のアドレ
ス、Ｙ方向のアドレス共、３本ずつとする。

以上述べた内部クロック、内部アドレスは第４図に示し
た切換回路によってＳＯ８信号の有無に応じて通常動作
用の外部クロック又は外部アドレスと切換えられている
。これはトランジスタ２個（１６１，１６２又は１７１
，１７２）と、インバータ１個（１６３又は１７３）で
簡単に実現できるロジックである。

アドレスが発生されて、内部クロックにより取り込まれ
ると、次にはそのアドレスをリード（読出し）するのか
、ライト（書込み）するのかということになるが、ライ
ト時、書込むべきデータを発生するのが第５図のパター
ン発生回路である。

第５図において、ＳＣ８が：Ｌ”の時（自己診断時）イ
ンバータ５５とトランジスタ５６．５７とによって、外
部からのデータ入力は切離され、内部発生したＸＡ、が
データ入力の代わりに内部へと送られるようにしている
。従って、この例では基本的にＸ　Ａ　ｏを入力データ
として使用する−が、１サイクルでリードし、その反対
のデータをう、イトするという、所謂リード、モディフ
ァイライトの機能を行なえるよう　（第３図のタイミン
グチャート）、またＤＲＡＭを評価する際に必要な、全
メモリセルへの初期データ書込みを行うように工夫しで
ある。それが、内部最上位アドレスを用いた素子５１〜
５４からなるロジックである。

内部アドレスがＯの状態からスタートし、アドレスの最
上位が１にカウントアツプされるまで、即ち、全アドレ
スが選択されるまでは、インバータ５３とトランジスタ
５１とにより、内部Ｘ　Ａ　。

がそのままデータ入力として入力される。

次に内部最上位アドレスが１になり、即ち全てのアドレ
スへの書き込みが終了すると今度はトランジスタ５２が
ＯＮして、インバータ５４によってインバートされたア
ドレスＸＡ、が内部へデータ入力として送られる。つま
り、２回目のアドレス選択以降は、前回とは逆のデータ
がデータ入力として送られるものである。

また、判定回路用に入力データを反転させた信号として
、インバータ５８を介したデータが送られている。

第６図は判定回路であり、図中１４０は一敗回路、１４
１〜１４４．６２はトランジスタ、６１゜６３はＮＯＲ
回路である。−数回路１４０はパターン発生回路より送
られた信号と、デバイスから読み出されたデータ出力と
が等しいかどうかを判定している。両者が等しい時には
”Ｈ”または“Ｌ”のレベルを発生し、等しくない時、
即ち誤りのある時にはハイインピーダンスになることに
よって外部へ結果を知らせるものである。素子６１゜６
３及び６２からなるロジックは、初期データパターン書
込みの間、出力結果を“Ｈ”レベルに保つためのフリッ
プフロップ並びにトランジスタであり、１度でも内部最
上位アドレスが“１”になると出力ピンが有効になる構
成をとっている。

以上に述べた回路を用いれば、第８図に示すような動作
が実現可能である。第７図の内部アドレス発生回路を用
いれば、マトリクス８１として示される様にアドレスは
進み、第６図判定回路中の素子６１．６２からなるロジ
ックの為、最上位アドレスに１が立つまで、ＸＡ、をデ
ータとした書き込みが行われ（ただ単に判定を無効にし
ているだけであるが）最上位アドレスに“１”が立てば
、第５図の素子５１〜５４によって、ＸＡτをデータと
した書き込み及びデバイスのデータ出力と、Ｘ　Ａ　ｏ
との判定が１サイクル（第３図のタイミングチャートに
示すタイミング）で行える（リードモディファイライト
）。

なお上記実施例では自己診断可能なりＲＡＭが実現でき
ることをなるべく具体的な回路ロジックでもって示し説
明したが、同様の方法で、ＳＲＡＭ、又はＲＯＭ等に応
用することも勿論可能である。

〔発明の効果〕

以上のように、この発明によれば、半導体記憶装置を自
己診断可能としたので、高価で複雑な専用テスタによら
ずとも破壊チェックが実行できるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体記憶装置のブ
ロック図、第２図は第１図の内部クロック発生回路を示
す図、第３図はリードモディファイライトの為のタイミ
ングチャートを示す図、第４図は第１図のクロック、ア
ドレス切換回路を示す図、第５図は第１図のパターン発
生回路を示す図、第６図、第７図は第１図のコンパレー
タ回路と内部アドレス発生回路を示す図、第８図は第１
図の装置におけるアドレスの動きとそのときの動作を示
す図である。 図において、１００は内蔵テスト用回路、１１は内部ク
ロック発生回路、１２はクロック切換回路、１３はパタ
ーン発生回路、１４は判定回路、１５は内部アドレス発
生回路、１６．１７はアドレス切換回路、ｅｘ、ＳＣ５
は外部自己診断指示ビン、Ｃｏｕｔは自己判定結果出力
ピンである。 第２図 第４図 第５図 噌 第６図 第７図 第８図 手続主甫正書　帽発） 昭和６３年　２月１ｖ日

Claims (4)

【特許請求の範囲】
1. （１）半導体記憶装置において、 外部よりハード機能の自己診断を指示するためのピンと
   、 外部へ自己のハード機能の診断結果を出力するためのピ
   ンと、 外部より上記自己診断用指示ピンを所定のレベルにする
   ことによって駆動される内蔵テスト用回路とを備えたこ
   とを特徴とする半導体記憶装置。
2. （２）本半導体記憶装置は、リードオンリーメモリであ
   ることを特徴とする特許請求の範囲第１項記載の半導体
   記憶装置。
3. （３）本半導体記憶装置は、ランダムアクセスメモリで
   あることを特徴とする特許請求の範囲第１項記載の半導
   体記憶装置。
4. （４）上記内蔵テスト回路は内部クロック発生回路、内
   部アドレス発生回路、パターン発生回路、及びコンパレ
   ータ回路を備えたものであることを特徴とする特許請求
   の範囲第１項記載の半導体記憶装置。