JPH04114400A

JPH04114400A - 組み込み自己テスト方式

Info

Publication number: JPH04114400A
Application number: JP2234809A
Authority: JP
Inventors: Hironori Koike; 洋紀小池
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-09-05
Filing date: 1990-09-05
Publication date: 1992-04-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、組み込み自己テスト回路内蔵の集積回路に関
する。

〔従来の技術〕

現在、メモリＬＳＩ、プロセッサＬＳＩ等、種々の集積
回路に、組み込み自己テスト内蔵型のものがある。ここ
では、１９８９年国際固体素子回路会議子稿集（１９８
９Ｉｎｔｅｒｎａｔｉｏｎａｌ　５ｏｌｉｄ−８ｔａｔ
ｅＣｉｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ、Ｄｉｇｅ
ｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ）第２
４６ページから２４７ページに記載されている、組み込
み自己テスト回路内蔵ＤＲＡＭを例に取り説明する。こ
のＤＲＡＭの概略構成を第５図に示す。ここで、通常の
ＤＲＡＭに必要な信号端子である、ロウアドレスストロ
ーブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ
、書き込みイネーブル信号ＷＥ、アドレス信号Ａｉ、デ
ータ出力ＤＯＵＴ等の他に、自己テストのなめに必要な
信号端子として、自己テストイネーブル信号ＴＥ、エラ
ー信号出力端子ＥＲＲＯＲ、テスト終了信号出力端子Ｅ
ＮＤが設けられている。第６図に、該ＤＲＡＭの動作タ
イミング波形を示す。

自己テストを開始するために、ここでは、ロウアドレス
ストローブ信号ＲＡＳがハイレベルからロウレベルに立
ち下がった時に、カラムアドレスストローブ信号ＣＡＳ
と書き込みイネーブル信号ＷＥをロウレベルに設定し、
かつ自己テストイネーブル信号ＴＥをハイレベルと設定
する。この信号入力を、第５図に示されている自己テス
ト制御回路５３が受けると、該自己テスト制御回路が自
己テスト回路活性化信号５５によって、自己テスト回路
５４を起動し、本ＤＲＡＭのテストを開始する。その後
、ロウアドレスストローブ信号ＲＡＳを基準クロックと
して、自己テストが進行する。

なお、自己テストを開始させる方式として、上記のよう
に、複数の外部入力信号の組合せ論理をとる方法の他に
、１つの信号端子の電圧値によって自己テストを開始さ
せる方法などがある。自己テストの結果、本ＤＲＡＭが
不良である場合には、ＥＲＲＯＲ端子をハイレベルから
ロウレベル心こして外部に知らせる。自己テストが終了
した時にＥＮＤ端子をハイレベルからロウレベルにする
。

このように、従来の組み込み自己テスト方式では、自己
テスト実行中の基準クロック信号（上記例ではＲＡＳ）
は外部から入力していた。また、自己テストを開始させ
る信号を入力したあとは、不良が検出された時にエラー
信号を、また、自己テストが終了した時にテスト終了信
号を、それぞれ外部へ知らせる方式をとっていた。

〔発明が解決しようとする課題〕

しかし、従来の組み込み自己テスト回路内臓の集積回路
では、上に述べたように、自己テストを実行するために
、外部から基準クロック信号を入力しなければならなか
った。このため、例えば複数の集積回路で構成された集
積回路ボード上で、自己テストを行なうために、前記ボ
ード上に、自己テスト用基準クロック発生回路を設けな
ければならなかった。このことは、ボード設計上のコス
ト上昇を招く。

また、従来では、自己テスト開始の信号（上記の例では
、ロウアドレスストローブ信号ＲＡＳのハイレベルから
ロウレベルへの立ち下がり時に、カラムアドレスストロ
ーブ信号ＣＡＳと書き込みイネーブル信号ＷＥをロウレ
ベル、自己テストイネーブル信号ＴＢをハイレベルと設
定する）を該集積回路に入力したあと、実際に自己テス
トが行なわれているか否かを、チップ外部から判定する
ことが困難であった。このことは、自己テストを行なう
際に、例えば上記ＤＲＡＭの例で、ロウアドレスイネー
ブル信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ
等の制御信号を発生する装置と、該ＤＲＡＭとの接触不
良などの理由で、前記制御信号発生装置から出している
制御信号が、ＤＲＡＭに印加されず、実際には自己テス
トが行なわれていないような場合に問題となる。

本発明の目的は、第一に、−置薬積回路の自己テストを
開始させた後は、註集積回路外部からタロツク信号等を
入力させることなしに、自己テストを実行させること。

第二に、自己テスト開始信号を入力後、自己テストが行
なわれていることを、該集積回路外部で検知する方法を
提供することにある。

〔課題を解決するための手段〕

本発明の組み込みの自己テスト方式は、半導体集積回路
上に、該集積回路の機能をテストする回路を搭載した組
み込み自己テスト回路において、該集積回路内部に発振
回路を設け、この発振回路からの出力信号を、前記組み
込み自己テスト回路を用いて前記集積回路のテストを実
行する際の基準クロック信号とすることを特徴とする。

また、前記組み込み自己テスト回路において、該組み込
み自己テスト回路を用いテストを行なっている間、前記
発振回路から出力される信号を、前記集積回路の信号出
力端子から外部に出力することを特徴とする。

〔作用〕

本発明の方式を用いた自己テスト回路を組み込んだ集積
回路は、外部から自己テストを開始する信号を受けると
、内蔵の発振回路でタロツク信号を発生し、このタロツ
クを基準クロックとして、自己テストを進行させる。

また、自己テスト実行中、前記クロック信号を、前記集
積回路のある信号端子に出力させる。

こうすることにより、集積回路外部からは、前記信号端
子の状態をモニタするだけで、自己テストが実際に行な
われているか否かを検知することができる。

〔実施例〕

次に、本発明の実施例について、図面を用いて説明する
。なお、本発明は、ＤＲＡＭのみに限らず、全ての自己
テスト機能内蔵集積回路に適用できる。

第１図は、本発明の組み込み自己テスト回路内蔵ＤＲＡ
Ｍの第一の実施例を示す構成図である。

従来のものと比べ、発振回路を持つことを特徴とする。

自己テストを開始する信号（本例では、ロウアドレスス
トローブ信号ＲＡＭがハイレベルからロウレベルに変化
する際に、カラムアドレスストローブＣＡＳ、書き込み
イネーブル信号ＷＥがロウレベル、自己テストイネーブ
ル信号ＴＥがハイレベルとするという信号の組合せ）が
入力されると、自己テスト制御回路１３により自己テス
ト回路１４が活性化されると同時に、発振回路１５を起
動させる。この発振回路１５からの出力を基準クロック
１９とし、自己テストを進行する。こうすることにより
、自己テスト中に、従来例でのロウアドレスストローブ
信号ＲＡＳのような外部クロック信号を入力する必要が
なくなる。

第２図及び第３図は、それぞれ、本発明の組み込み自己
テスト回路内蔵ＤＲＡＭの第二の実施例を示す構成図と
、該Ｄ　ＲＡ　Ｍの外部入出力端子の波形図である。発
振回路２５で発生される基準クロック２つを、外部出力
端子ＲＡＳ′から出力する。こうすることにより、自己
テストが実際に行なわれていることが、容易に外部から
モニタできる。さらに、この方法では、自己テスト回路
内部動作についての知見も得ることができる。すなわち
、自己テスト回路２４内の発振回路の動作周波数等を知
ることができるため、自己テス１へ回路動作を確認する
際、便利である。

基準タロツク２９を集積回路チップ外部に出力する端子
は、第２図のロウアドレスストローブ信号ＲＡＳ’のよ
うに専用端子に設けてもよく、他の端子と共用してもよ
い。例えば、第三の実施例として、ロウアドレスストロ
ーブ信号ＲＡＳ’をＥＮＤ端子と共用した場合の動作波
形例を第４図に示す。本例では、自己テスト中は、ロウ
アドレスストローブ信号ＲＡＳ’とＥＮＤ共用端子から
発振回路からのタロツクを出力し、自己テストが終了す
ると該共用端子からロウレベルを出力する。

〔発明の効果〕

以上述べたように、本発明を用いると、集積回路の内部
発振回路で自動的に基準クロックが発生され、自己テス
トが実行される。すなわち、自己テスト中に、外部から
クロック等を入力する必要がない。このことにより、自
己テストのための基準クロック発生装置が不要になるな
ど、自己テスト機能を使用してテストを行なうことが容
易になる。

また、内部発振回路で発生されるクロックの出力端子を
モニタするだけで、自己テストが実際に行なわれている
か否かを検知することができる。

このことにより、自己テストを行なう際に、例えば、集
積回路に供給する制御信号発生装置と該集積回路との接
触不良などの理由で、前記制御信号発生装置から出して
いる制御信号が、該集積回路に印加されず、実際には自
己テストが行なわれていないというような問題が容易に
解決できる。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す組み込み自己テス
ト回路内蔵ＤＲＡＭの構成図、第２図は本発明の第二の
実施例を示す組み込み自己テスト回路内蔵ＤＲＡＭの構
成図、第３図は第二の実施例の動作を説明する動作波形
図、第４図は第三の実施例を示す自己テストの動作波形
図、第５図及び第６図は、それぞれ従来の組み込み自己
テスト回路内蔵ＤＲＡＭの構成図とその動作波形図であ
る。１１．２１・・・本発明の実施例である組み込み自己テ
スト回路内蔵ＤＲＡＭ、１２．２２・・・ＤＲＡＭ本体
、１３．２３・・・自己テスト制御回路、１４，２４・
・・自己テスト回路、１５．２５・・・発振回路、１６
．２６・・・自己テスト回路活性化信号、１７．２７・
・・自己テスト用アドレスとデータ、１８．２８・・・
発振回路制御信号、１９．２９・・・基準クロック、５
１・・・従来の組み込み自己テスト回路内蔵ＤＲＡＭ、
５２・・・ＤＲＡＭ本体、５３・・・自己テスト制御回
路、５４・・・自己テスト回路、５５・・・自己テスト
回路活性化信号、５６・・・自己テスト用アドレスとデ
ータ。

Claims

【特許請求の範囲】１、半導体集積回路上に、該集積回路の機能をテストす
る手段を搭載した組む込み自己テスト回路において、該
集積回路内部に発振回路を設け、この発振回路からの出
力信号を、前記組み込み自己テスト回路を用いて前記集
積回路のテストを実行する際の基準クロック信号とする
ことを特徴とする組み込み自己テスト方式。２、前記組み込み自己テスト回路を用いテストを行なっ
ている間、前記発振回路から出力される信号を、前記集
積回路の外部に出力することを特徴とする請求項１記載
の組み込み自己テスト方式。