JPH0196898A - 自己診断機能付き半導体記憶装置 - Google Patents
自己診断機能付き半導体記憶装置Info
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- JPH0196898A JPH0196898A JP62252842A JP25284287A JPH0196898A JP H0196898 A JPH0196898 A JP H0196898A JP 62252842 A JP62252842 A JP 62252842A JP 25284287 A JP25284287 A JP 25284287A JP H0196898 A JPH0196898 A JP H0196898A
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- Japan
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- circuit
- memory cell
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- 238000004092 self-diagnosis Methods 0.000 title claims abstract description 52
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000003745 diagnosis Methods 0.000 claims abstract description 8
- 230000006870 function Effects 0.000 claims description 11
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
- 238000001514 detection method Methods 0.000 claims description 5
- 230000007547 defect Effects 0.000 abstract description 4
- 238000004904 shortening Methods 0.000 abstract 1
- 230000002950 deficient Effects 0.000 description 3
- 241000220317 Rosa Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は半導体記憶装置に係シ、特に自己診断機能を有
する半導体記憶装置に関する。
する半導体記憶装置に関する。
(従来の技術〉
従来、半導体記憶装置を用いたワークステーション機器
等のシステムを構成する場合、これらの半導体記憶装置
に不良メモリセルがあるかないかのチエツクを行うため
には、メモリチップ外部からメモリセルを1つづつ選択
し、選択したメモリセルに対しであるデータを書き込み
、次に上記書き込んだデータが正しく読み出されるか否
かを確認することで行っている@ しかし、半導体記憶装置の大容量化、低価格化に伴い、
1システムに使用される半導体記憶装置の総容量は大き
なものになっている。このため、システム運用開始時に
各半導体記憶装置に不良がないかどうかをチエツクしよ
うとすると、それに必要な時間は莫大なものとなシ、そ
の結果、システムのスタートアップが遅くな9、使い勝
手が悪くなるおそれがある。また、半導体記憶装置の故
障診断を外部のCPU (中央処理装置)の制御によシ
行うことは、CPUの負担が大きくなシ、半導体記憶装
置の故障診断中はCPUが占有されてしまうという欠点
がある。
等のシステムを構成する場合、これらの半導体記憶装置
に不良メモリセルがあるかないかのチエツクを行うため
には、メモリチップ外部からメモリセルを1つづつ選択
し、選択したメモリセルに対しであるデータを書き込み
、次に上記書き込んだデータが正しく読み出されるか否
かを確認することで行っている@ しかし、半導体記憶装置の大容量化、低価格化に伴い、
1システムに使用される半導体記憶装置の総容量は大き
なものになっている。このため、システム運用開始時に
各半導体記憶装置に不良がないかどうかをチエツクしよ
うとすると、それに必要な時間は莫大なものとなシ、そ
の結果、システムのスタートアップが遅くな9、使い勝
手が悪くなるおそれがある。また、半導体記憶装置の故
障診断を外部のCPU (中央処理装置)の制御によシ
行うことは、CPUの負担が大きくなシ、半導体記憶装
置の故障診断中はCPUが占有されてしまうという欠点
がある。
このような問題点を解決するためには、半導体記憶装置
自体に自己診断機能を持たせることが考えられるが、半
導体記憶装置の使用開始時に自己診断を自動的に行うた
めの具体的な構成は未だ提案されていない。
自体に自己診断機能を持たせることが考えられるが、半
導体記憶装置の使用開始時に自己診断を自動的に行うた
めの具体的な構成は未だ提案されていない。
(発明が解決しようとする問題点)
本発明は、上記したような使用開始時の自己診断を自動
的に行うための具体的構成を提案するものであシ、電源
投入時に内部メモリセルに不良が発生しているか否かの
自己診断を自動的に行うことができ、応用システムにお
ける運用開始時のチエツク時間を大幅に短縮することが
でき、システムのスタートアップの高速化を図9得る自
己診断機能付き半導体記憶装置を提供することを目的と
する。
的に行うための具体的構成を提案するものであシ、電源
投入時に内部メモリセルに不良が発生しているか否かの
自己診断を自動的に行うことができ、応用システムにお
ける運用開始時のチエツク時間を大幅に短縮することが
でき、システムのスタートアップの高速化を図9得る自
己診断機能付き半導体記憶装置を提供することを目的と
する。
[発明の構成]
(問題点を解決するための手段)
本発明の自己診断機能付き半導体記憶装置は、半導体記
憶装置本来の回路のほかに、電源投入検知回路、発振器
、自己診断制御回路、自己診断用アドレス発生回路、自
己診断用書込みデータ発生回路、データマルチプレクサ
、故障診断・故障信号発生回路を具備することを特徴と
するもので有シ、電源投入時に自己診断制御動作を開始
し、内部メモリセルに不良が発生しているか否かを自動
的に自己診断し、もし不良が検出されれは故障信号を出
力するようにしたものである。
憶装置本来の回路のほかに、電源投入検知回路、発振器
、自己診断制御回路、自己診断用アドレス発生回路、自
己診断用書込みデータ発生回路、データマルチプレクサ
、故障診断・故障信号発生回路を具備することを特徴と
するもので有シ、電源投入時に自己診断制御動作を開始
し、内部メモリセルに不良が発生しているか否かを自動
的に自己診断し、もし不良が検出されれは故障信号を出
力するようにしたものである。
(作用)
電源投入と同時に内部メモリセルの不良発生の有無を自
己診断するモードに入力、自動的に自己診断を完了し、
もし誤りが検出されれは、故障信号(エラーフラグ)を
外部に出力することが可能になる。従って、このような
自己診断機能付きの半導体記憶装置を1個または複数個
用いたシステムの運用開始時に、半導体記憶装置に電源
を投入するだけでシステムのCPUに負担をかけずにそ
れぞれ自動判定が可能になるので、システム運用開始時
のチエツク時間の大幅な短縮化、スタートアップの高速
化を図ることができる〇 (実施例) 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
己診断するモードに入力、自動的に自己診断を完了し、
もし誤りが検出されれは、故障信号(エラーフラグ)を
外部に出力することが可能になる。従って、このような
自己診断機能付きの半導体記憶装置を1個または複数個
用いたシステムの運用開始時に、半導体記憶装置に電源
を投入するだけでシステムのCPUに負担をかけずにそ
れぞれ自動判定が可能になるので、システム運用開始時
のチエツク時間の大幅な短縮化、スタートアップの高速
化を図ることができる〇 (実施例) 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第1図は自己診断機能付きDRAM (ダイナミック型
ランダム・アクセス・メモリ)を示している。1はダイ
ナミック型メモリセルが行列状に配置されたメモリセル
アレイ、2は上記メモリセルアレイ1の行選択を行うロ
ウデコーダ、3は上記メモリセルアレイ1の各列に対応
して設けられたセンスアンプ、4は上記メモリセルアレ
イ1の列選択を行うカラムデコーダ、5は上記センスア
ンf3との間でデータの入出力を行うデータ入出力パッ
7ア、Doutは外部出力端子に出力する出力データ、
Addは外部アドレス端子から入力する複数ビットのア
ドレス入力、6は後述する自己診断制御回路7による制
御に基いて自己診断用のアドレス指定を行うだめの内部
アドレスを発生するアドレスカウンタ(リフレッシュ用
のアドレス指定を行うためのアドレスカウンタと兼用し
てもよい]、8は前記アドレス入力または上記アドレス
カウンタ6の内部アドレス出力を前記自己診断開始信号
7による制御に基いて切換選択し、前記ロウデコーダ2
およびカラムデコーダ4へ入カスるアドレスバッファ拳
マルチプレクサである。Dinは外部入力端子から入力
する入力データ、9は前記自己診断制御回路7による制
御に基いて自己診断用書込みデータを発生する書込みデ
ータ発生回路、10は前記入力データまたは上記書込み
データ発生回路9の書込みデータ出力を前記自己診断制
御回路7による制御に基いて切換選択し、前記データ入
出力パッファ5に入力するデータマルチプレクサ、11
は前記自己診断制御回路7の動作クロックを発生するク
ロック発振器、12は上記DRAMの電源投入時を検知
して自己診断開始信号を発生し、これを前記自己診断制
御回路7に供給する電源投入検知回路、13は自己診断
制御回路2による制御に基いてデータマルチ!レクチ1
0の書込みデータ出力とデータ出力バッファ5の読み出
しデータとの比較を行い、両データが不一致のときはメ
モリセルに故障があると判断してその旨を外部に知らせ
るための故障信号を出力し、自己診断が終了したときは
その旨を外部に苅らせる丸めの自己診断終了信号を出力
する故障診断・故障信号発生回路である。
ランダム・アクセス・メモリ)を示している。1はダイ
ナミック型メモリセルが行列状に配置されたメモリセル
アレイ、2は上記メモリセルアレイ1の行選択を行うロ
ウデコーダ、3は上記メモリセルアレイ1の各列に対応
して設けられたセンスアンプ、4は上記メモリセルアレ
イ1の列選択を行うカラムデコーダ、5は上記センスア
ンf3との間でデータの入出力を行うデータ入出力パッ
7ア、Doutは外部出力端子に出力する出力データ、
Addは外部アドレス端子から入力する複数ビットのア
ドレス入力、6は後述する自己診断制御回路7による制
御に基いて自己診断用のアドレス指定を行うだめの内部
アドレスを発生するアドレスカウンタ(リフレッシュ用
のアドレス指定を行うためのアドレスカウンタと兼用し
てもよい]、8は前記アドレス入力または上記アドレス
カウンタ6の内部アドレス出力を前記自己診断開始信号
7による制御に基いて切換選択し、前記ロウデコーダ2
およびカラムデコーダ4へ入カスるアドレスバッファ拳
マルチプレクサである。Dinは外部入力端子から入力
する入力データ、9は前記自己診断制御回路7による制
御に基いて自己診断用書込みデータを発生する書込みデ
ータ発生回路、10は前記入力データまたは上記書込み
データ発生回路9の書込みデータ出力を前記自己診断制
御回路7による制御に基いて切換選択し、前記データ入
出力パッファ5に入力するデータマルチプレクサ、11
は前記自己診断制御回路7の動作クロックを発生するク
ロック発振器、12は上記DRAMの電源投入時を検知
して自己診断開始信号を発生し、これを前記自己診断制
御回路7に供給する電源投入検知回路、13は自己診断
制御回路2による制御に基いてデータマルチ!レクチ1
0の書込みデータ出力とデータ出力バッファ5の読み出
しデータとの比較を行い、両データが不一致のときはメ
モリセルに故障があると判断してその旨を外部に知らせ
るための故障信号を出力し、自己診断が終了したときは
その旨を外部に苅らせる丸めの自己診断終了信号を出力
する故障診断・故障信号発生回路である。
次に、上記DRAMにおける自己診断動作について説明
する。電源が投入されると、電源投入検知回路12は自
己診断制御回路7に自己診断開始信号を供給する。する
と、自己診断制御回路7は、クロック発振器11からの
クロック信号に基いて自己診断制御動作を開始し、アド
レスカウンタ6、アドレスバッファ・マルチプレクサ8
、書込みデータ発生回路9、データマルチプレクサ10
、故障診断・故障信号発生回路13に対して制御信号を
供給する。これによシ、アドレスカウンタ6は前記メモ
リセルアレイ1内の全てのメモリセルを順次選択するた
めの内部アドレス(ロウアドレスおよびカラムアドレス
からなる〕を順次発生し、書込みデータ発生回路9は例
えば@0”レベルデータを連続して発生する。また、前
記アドレスバッファ倫マルチプレクサ8は、上記アドレ
スカウンタ6で発生された内部アト“レスを選択し、ロ
ウデコーダ2およびカラムデコーダ4に供給する。
する。電源が投入されると、電源投入検知回路12は自
己診断制御回路7に自己診断開始信号を供給する。する
と、自己診断制御回路7は、クロック発振器11からの
クロック信号に基いて自己診断制御動作を開始し、アド
レスカウンタ6、アドレスバッファ・マルチプレクサ8
、書込みデータ発生回路9、データマルチプレクサ10
、故障診断・故障信号発生回路13に対して制御信号を
供給する。これによシ、アドレスカウンタ6は前記メモ
リセルアレイ1内の全てのメモリセルを順次選択するた
めの内部アドレス(ロウアドレスおよびカラムアドレス
からなる〕を順次発生し、書込みデータ発生回路9は例
えば@0”レベルデータを連続して発生する。また、前
記アドレスバッファ倫マルチプレクサ8は、上記アドレ
スカウンタ6で発生された内部アト“レスを選択し、ロ
ウデコーダ2およびカラムデコーダ4に供給する。
また、データマルチプレクサ10は、上記書込みデータ
発生回路9で発生される書込みデータを選択し、データ
入出力バラ775に供給する。このデータは前記センス
アンプ3を経由し、このとき前記内部アドレスにより選
択されているメモリセルに書き込みが行われる。このよ
うな動作により、メモリセルアレイ1内の順次選択され
る全てのメモリセルに対して書込みが完了すると、デー
タ入出力バッファ5は読み出しモードになシ、前記アド
レスカウンタ6は再びメモリセルアレイ1内の全てのメ
モリセルを順次選択するように内部アドレスを順次発生
する。同時に、故障診断・故障信号発生回路13は、デ
ータ入出力バッファ5を介して各メモリセルから順次読
み出されるセルデータと、データマルチプレクサ10で
選択されている書込みデータ発生回路9からの@O”レ
ベルデータの一致、不一致を順次検出し、両データが不
一致のときに故障信号を出力し、全てのメモリセルに対
して自己診断が完了すると自己診断終了信号を発生する
。
発生回路9で発生される書込みデータを選択し、データ
入出力バラ775に供給する。このデータは前記センス
アンプ3を経由し、このとき前記内部アドレスにより選
択されているメモリセルに書き込みが行われる。このよ
うな動作により、メモリセルアレイ1内の順次選択され
る全てのメモリセルに対して書込みが完了すると、デー
タ入出力バッファ5は読み出しモードになシ、前記アド
レスカウンタ6は再びメモリセルアレイ1内の全てのメ
モリセルを順次選択するように内部アドレスを順次発生
する。同時に、故障診断・故障信号発生回路13は、デ
ータ入出力バッファ5を介して各メモリセルから順次読
み出されるセルデータと、データマルチプレクサ10で
選択されている書込みデータ発生回路9からの@O”レ
ベルデータの一致、不一致を順次検出し、両データが不
一致のときに故障信号を出力し、全てのメモリセルに対
して自己診断が完了すると自己診断終了信号を発生する
。
なお、通常の読み出し動作、誓き込み動作は、従来と同
様に行われるものであシ、アドレスバッファ・マルチプ
レクサ8はアドレス入力またはりフレッシュアドレスを
選択し、データマルチプレクサ10は入カデータD1n
t−選択する。
様に行われるものであシ、アドレスバッファ・マルチプ
レクサ8はアドレス入力またはりフレッシュアドレスを
選択し、データマルチプレクサ10は入カデータD1n
t−選択する。
なお、上記実施例では、“0′データの遵+!書き込み
を行った場合の自己診断を行ったが、当然、@1”デー
タの連続曹き込み、あるいは10mデータと@1”デー
タとを組み合わせからなるアト“レス依存性を有するチ
エッカ−パターンの書キ込みを行うことによって自己診
断を行うことも可能である。
を行った場合の自己診断を行ったが、当然、@1”デー
タの連続曹き込み、あるいは10mデータと@1”デー
タとを組み合わせからなるアト“レス依存性を有するチ
エッカ−パターンの書キ込みを行うことによって自己診
断を行うことも可能である。
また、上記実施例のDRAMは1ビツト構成のものを示
したが、多ビツト構成のものについても本発明を通用し
得ることは勿論である。
したが、多ビツト構成のものについても本発明を通用し
得ることは勿論である。
[発明の効果コ
上述したよ5に本発明の自己診断機能付き半導体記憶装
置によれば、電源投入時に内部メモリセルに不良が発生
しているか否かの自己診断を自動的に行うことができる
。したがって、この半導体記憶装置を1個または複数個
使用した応用システムにおいて、その運用開始時にCP
Uや周辺チップに負担をかけることなく、半導体記憶装
置のチエツク時間を大幅に短縮することができ、システ
ムのスタートアップの高速化を図ることができる。
置によれば、電源投入時に内部メモリセルに不良が発生
しているか否かの自己診断を自動的に行うことができる
。したがって、この半導体記憶装置を1個または複数個
使用した応用システムにおいて、その運用開始時にCP
Uや周辺チップに負担をかけることなく、半導体記憶装
置のチエツク時間を大幅に短縮することができ、システ
ムのスタートアップの高速化を図ることができる。
第1図は本発明の一実施例に係る自己診断機能付きDR
AMの主要部を示すブロック図である。 1・・・メモリセルアレイ、2・・・ロウデコーダ、3
・・・センスアンプ、4・・・カラムデコーダ、5・・
・データ入出力バッファ、6・・・アドレスカウンタ、
7・・・自己診断制御回路、8・・・アドレスバッファ
・マルチプレクサ、9・・・自己診断機能付みデータ発
生回路、10・・・データマルチプレクサ、11・・・
クロック発生器、12・・・電源投入検知回路、13・
・・故障診断・故障信号発生回路。 出願人代理人 弁理土鈴 江 武 彦
AMの主要部を示すブロック図である。 1・・・メモリセルアレイ、2・・・ロウデコーダ、3
・・・センスアンプ、4・・・カラムデコーダ、5・・
・データ入出力バッファ、6・・・アドレスカウンタ、
7・・・自己診断制御回路、8・・・アドレスバッファ
・マルチプレクサ、9・・・自己診断機能付みデータ発
生回路、10・・・データマルチプレクサ、11・・・
クロック発生器、12・・・電源投入検知回路、13・
・・故障診断・故障信号発生回路。 出願人代理人 弁理土鈴 江 武 彦
Claims (1)
- 半導体記憶装置本来の回路のほかに、自己診断用書込み
データを発生する回路と、メモリセルアレイ内のメモリ
セルの選択を制御し、選択されたメモリセルに前記自己
診断用書込みデータを書き込ませたのち読み出させるよ
うに制御する自己診断制御回路と、この自己診断制御回
路による制御に基いてメモリセルから読み出されたデー
タに誤りが生じているか否かを診断し、その結果を出力
する故障診断・故障信号発生回路と、前記自己診断制御
回路の動作を規定するクロックを発生する発振器と、電
源投入時を検知して前記自己診断制御回路による自己診
断制御動作を開始させる電源投入検知回路とを具備する
ことを特徴とする自己診断機能付き半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62252842A JPH0196898A (ja) | 1987-10-07 | 1987-10-07 | 自己診断機能付き半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62252842A JPH0196898A (ja) | 1987-10-07 | 1987-10-07 | 自己診断機能付き半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0196898A true JPH0196898A (ja) | 1989-04-14 |
Family
ID=17242942
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62252842A Pending JPH0196898A (ja) | 1987-10-07 | 1987-10-07 | 自己診断機能付き半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0196898A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02116080A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 半導体メモリ |
JPH033200A (ja) * | 1989-05-30 | 1991-01-09 | Nec Corp | 半導体記憶装置 |
JPH03290899A (ja) * | 1990-04-06 | 1991-12-20 | Toshiba Corp | 半導体不揮発性メモリ装置 |
JPH04114400A (ja) * | 1990-09-05 | 1992-04-15 | Nec Corp | 組み込み自己テスト方式 |
JPH0793998A (ja) * | 1993-06-30 | 1995-04-07 | Internatl Business Mach Corp <Ibm> | 集積回路 |
US7762707B2 (en) | 2004-10-05 | 2010-07-27 | Samsung Electronics Co., Ltd | Backlight unit |
US9092333B2 (en) | 2013-01-04 | 2015-07-28 | International Business Machines Corporation | Fault isolation with abstracted objects |
-
1987
- 1987-10-07 JP JP62252842A patent/JPH0196898A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02116080A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 半導体メモリ |
JPH033200A (ja) * | 1989-05-30 | 1991-01-09 | Nec Corp | 半導体記憶装置 |
JPH03290899A (ja) * | 1990-04-06 | 1991-12-20 | Toshiba Corp | 半導体不揮発性メモリ装置 |
JPH04114400A (ja) * | 1990-09-05 | 1992-04-15 | Nec Corp | 組み込み自己テスト方式 |
JPH0793998A (ja) * | 1993-06-30 | 1995-04-07 | Internatl Business Mach Corp <Ibm> | 集積回路 |
US7762707B2 (en) | 2004-10-05 | 2010-07-27 | Samsung Electronics Co., Ltd | Backlight unit |
US9092333B2 (en) | 2013-01-04 | 2015-07-28 | International Business Machines Corporation | Fault isolation with abstracted objects |
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