KR100489999B1 - 반도체 장치, 시스템, 및 메모리 액세스 제어 방법 - Google Patents

반도체 장치, 시스템, 및 메모리 액세스 제어 방법 Download PDF

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Abstract

하나 이상의 리던던트 블록을 포함하는 메모리 블록들 (110 내지 114) 이 결함블록인지를 판정하는 테스트 회로들 (150 내지 154) 을 메모리 블록들내에 각각 포함한다. 디코딩 룰 발생 회로 (13) 는 디코딩 룰을 발생시켜 결함 블록에 액세스할 수 없게 하고, 그 발생된 디코딩 룰을 디코딩-룰 신호 (RUL) 로서 출력한다. 디코딩 룰 하에서, 리던던트 어드레스 디코더 (14) 는 결함 블록(들)을 제외한 메모리 블록들에 액세스할 수 있도록, 어드레스 신호 (ADDR) 를 디코드한다.

Description

반도체 장치, 시스템, 및 메모리 액세스 제어 방법{SEMICONDUCTOR DEVICE, SYSTEM, AND METHOD OF CONTROLLING ACCESSING TO MEMORY}
본 발명은 신뢰성 있는 메모리를 구비하는 반도체 장치, 이 메모리에 접속을 제어하는 시스템 및 방법에 관한 것이다.
최근, 그 안에 반도체 메모리 (예를 들면, 랜덤 액세스 메모리 등) 가 설치되어 있는 ASIC (응용 주문형 직접 회로) 와 같은 논리 직접 회로 장치에서, 반도체 메모리의 용량이 증가해 왔다. 따라서, 단일 논리 집적 회로 장치내에서, 반도체 메모리에 의해 점유되는 면적이 더욱 크게 되었고, 트랜지스터의 개수도 증가하게 되었다.
반도체 메모리의 복수의 메모리 셀내에 단지 하나의 단일 결함 메모리 셀이 존재하는 경우에도, 반도체 메모리는 만족스럽게 동작하지 못한다. 논리 집적 회로 장치가, 이러한 결함 메모리 셀을 갖는 반도체 메모리 장치를 구비하는 경우, 이 논리 집적 회로 장치를 결함 회로 장치로서 취급한다. 따라서, 생산 수율을 개선하기 위해서는, 이러한 결함 메모리 셀을 갖는 메모리 장치를 복구하는 소위 "메모리 복구 방법" 이 요청되어 진다.
하나의 메모리 복구 방법에 따르면, 리던던트 메모리 셀은 메모리 장치내에 준비하고, 결함 메모리 셀을 리던던트 메모리 셀로 교체한다. 내부에, 이러한 메모리 장치가 설치되어 있는 논리 집적 회로 장치에는, 리던던트 셀을 이용하여 결함 메모리 셀을 교체하기 위한 리던던트 회로 (복구 회로) 가 구비되어 있다.
이하, 리던던트 회로가 동작하는 방식을 설명한다. 리던던트 회로는 웨이퍼 테스트시에 검출되었던 결함 메모리 셀의 어드레스를 기억한다. 결함 메모리 셀의 어드레스가 지정되는 경우에, 리던던트 회로는, 이 결함 메모리 셀에 액세스할 수 없게 하고, 그 대신에 이 리던던트 메모리 셀에 액세스할 수 있게 한다. 이와 같은 방식으로, 결함 메모리 셀이 리던던트 메모리 셀로 교체되는 경우에는, 메모리 장치를 구비하는 반도체 집적 회로 장치가 정상적으로 동작할 수 있도록 복구할 수 있다.
상술한 방법에 따르면, 반도체 집적 회로를 패키지화하기 이전에 결함 메모리 셀의 어드레스를 기억한다. 따라서, 패키지화 한후 결함 메모리 셀이 생기는 경우에는, 반도체 집적 회로 장치를 복구할 수 없다.
따라서, 결함 메모리 셀을 복구하는 방법으로서, 그 이용 시점에서, 자동적으로, 그 안에 포함되는 임의의 결함 검출 메모리 셀을 검출하고, 결함 메모리 셀을 리던던트 메모리 셀로 교체하기 위한 시스템이 요구된다. 이러한 시스템은, 예를 들면, 일본 특개평 10-242288호에 개시되어 있다.
상술한 구조를 갖는 논리 집적 회로 (LSI; 100) 가 도 9 에 도시되어 있다. 도 9 에 도시되는 논리 집적 회로 (100) 는 논리 회로 (LC; 101) 및 랜덤 액세스 메모리 (RAM; 102) 를 구비한다. 이 랜덤 액세스 메모리 (102) 는 "X" 어드레스 방향과 "Y" 어드레스 방향으로 어레이되는 리던던트 소자들을 갖는 반도체 메모리를 구비한다. 빌드인 셀프 테스트 회로 (BIST; 103) 및 리던던트 어드레스 스위칭 회로 (RAXC; 104) 가 논리 회로 (101) 와 랜덤 액세스 메모리 (102) 사이에 배열된다. 이 논리 집적 회로 (100) 내에 구비된 회로들은 어드레스 버스 (ADDR), 데이터 버스 (DATA), 및 제어 신호 버스 (CTL) 를 통하여 서로 접속되어 있다.
빌드인 셀프 테스트 회로 (103) 는 파워 온 리세트시, 랜덤 액세스 메모리 (102) 의 기능 테스트를 수행한다. 리던던트 어드레스 스위칭 회로 (104) 는 빌드인 셀프 테스트 회로 (103) 로부터의 테스트 결과를 수신하여, 결함 소자를 리던던트 소자로 자동 교체한다.
최근에는, 큰 용량을 갖는 메모리에 대하여, 복수의 블록으로 분할되는 랜덤 액세스 메모리를 갖는 구성을 개발해 왔다. 그러나, 상술한 시스템에서는, 패키지화한 후에 블록이 열화되는 경우, 결함 블록을 복구할 수 없다. 예를 들어, 인에이블 신호들의 라인이 삭제되거나 블록 디코더에 결함이 있는 경우에, 메모리 블록에 액세스할 수 없게 된다. 따라서, 복수의 블록들중 단지 하나의 결함 블록이 전체 메모리 장치를 결함상태로 만든다.
본 발명은 상술한 문제들을 고려하였다. 따라서, 본 발명의 목적은 신뢰성있는 메모리를 구비하는 반도체 장치, 이 메모리에 액세스하는 것을 제어하는 시스템 및 방법을 제공하는 것이다.
본 발명의 다른 목적은 복수의 메모리 블록을 구비하는 고신뢰성의 반도체 장치와 이 메모리에의 액세스하는 것을 제어하는 시스템 및 방법을 제공하는 것이다.
상술한 목적을 달성하기 위하여, 본 발명의 제 1 태양에 따르면, 반도체 장치가 제공되는데, 이 반도체 장치는,
복수의 메모리 블록 및 하나 이상의 리던던트 메모리 블록을 구비하는 메모리 회로 (11);
블록들 단위로 상기 메모리 회로 (11) 의 기능 테스트를 수행하는 테스트 회로 (15);
상기 복수의 메모리 블록들중에서 상기 테스트 회로 (15) 에 의해 결함으로서 판정되는 하나 이상의 메모리 블록들을 피하면서, 결함으로서 판정되는 하나 이상의 메모리 블록들과 동일한 개수의 하나 이상의 리던던트 메모리 블록에 액세스할 수 있도록, 액세스가능한 메모리 블록들을 선택하기 위한 선택 룰을 발생시키는 선택 룰 발생 회로 (13);
상기 선택 룰 발생 회로 (13) 에 의해 발생되는 선택 룰에 기초하여 액세스가능 메모리 블록을 선택하는 블록 선택 회로 (14), 및
액세스가능한 메모리 블록들에 액세스하여 상기 메모리 블록으로부터 데이터를 판독하거나 상기 메모리 블록에 데이터를 기록하는 논리 회로 (12) 를 구비한다.
테스트 회로 (15) 는 각각의 상기 메모리 블록에 제공될 수 있다.
테스트 회로 (15) 는 상기 논리 회로 (12) 내에 구비될 수 있다.
선택-룰 발생 회로 (13) 는 상기 논리 회로 (12) 내에 구비될 수 있다.
테스트 회로 (15) 및 상기 선택-룰 발생 회로 (13) 는 상기 논리 회로 (12) 내에 구비될 수 있다.
상술한 목적을 달성하기 위하여, 본 발명의 제 2 태양에 따르면, 본 발명의 제 1 태양에 따른 반도체 장치를 구비하는 시스템이 제공된다.
상술한 목적을 달성하기 위하여, 본 발명의 제 3 태양에 따르면, 복수의 메모리 블록 및 하나 이상의 리던던트 메모리 블록을 구비하는 메모리 회로에 액세스하는 것을 제어하는 방법을 제공하며, 이 방법은,
상기 메모리 블록들 단위로 상기 메모리 회로의 기능 테스트를 수행하여, 복수의 메모리 블록들 각각이 결함블록인지를 판정하는 단계;
상기 다수의 메모리 블록들 중 상기 테스트에 의해 결함블록으로 판정되는 하나 이상의 메모리 블록들을 피하면서, 결함 블록으로 판정되는 하나 이상의 메모리 블록들과 동일한 개수의 하나 이상의 리던던트 메모리 블록에 액세스할 수 있도록, 액세스가능한 메모리 블록들을 선택하기 위한 선택 룰을 발생시키는 단계;
상기 발생된 선택 룰에 기초하여, 상기 액세스가능한 메모리 블록들을 선택하는 단계; 및
상기 액세스가능 메모리 블록에 액세스하여 상기 메모리 블록으로부터 데이터를 판독하거나 상기 메모리 블록에 데이터를 기록하는 단계를 구비한다.
본 발명의 목적과 이점들을, 다음의 상세한 설명 및 첨부된 도면을 통하여 상세히 설명한다.
이하, 본 발명의 실시예에 따른 논리 집적 회로 장치를 첨부된 도면을 통하여 설명한다.
도 1 은 본 발명의 실시예에 따른 논리 집적 회로 장치 (LSI; 10) 를 도시하는 블록도이다. 논리 집적 회로 장치 (10) 는 소정의 컴퓨터 시스템내에, CPU (중앙 처리 장치) 와 같이 다른 도시하지 않은 기능 블록과 함께 구비된다.
도 1 에 도시된 바와 같이, 본 발명의 실시예에 따른 논리 집적 회로 장치 (10) 는 제 0 내지 제 4 랜덤 액세스 메모리 블록들 (RAMB0 내지 RAMB4; 110 내지 114), 논리 회로 (LC; 12), 디코딩-룰 발생 회로 (RULG; 13), 및 리던던트 어드레스 디코더 (RDEC; 14) 를 구비한다.
제 0 내지 제 4 랜덤 액세스 메모리 블록 (110 내지 114) 은 그 논리 집적 회로 장치의 내부 회로로서 반도체 메모리를 형성하도록, 논리 집적 회로 장치 (10) 내에 구비된다. 각각의 제 0 내지 제 4 랜덤 엑세스 메모리 블록 (110 내지 114) 은 동적 램 또는 정적 램과 같은 휘발성 반도체 메모리로 형성되는 복수의 메모리 셀을 포함한다.
제 0 내지 제 4 랜덤 엑세스 메모리 블록 (110 내지 114) 들 중 하나는 리던던트 메모리 블록으로서 설정되고, 그 나머지 블록들은 액세스가능한 메모리 블록으로서 사용된다. 본 실시예에서는, 제 4 랜덤 액세스 메모리 블록을 리던던트 메모리 블록으로서 설정한다.
제 0 내지 제 4 랜덤 엑세스 메모리 블록 (110 내지 114) 은 제 0 내지 제 4 빌드인 셀프 테스트 회로 (BIST0 내지 BIST4; 150 내지 154) 를 각각 포함한다. 각각의 제 0 내지 제 4 빌드인 셀프 테스트 회로 (150 내지 154) 는 그 메모리 블록의 기능 테스트를 수행하여, 메모리 블록이 정상 상태인지 결함 상태인지를 판정한다. 각각의 제 0 내지 제 4 빌드인 셀프 테스트 회로 (150 내지 154) 는 그 판정 결과를 메모리 테스트 결과 신호 (MTRSLT) 로서 출력한다.
각각의 제 0 내지 제 4 빌드인 셀프 테스트 회로 (150 내지 154) 는 예를 들어, 파워 온 리세트시에 테스트를 수행한다.
논리 회로 (12) 는 예를 들어, 복수의 게이트 어레이 셀 또는 표준 셀의 조합으로 구성된다. 논리 회로 (12) 는 도시하지 않은 시스템 버스 등을 통하여 도시하지 않은 컴퓨터 시스템의 CPU에 접속된다.
논리 회로 (12) 는 제 0 내지 제 4 랜덤 엑세스 메모리 블록 (110 내지 114) 에 접속된다. 논리 회로 (12) 는 각각의 제 0 내지 제 4 랜덤 엑세스 메모리 블록 (110 내지 114) 에 어드레스 신호 (ADDR) 및 제어 신호 (CTL) 를 전송한다.
n 비트의 어드레스 신호 (ADDR) 는 메모리 어드레스를 지정한다. 즉, 어드레스 신호 (ADDR) 의 상위 2 bit 어드레스 신호 (ADDR0, ADDR1) 는 제 0 내지 제 3 랜덤 엑세스 메모리 블록 (110 내지 113) 들중 하나를 식별한다. 나머지 하위 비트 어드레스는 대응하는 메모리 블록내의 메모리 셀의 어드레스를 식별한다.
제어 신호 (CTL) 는 어드레스 신호 (ADDR) 에 의해 지정되는 메모리 셀에 대응하는 기억 장치로부터 데이터를 판독하거나 기억장치로 데이터를 기록하기 위한 판독 및 기록 동작을 제어한다.
제 0 내지 제 4 랜덤 액세스 메모리 블록 (110 내지 114) 중 임의의 하나로부터 판독되고, 제 0 내지 제 4 랜덤 엑세스 메모리 블록 (110 내지 114) 중 임의의 하나에 기록되는 데이터는, 데이터 버스 (DBUS; 18) 를 통하여 논리 회로 (12) 에 전송된다.
디코딩-룰 발생 회로 (13) 는 임의의 제 0 내지 제 4 빌드인 셀프 테스트 회로 (150 내지 154) 에 의해 출력되는 메모리 테스트 결과 신호 (MTRSLT) 를 수신한다. 디코딩-룰 발생 회로 (13) 는 후술하는 바와 같이, 리던던트 어드레스 디코더 (14) 에 의해 조회되는 디코딩 룰을 발생시키며, 리던던트 어드레스 디코더 (14) 에 그 발생된 디코딩 룰을 디코딩 룰 신호 (RUL) 로서 출력한다.
디코딩 룰 발생 회로 (13) 는 디코딩 룰을 발생시켜, 메모리 테스트에서 결함 블록으로서 판정되는 메모리 블록이 리던던트 메모리 블록으로 교체되도록 한다.
리던던트 어드레스 디코더 (14) 는 각각의 제 0 내지 제 4 빌드인 셀프 테스트 회로 (150 내지 154) 로부터의 메모리 테스트 결과 신호 (MTRSLT), 및 논리 회로 (12) 로부터의 2 bit 어드레스 신호 (ADDR0, ADDR1) 를 수신한다.
리던던트 어드레스 디코더 (14) 는 수신된 디코딩 룰 발생 신호 (RUL) 및 2 bit 어드레스 신호 (ADDR0, ADDR1) 에 기초하여 액세스가능한 메모리 블록을 선택적으로 활성화시킨다.
즉, 발생된 디코딩 룰에 기초하여, 리던던트 어드레스 디코더 (14) 는 메모리 테스트시에 결함 블록으로서 판정되는 메모리 블록 대신에, 리던던트 메모리 블록을 선택한다.
더 자세하게는, 리던던트 어드레스 디코더 (14) 는 인에이블 신호 (ENR0 내지 ENR4) 를 활성화시키거나 비활성화시키도록, 제 0 내지 제 4 랜덤 엑세스 메모리 블록 (110 내지 114) 에, 각각 "하이" 또는 "로우" 의 레벨을 갖는 인에이블 신호 (ENR0 내지 ENR4) 를 각각 출력한다. 본 실시예에서는, "하이" 레벨 신호는 해당 메모리 블록을 활성화시킨다.
좀더 자세하게는, "하이" 레벨로 설정되는 인에이블 신호의 수신시, 그 신호에 대응하는 메모리 블록은 액세스에 대해 활성화된다. 이와 반대로, "로우" 레벨로 설정되는 인에이블 신호의 수신시, 그 신호에 대응하는 메모리 블록은 액세스에 대해 비활성화 (디스에이블) 된다.
이하, 도 1 에 도시된 리던던트 어드레스 디코더 (14) 를 더욱 상세하게 설명한다. 도 2 는 본 실시예에 따른 논리 집적 회로 장치 (10) 에 구비된 리던던트 어드레스 디코더 (14) 의 구조를 나타낸다.
도 2에 도시된 바와 같이, 리던던트 어드레스 디코더 (14) 는 2 bit 어드레스 신호 (ADDR0, ADDR1) 및 디코딩-룰 신호 (RUL0 내지 RUL4) 를 입력하고, 5 bit 인에이블 신호 (ENR0 내지 ENR4) 를 출력한다.
상술한 바와 같은 입출력을 달성하기 위하여, 리던던트 어드레스 디코더 (14) 는 2 입력 4 출력 디코더 (DEC; 16) 및 제 0 내지 제 4 의 3입력 멀티플렉서 (MUX0 내지 MUX4; 170 내지 174) 를 구비한다.
디코딩-룰 신호들 (RUL0 내지 RUL4) 은 0 또는 1 의 값을 갖는다. 상술한 바와 같이, 디코딩-룰 신호 (RUL0 내지 RUL4) 는 메모리 테스트 결과 신호 (MTRSLT) 에 기초하여 설정된다. 리던던트 어드레스 디코더 (14) 는 디코딩 룰 신호 (RUL0 내지 RUL4) 를 수신하여, 아래 설명하는 바와 같이, 메모리 블록들중 하나를 비활성화하기 위한 신호들을 전송한다.
2 입력 4 출력 디코더 (16) 는 2 bit 어드레스 신호 (ADDR0, ADDR1) 를 수신하고, 제 0 내지 제 4 랜덤 액세스 메모리 블록 (110 내지 114) 에, 1 bit 데이터를 각각 포함하는 인에이블 신호 (EN0 내지 EN3) 를 각각 출력한다.
디코더 (16) 는 0 또는 1 의 값을 갖는 어드레스 신호 (ADDR0, ADDR1) 를 디코드하여, 인에이블 신호 (EN0 내지 EN3) 들중 하나를 "하이" 레벨 신호로서 설정한다.
각각의 제 0 내지 제 4 의 3 입력 멀티플렉서 (170 내지 174) 는 3 개의 입력 단자 (ia, ib, 및 ic), 2개의 선택 신호 입력 단자 (s1, s0), 및 출력 단자 (oa) 를 갖는다.
디코더 (16) 로부터 출력되는 인에이블 신호 (EN0) 는 제 0 의 3입력 멀티플렉서 (170) 의 제 1 입력 단자 (ia) 및 제 1 의 3입력 멀티플렉서 (171) 의 제 3 입력 단자 (ic) 모두에 입력된다.
디코더 (16) 의 인에이블 신호 (EN1) 는 제 1 의 3입력 멀티플렉서 (171) 의 제 1 입력 단자 (ia) 및 제 2 의 3입력 멀티플렉서 (172) 의 제 3 입력 단자 (ic) 모두에 입력된다.
디코더 (16) 의 인에이블 신호 (EN2) 는 제 2 의 3입력 멀티플렉서 (172) 의 제 1 입력 단자 (ia) 및 제 3 의 3입력 멀티플렉서 (173) 의 제 3 입력 단자 (ic) 모두에 입력된다.
디코더 (16) 의 인에이블 신호 (EN3) 는 제 3 의 3입력 멀티플렉서 (173) 의 제 1 입력 단자 (ia) 및 제 4 의 3입력 멀티플렉서 (174) 의 제 3 입력 단자 (ic) 모두에 입력된다.
레벨 "로우" 신호 (즉, "0") 는,
제 0 의 3입력 멀티플렉서 (170) 의 제 2 및 제 3 입력 단자 (ib 및 ic);
제 1 의 3입력 멀티플렉서 (171) 의 제 2 입력 단자 (ib);
제 2 의 3입력 멀티플렉서 (172) 의 제 2 입력 단자 (ib);
제 3 의 3입력 멀티플렉서 (173) 의 제 2 입력 단자 (ib); 및
제 4 의 3입력 멀티플렉서 (174) 의 제 1 및 제 2 입력 단자 (ia 및 ib) 에 입력된다.
디코딩 룰 신호 (RUL0) 는 제 0 의 3입력 멀티플렉서 (170) 의 선택 신호 입력 단자 (s1) 및 제 1 의 3입력 멀티플렉서 (171) 의 선택 신호 입력 단자 (s0) 에 입력된다.
디코딩 룰 신호 (RUL1) 는 제 1 의 3입력 멀티플렉서 (171) 의 선택 신호 입력 단자 (s1) 및 제 2 의 3입력 멀티플렉서 (172) 의 선택 신호 입력 단자 (s0) 에 입력된다.
디코딩 룰 신호 (RUL2) 는 제 2 의 3입력 멀티플렉서 (172) 의 선택 신호 입력 단자 (s1) 및 제 3 의 3입력 멀티플렉서 (173) 의 선택 신호 입력 단자 (s0) 에 입력된다.
디코딩 룰 신호 (RUL3) 는 제 3 의 3입력 멀티플렉서 (173) 의 선택 신호 입력 단자 (s1) 및 제 4 의 3입력 멀티플렉서 (174) 의 선택 신호 입력 단자 (s0) 에 입력된다.
디코딩 룰 신호 (RUL4) 는 제 4 의 3입력 멀티플렉서 (174) 의 선택 신호 입력 단자 (s1) 에 입력된다.
제 0 의 3입력 멀티플렉서 (MUX0; 170) 의 선택 신호 입력 단자 (s0) 로의 입력은 "로우" 레벨신호이다.
각각의 제 0 내지 제 4 의 3입력 멀티플렉서 (170 내지 174) 는,
선택 신호 입력 단자로의 신호 입력 (s1) 이 0 (s1=0) 이고 선택 신호 입력 단자로의 신호 입력 (s0) 이 0 (s0=0) 인 경우에, 제 1 입력 단자 (ia) 를 선택하고;
s1, s0 = 1, 0 인 경우에, 제 2 입력 단자 (ib) 를 선택하고;
s1, s0 = 1, 1 인 경우에, 제 3 입력 단자 (ic) 를 선택하며,
여기서, s1, s0 = 0, 1 은 금지된다.
각각의 제 0 내지 제 4 의 3입력 멀티플렉서 (170 내지 174) 는, 출력 단자 (oa) 로부터 각각의 선택 단자로의 신호 입력을 인에이블 신호 (ENR0 내지 ENR4) 들중 하나로서 출력한다.
디코딩 룰 발생 회로 (13) 는 아래에 설명하는 바와 같이, 어드레스 신호 (ADDR0, ADDR1) 및 디코딩 룰 신호 (RUL0 내지 RUL4) 에 기초하여 인에이블 신호 (ENR0 내지 ENR4) 를 발생시킨다.
사례 1
메모리 블록의 기능 테스트시에, 메모리 블록이 결함블록으로 판정되는 것이 없는 경우
이 경우에, 디코딩 룰 발생 회로 (13) 는 디코딩 룰 신호 (RUL0 내지 RUL4) 를 "로우" 레벨로서 출력한다. 제 4 멀티플렉서 (174) 로부터의 인에이블 신호 (ENR4) 를 항상 "로우" 레벨로 설정함으로써, 리던던트 제 4 랜덤 액세스 메모리 블록 (114) 을 비활성화시킨다.
특히, 어드레스 신호 ADDR0, ADDR1 = 0, 0 인 경우, 인에이블 신호 (ENR0) 는 "하이" 레벨로 설정되어, 제 0 랜덤 액세스 메모리 블록 (110) 을 활성화시키고;
어드레스 신호 ADDR0, ADDR1 = 1, 0 인 경우, 인에이블 신호 (ENR1) 는 "하이" 레벨로 설정되어, 제 1 랜덤 액세스 메모리 블록 (111) 을 활성화시키고;
어드레스 신호 ADDR0, ADDR1 = 0, 1 인 경우, 인에이블 신호 (ENR2) 는 "하이" 레벨로 설정되어, 제 2 랜덤 액세스 메모리 블록 (112) 을 활성화시키고;
어드레스 신호 ADDR0, ADDR1 = 1, 1 인 경우, 인에이블 신호 (ENR3) 는 "하이" 레벨로 설정되어, 제 3 랜덤 액세스 메모리 블록 (113) 을 활성화시킨다.
따라서, 인에이블 신호 (ENR4) 는 항상 레벨 "로우" 로 설정되어, 제 4 랜덤 액세스 메모리 블록 (114) 을 활성화시키지 않는다.
사례 2
리던던트 메모리 블록들 중 하나의 블록, 예를 들어 제 1 랜덤 액세스 메모리 블록 111 을 메모리 셀들의 기능적 테스팅시에 결합블록으로서 판정하는 경우
이 경우에, 디코딩-룰 발생 회로 (13) 는 "로우" 레벨로서 디코딩-룰 신호 (RUL0) 들을 그리고 "하이" 레벨로서 디코딩-룰 신호들 (RUL1 내지 RUL4) 을 출력한다. 제 1 멀티플렉서 (171) 로부터의 인에이블 신호 (ENR1) 을 항상 "로우" 레벨로 설정하는 반면에 제 4 멀티플렉서 (174) 로부터의 인에블 신호 (ENR4) 을 "하이" 레벨로 설정할 수 있다. 이렇게 함으로써, 리던던트 제 1 랜덤 액세스 메모리 블록 (111) 을 비활성화시키는 반면에 리던던트 제 4 랜덤 액세스 메모리 블록 (114) 을 활성화시킬 수 있다.
특히, 어드레스 신호 ADDR0, ADDR1 = 0. 0 인 경우에, 제 0 랜덤 액세스 메로리 블록 (110) 을 활성화시키기 위하여, 인에이블 신호 (ENR0) 를 "하이" 레벨로 설정하고;
어드레스 신호가 ADDR0 =1 이고 ADDR1=0 인 경우에, 제 2 랜덤 액세스 메모리 블록 (112) 을 활성화시키기 위하여, 인에이블 신호 (ENR2) 를 "하이" 레벨로 설정하고;
어드레스 신호가 ADDR0 = 0 이고 ADDR1 = 1 인 경우에, 제 3 랜덤 액세스 메모리 블록 (113) 을 활성화시키기 위하여, 인에이블 신호 (ENR3) 를 "하이" 레벨로 설정하고;
어드레스 신호가 ADDR = 1 이고 ADDR1 = 1 인 경우에, 제 4 랜덤 액세스 메모리 블록 (114) 을 활성화시키기 위하여. 인에이블 신호 (ENR4)를 "하이" 레벨로 설정한다.
따라서, 상술한 바와 같이 인에이블 신호 (ENR0 내지 ENR4) 를 설정함으로써, 제 1 랜덤 액세스 메모리 블록 (111) 을 활성화시키지 않고, 리던던트 제 4 랜덤 액세스 메모리 블록 (114)을 활성화시킬 수 있다.
보다 일반적으로, 인에이블 신호 (ENRn) 에 의해 활성화되는 랜덤 액세스 메모리 블록 (11n)(n 은 0,1,2,3,및 4 중 하나를 나타낸다) 이 결함 블록인 경우에, 디코딩-룰 신호(들)(RULn 내지 RUL4) 을 "하이" 레벨로 설정하는 반면에, 나머지 디코딩-룰 신호(들)를 "로우" 레벨로 설정한다. 상술한 바와 같이 디코딩-룰 신호 (RUL0 내지 RUL4) 를 설정함으로써, 인에이블 신호 (ENRn) 를 항상 비활성화시키는 반면에 나머지 디코딩-룰 신호들을 활성화시킬 수 있다.
다음으로, 상술된 구조를 가지는 논리 집적 회로 장치 (10) 의 동작들을 설명한다.
도 3 은 상술된 논리 집적 회로 장치 (10) 를 사용하여 반도체 메모리를 복구하는 복구 방법을 설명하는 흐름도를 나타낸다. 논리 집적 회로 장치 (10) 의 동작들을 예로서 설명하며, 본 발명을 이것으로 한정하지는 않는다.
논리 집적 회로 장치 (10) 가 ON 된 이후에 소정의 시점에서, 예를 들어 각각의 제 0 내지 4 랜덤 액세스 메모리 블록들 (110 내지 114) 에 포함된 제 0 내지 제 4 빌트인 셀프 테스트 회로들 각각은 블록내에 포함된 메모리 셀들의 기능 테스트를 수행한다 (단계 S1).
초기 상태에서, 제 4 랜덤 액세스 메모리 블록 (114) 을 리던던트 메모리 블록으로 설정한다고 가정한다. 다음으로, 논리 집적 회로 장치 (10) 의 초기 동작들을 설명한다.
제 0 내지 제 4 빌트인 셀프 테스트 회로들 (150 내지 154) 각각은 테스트 결과로부터 캐시 메모리 블록의 정상(good)/결함 메모리 정보를 획득한다. 정보 획득 후에, 제 0 내지 제 4 빌트인 셀프 테스트 회로들 (150 내지 154) 의 캐시는 메모리 테스트 결과 신호 MTRSLT (memory-test result signal) 로서 상기 획득된 정상/결함-메모리 정보를 디코딩-룰 발생 회로 (13) 로 출력한다. 제 0 내지 제 4 빌트인 셀프 테스트 회로들 (150 내지 154) 각각에, 그 내부에 하나 이상의 결함 메모리 셀들이 존재하는 경우에 그 메모리 블록을 결함 메모리 블록으로 판정한다.
디코딩-룰 발생 회로 (13) 은 그 수신된 테스트-결과 신호 MTRSLT 에 기초하여 디코딩 룰을 발생시키고, 그 발생된 디코딩 룰을 디코딩-룰 신호 (decoding-rule signal) RUL 로서 출력한다 (단계 S3). 메모리 블록이 결함블록으로 판정되는 경우에, 디코딩-룰 발생 회로 (13) 는 결함 메모리 블록에 액세스하는 것을 피하기 위하여 디코딩-룰 신호 RUL 을 발생시킨다.
어드레스 디코더 (14) 는 해당 메모리 블록을 지정하기 위하여, 디코딩-룰 신호 RUL 에 기초하여 수신된 어드레스 신호들 (ADDR0, ADDR1) 을 디코드한다. 결함 메모리 블록에 액세스하는 것을 피하고 리던던트 메모리 블록에 액세스하기 위하여, 디코딩 룰을 설정한다.
상술된 방식으로 리던던트 어드레스 디코더 (14) 를 설정한 후에, 논리 회로 (12) 는 메모리 블록들로부터 판독하거나 그 메모리 블록들에 기록하기 위하여 그 선택된 메모리 블록들에 액세스한다.
상술된 바와 같이, 이 실시예에 있어서, 논리 집적 회로 장치 (10) 를 패키지화 한 후, 결함 메모리 블록이 존재하는 경우에도, 그 논리 집적 회로 장치 (10) 를 사용하면서 결함 메모리 블록에 액세스하는 것을 피할 수 있다. 즉, 결함 메모리 블록을 리던던트 메모리 블록으로 교체함으로써 메모리 회로 자체를 복구한다. 따라서, 상술된 메모리 회로를 포함하는 반도체 집적 회로 장치 (LSI) 와 이러한 반도체 집적 회로 장치를 포함하는 컴퓨터 시스템을 높은 신뢰도로 구현할 수 있다.
본 발명을 상술된 실시예로 한정하지 않고, 이러한 실시예들을 다양하게 변경 및 변화시킬 수 있다. 다음으로, 상술된 실시예를 변경시키는 것에 대하여 설명한다.
상기 실시예에 있어서, 5 개의 랜덤 액세스 메로리 블록들 중 하나의 블록이 리던던트 메모리 블록인 경우에 대해 설명한다. 그러나, 본 발명을 이것으로 한정하지 않고, 다수의 리던던트 메모리 블록들이 다수의 (5 개 또는 그 이상) 메모리 블록들을 포함하는 경우에도 본 발명을 채택할 수 있다.
일반적으로, "n" 개의 메모리 블록들에 "m" 개의 리던던트 메모리 블록들이 포함되는 경우에, (n+m) 비트의 인에이블 신호들이 필요하다.
"n" 개의 인에이블 신호들을 "하이" 또는 "로우"의 레벨로 발생시키기 위하여, 어드레스 신호는 "log2(n)" 즉, 2를 밑으로 하는 (n) 의 로그, 이상의 최소 정수인 다수의 비트들을 포함하여야 한다. 논리 회로 (12) 로부터의 어드레스 신호들에 응답하여, 리던던트 어드레스 디코더 (14) 는 인에이블 신호(들)을 발생시킨다. 리던던트 어드레스 디코더가 "n" 비트의 어드레스 신호들을 수신하는 경우에, 리던던트 어드레스 디코더 (14) 는 (2n + m) 비트의 인에이블 신호들을 발생시킨다. 이 구조에서, 논리 집적 회로 장치에 "m" 개의 리던던트 메모리 블록들을 포함하는 경우에 본 발명을 채택할 수 있다.
도 4 는 리던던트 어드레스 디코더 (14) 가 메모리 회로용 구조를 가지는 경우를 나타내며, 여기서 4 개의 메모리 블록들에 2 개의 리던던트 메모리 블록들을 포함한다. 간단히 설명하기 위하여, 도 4 에서는, 도 2 에 나타낸 구성요소들과 동일한 구성요소들을 동일한 도면부호로 표시한다.
리던던트 어드레스 디코더 (14) 는 2 비트의 어드레스 신호들 (ADDR0, ADDR1) 의 입력에 응답하여, 6 비트의 인에이블 신호들 (ENR20 내지 ENR25)를 출력한다. 인에이블 신호들 (ENR20 내지 ENR25) 은 도시되지 않은 제 0 내지 3 메모리 블록들 (RAMB0 내지 RAMB3) 및 제 4 및 제 5 리던던트 메모리 블록 (RAMB4, RAMB5) 을 활성화시키거나 비활성화시킨다.
하나의 세트가 디코딩-룰 신호들 (RUL10 내지 RUL14) 을 포함하고, 나머지 하나 세트가 디코딩-룰 신호들 (RUL20 내지 RUL25) 을 포함하는 2 개의 세트의 디코딩-룰 신호들에 도 4 에 나타낸 리던던트 어드레스 디코더 (14) 를 입력한다. 다음으로, 2 개의 세트의 디코딩-룰 신호들 (RUL10 내지 RUL14, RUL20 내지 RUl25) 을 판정하는 방법을 설명한다.
제 10 내지 제 14 의 3-입력 멀티플렉서들 (1710 내지 1714) 과 제 20 내지 제 25 의 3-입력 멀티플렉서들 (1720 내지 1725) 각각은,
선택-신호 입력 단자 (s1) 이 0 이고 (s1=0), 선택-신호 입력 단자 (s0) 이 0 인 (s0=0) 경우에, 제 1 입력 단자를 선택하고;
s1, s0 = 1, 0 인 경우에, 제 2 입력 단자 (ib) 를 선택하고;
s1, s0 = 1, 1 인 경우에, 제 3 입력 단자 (ic) 를 선택하며;
여기서, s1, s0 = 0, 1은 금지된다.
제 10 내지 제 14 의 3-입력 멀티플렉서들 (1710 내지 1714) 및 제 20 내지 제 25 의 3-입력 멀티플렉서들 (1720 내지 1725) 각각은, 인에이블 신호들 (ENR0 내지 ENR4) 중 하나의 신호로서, 출력 단자 oa 로부터 각각의 선택된 단자들에 입력된 신호를 출력한다.
아래에 설명한 바와 같이, 디코딩 룰 발생 회로 (13) 는 어드레스 신호 (ADDR0, ADDR1) 및 디코딩-룰 신호 (RUL10 내지 RUL14 및 RUL20 내지 RUL25) 에 기초하여 인에이블 신호들 (ENR0 내지 ENR4) 을 발생시킨다.
사례 3
메모리 블록들의 기능 테스트시에 메모리 블록이 결함블록으로 판정되는 것이 없는 경우
사례 3 에서, 디코딩 룰 발생 회로 (13) 는 디코딩-룰 신호들 (RUL10 내지 RUL14 및 RUL20 내지 RUL25) 을 "로우" 레벨로 출력한다.
이 경우에, 전체 디코딩-룰 발생 신호들 (RUL10 내지 RUL14 및 RUl20 내지 RUl25) 을 "로우" 레벨로 설정한다. 이때에, 제 10 내지 제 14 및 제20 내지 제 25 의 3-입력 멀티플렉서들 (1710 내지 1714 및 1720 내지 1725 ) 은 입력 단자 (ia) 를 선택한다.
제 14 의 3-입력 멀티플렉서 (1714) 의 입력 단자 (ia) 에 "로우" 레벨 신호를 입력하는 반면에 그 출력 단자 (oa) 는 "로우" 레벨을 나타내는 인에블 신호 (EN14) 를 출력한다. 이 구조에서, 제 24 의 3-입력 멀티플렉서 (1724) 로 "로우" 레벨 신호를 입력한다. 제 25 의 3-입력 멀티플렉서 (1725) 의 입력 단자 (ia) 에 "로우" 레벨을 입력한다. 각각의 제 24 및 제 25 의 3-입력 멀티플렉서 (1724 및 1725) 의 출력 단자 (oa) 로부터 "로우" 레벨을 나타내는 인에이블 신호들 (ENR24, ENR25) 을 각각 출력한다. 따라서, 인에이블 신호들 (ENR24, ENR25) 을 수신하는 제 4 및 제 5 의 메모리 블록들 (RAM4, RAM5) 을 항상 비활성화시킨다.
특히, 어드레스 신호가 ADDR0 = 0 이고 ADDR1 = 0 인 경우에, 인에이블 신호 (ENR20)를 "하이"레벨로 설정하여, 제 0 의 랜덤 액세스 메모리 블록 (110) 을 활성화시키고;
어드레스 신호가 ADDR0 = 1 이고 ADDR1 = 0 인 경우에, 인에이블 신호 (ENR21) 를 "하이" 레벨로 설정하여, 제 2 랜덤 액세스 메모리 블록 (111) 을 활성화시키고;
어드레스 신호가 ADDR0 = 0 이고 ADDR1 = 1 인 경우에, 인에이블 신호 (ENR22) 를 "하이" 레벨로 설정하여, 제 2 랜덤 액세스 메모리 블록 (112) 을 활성화시키고;
어드레스 신호가 ADDR0 = 1 이고 ADDR1 = 1 인 경우에, 인에이블 신호 (ENR23)를 "하이" 레벨로 설정하여, 제 3 랜덤 액세스 메모리 블록 (113)을 활성화시킨다.
따라서, 인에이블 신호들 (ENR24, ENR25) 을 항상 "로우" 레벨로 설정하여, 리던던트 제 4 및 제 5 랜덤 액세스 메모리 블록 (RAMB4, RAMB5) 을 항상 비활성화시킨다.
사례 4
비-리던던트 메모리 블록들중 하나의 블록, 예를 들어 메모리 셀들의 기능 테스트시에 제 1 랜덤 액세스 메모리 블록 (RAMB1) 이 결함블록으로 판정되는 경우
사례 4 에서, 디코딩 룰 발생 회로 (13) 는 디코딩-룰 신호들 (RUL10) 을 "로우" 레벨로 그리고 디코딩-룰 신호들 (RUL11 내지 RUL14 및 RUL20 내지 RUL25) 을 "하이" 레벨로 출력한다.
제 1 멀티플렉서 (171) 로부터의 인에이블 신호 (ENR1) 를 항상 "로우" 레벨로 설정하는 반면에 제 4 멀티플렉서 (174) 로부터의 인에이블 신호 (ENR4) 를 "하이" 레벨로 설정할 수 있다. 이렇게 함으로써, 리던던트 제 1 랜덤 액세스 메모리 블록 (111) 을 비활성시키는 반면에 리던던트 제 4 랜덤 액세스 메모리 블록 (114) 을 활성화시킬 수 있다.
이 경우에, 인에이블 신호 (EN10) 를 통과한 후에, 인에이블 신호 (EN0) 를 인에이블 신호 (ENR20) 로서 출력하고;
인에이블 신호 (ENR21) 로서 "로우" 레벨 신호를 출력하고;
인에이블 신호 (EN12) 를 통과한 후에, 인에이블 신호 (EN1) 를 인에이블 신호 (ENR22) 로서 출력하고;
인에이블 신호 (EN13) 를 통과한 후에, 인에이블 신호 (EN2) 를 인에이블 신호 (ENR23) 로서 출력하고; 그리고
인에이블 신호 (EN14) 를 통과한 후에, 인에이블 신호 (EN3) 를 인에이블 신호 (ENR24) 로서 출력하도록, 디코딩-룰 신호들을 판정한다.
특히, 어드레스 신호가 ADDR0 = 0 이고 ADDR1 = 0 인 경우에, 인에이블 신호 (ENR20) 를 "하이" 레벨로 설정하여, 제 0 랜덤 액세스 메모리 블록 (RAMB0) 을 활성화시키고;
어드레스 신호가 ADDR0 = 1 이고 ADDR1 = 0 인 경우에, 인에이블 신호 (ENR22) 를 "하이" 레벨로 설정하여, 제 2 랜덤 액세스 메모리 블록 (RAMB2) 을 활성화시키고;
어드레스 신호가 ADDR0 = 0 이고 ADDR1 = 1 인 경우에, 인에이블 신호 (ENR23) 를 "하이" 레벨로 설정하여, 제 3 랜덤 액세스 메모리 블록 (RAMB3) 을 활성화시키고;
어드레스 신호가 ADDR0 = 1 이고 ADDR1 = 1 인 경우에, 인에이블 신호 (ENR24) 를 "하이" 레벨로 설정하여, 제 4 랜덤 액세스 메모리 블록 (RAMB4) 을 활성화시킨다.
따라서, 인에이블 신호들을 상술한 바와 같이 설정함으로써, 제 1 액세스 메모리 블록 (RAMB1) 을 항상 비활성화시킬 수 있고, 리던던트 제 4 랜덤 액세스 메모리 블록 (RAMB4) 을 활성화시킬 수 있다.
더욱 일반적으로, 인에이블 신호 (ENRn)(n 은 0 내지 4 범위의 정수)에 응답하여 활성화될 수 있는 하나의 결함 메모리 블록을 검출하는 경우에, 디코딩-룰 신호들 (RUL1 내지 RUL14) 모두를 "하이" 레벨로 설정하고, 나머지 디코딩-룰 신호들을 모두 "로우" 레벨로 설정한다.
사례 5
비-리던던트 메모리 블록들중 2 개의 블록, 예를 들어 메모리 셀들의 기능 테스트시에 제 1 및 제 3 랜덤 액세스 메모리 블록 (RAMB1, RAMB3) 이 결함블록으로 판정되는 경우
사례 5 에서, 디코딩 룰 발생 회로 (13) 는, 디코딩-룰 신호 (RUL10) 를 "로우" 레벨로, 디코딩-룰 신호들 (RUL11 내지 RUL14) 을 "하이" 레벨로, 디코딩-룰 신호들 (RUL20 내지 RUL22) 을 "로우" 레벨로, 디코딩-룰 신호들 (RUL23 내지 RUL25) 을 "하이" 레벨로 출력한다.
이 경우에, 인에이블 신호 (EN10) 를 통과한 후에, 인에이블 신호 (EN0) 를 인에이블 신호 (ENR20) 로서 출력하고;
인에이블 신호 (ENR21) 로서 "로우" 레벨 신호를 출력하고;
인에이블 신호 (EN12) 를 통과한 후에, 인에이블 신호 (EN1) 를 인에이블 신호 (ENR22) 로서 출력하고;
인에이블 신호 (ENR2) 로서 "하이" 레벨 신호를 출력하고;
인에이블 신호 (EN13) 를 통과한 후에, 인에이블 신호 (EN2) 를 인에이블 신호 (ENR24) 로서 출력하고; 그리고
인에이블 신호 (EN14) 를 통과한 후에, 인에이블 신호 (EN3) 를 인에이블 신호 (ENR25) 로서 출력하도록, 디코딩-룰 신호 (RUL) 들을 판정한다.
특히, 어드레스 신호가 ADDR0 = 0 이고, ADDR1 = 0 인 경우에, 인에이블 신호 (ENR20) 을 "하이" 레벨로 설정하여, 제 0 랜덤 액세스 메모리 블록 (RAMB0) 을 활성화시키고;
어드레스 신호가 ADDR0 = 1 이고 ADDR1 = 0 인 경우에, 인에이블 신호 (ENR22) 를 "하이" 레벨로 설정하여, 제 2 랜덤 액세스 메모리 블록 (RAMB2) 을 활성화시키고;
어드레스 신호가 ADDR0 = 0 이고 ADDR1 = 1 인 경우에, 인에이블 신호 (ENR24) 를 "하이" 레벨로 설정하여, 제 4 랜덤 액세스 메모리 블록 (RAMB4) 을 활성화시키고;
어드레스 신호가 ADDR0 = 1 이고 ADDR1 = 1 인 경우에, 인에이블 신호 (ENR25)를 "하이" 레벨로 설정하여, 제 5 랜덤 액세스 메모리 블록 (RAMB5) 을 활성화시킨다.
따라서, 상술한 바와 같이 인에이블 신호들을 설정함으로써, 결함블록으로 판정된 제 1 및 제 3 랜덤 액세스 메모리 블록 (RAMB1, RAMB3)을 항상 비활성화시키는 반면에 리던던트 제 4 및 제 5 랜덤 액세스 메모리 블록 (RAMB4, RAMB5) 을 활성화시킬 수 있다.
더욱 일반적으로, 인에이블 신호 ENRn (n 은 0 내지 4 범위의 정수) 및 ENRm (m 은 n < m 이고, 0 내지 5 범위의 정수) 에 응답하여 각각 활성화될 수 있는 2 개의 메모리 블록이 결함 메모리 블록으로 판정되는 경우에, 디코딩-룰 신호들 (RUL1n 내지 RUL14) 모두를 "하이" 레벨로 설정하고, 디코딩-룰 신호들 (RUL2m 내지 RUL25) 모두를 "하이" 레벨로 설정하고, 그리고 나머지 디코딩-룰 신호들을 모두 "로우" 레벨로 설정한다.
상술한 실시예에서, 제 0 내지 제 4 랜덤 액세스 메모리 블록들 (110 내지 114) 은 제 0 내지 제 4 빌트인 셀프 테스트 회로들 (150 내지 154) 을 포함한다. 그러나, 빌트인 셀프 테스트 회로들을 메모리 블록들과 독립적으로 준비할 수 있다. 다른 방법으로는, 도 5 에 나타낸 바와 같이, 단일 빌트인 셀프 테스트 (BIST)(15) 로 전체 메모리 블록들의 기능 테스트를 수행할 수 있다.
상술한 실시예에서, 논리 집적 회로 장치는 결함 메모리 블록들의 개수가 리던던트 메모리 블록들의 개수보다 큰 경우에 에러 신호를 발생하는 회로를 포함할 수 있다. 예를 들어, 5 개의 메모리 블록들내에 포함되는 하나의 리던던트 블록이 존재하는 경우에, 2 개의 결함 메모리 블록들을 검출할 수 있다. 상기 회로가 에러 신호를 출력하면 전체 메모리 블록들에 액세스할 수 없게 된다.
상술한 실시예에서, 메모리 블록들의 캐시는 통상적으로 리던던트 소자 또는 퓨즈 등일 수 있는 리던던시 회로를 포함할 수 있다. 이러한 리던던시 회로를 사용하여, 메모리 블록내에 포함되는 결함 메모리 셀(들)을 복구할 수 있고, 또한 논리 집적 회로 장치의 신뢰도 및 생산 수율을 향상시킬 수 있다.
컴퓨터 시스템을 구성하기 위하여, 상술된 구조를 가지는 논리 집적 회로 장치를 CPU, ROM, 외부 메모리 등에 접속할 수 있다. 도 6 내지 도 8 에 이러한 컴퓨터 시스템의 구조를 나타낸다.
도 6 에 나타낸 컴퓨터 시스템은 키보드 (KBD), 디스플레이 제어기 (DPYC) 에 접속된 디스플레이 (DPY), 전원 (POWU) 등을 포함하며, 상기 회로 장치들 각각을 시스템 버스 (SBUS) 를 통하여 서로 접속한다.
도 6 에 나타낸 구조에 있어서, 컴퓨터 시스템을 제어하는 CPU 는 디코딩 룰 발생 회로 (13) 를 포함한다. 메모리 블록들 (RAMB) 을 포함하는 논리 집적 회로 (LSI) 내에 빌트인 셀프 테스트 회로 (BIST) 를 포함한다. CPU 는 빌트인 셀프 테스트 회로 (BIST) 로부터의 테스트 결과를 수신하고, 그 수신된 테스트 결과에 기초하여 디코딩 룰을 생성한다.
도 7 에 나타낸 바와 같이, 컴퓨터 시스템의 구조에서, 메모리 블록 (RAMB) 들 각각에 빌트인 셀프 테스트 회로 (BIST) 를 포함할 수 있다.
도 7 에 나타낸 구조에서, CPU 는 빌트인 셀프 테스트 회로 (BIST) 를 포함한다. CPU 는 집적 회로 (LSI) 내에 포함된 메모리 블록 (RAMB) 들의 기능테스트를 수행하고, 그 집적 회로 (LSI) 의 디코딩 룰 발생 회로 (13) 에 테스트의 결과를 나타내는 신호를 전송한다. 그 디코딩 룰 발생 회로 (13) 는 테스트의 결과에 기초하여 디코딩-룰 신호를 발생시키고, 리던던트 어드레스 디코더 (14) 로 그 발생된 디코딩-룰 신호를 출력한다.
도 8 에 나타낸 구조에 있어서, CPU 는 빌트인 셀프 테스트 회로 (BIST) 및 디코딩 룰 발생 회로 (13) 를 포함한다. CPU 는 테스트의 결과에 기초하여 리던던트 어드레스 디코더 (RDEC) 로 디코딩-룰 신호를 전송한다.
상술한 실시예에서, 랜덤 액세스 메모리 블록들을 사용하는 경우에 대하여 설명하였다. 그러나, 본 발명을 메모리 블록들의 구조를 각각 가지는 임의의 메모리 회로들에 채용할 수도 있다. 예를 들어, 본 발명을 ROM, 플래시 메모리 등과 같은 다양한 반도체 메모리들에 사용할 수 있다. 또한, 본 발명을 이와 같은 반도체 메모리를 포함하는 다양한 디지털 집적 회로 장치에 사용할 수도 있다.
본 발명의 넓은 사상 및 범위를 벗어나지 않고 변경시키거나 다양한 실시예들로 구현할 수도 있다. 상술된 실시예는 본 발명의 범위를 한정하는 것이 아니라, 본 발명의 일 례를 나타낸 것이다. 본 발명의 범위를 실시예로서가 아니라 첨부된 청구범위로 나타내었다. 청구범위내에 그리고 본 발명의 청구범위의 균등물의 의미로 행해진 다양한 변경들을 본 발명의 범위내에 있는 것으로 간주한다.
이상 설명한 바와 같이, 본 발명으로 신뢰성있는 메모리를 구비하는 반도체 장치, 이 메모리에 액세스하는 것을 제어하는 시스템 및 방법을 제공할 수 있는 효과가 있다.
도 1 은 본 발명의 실시예에 따른 논리 집적 회로 장치의 구조를 나타내는 다이어그램.
도 2 는 도 1 에 도시된 리던던트 어드레스 디코더의 구조를 나타내는 다이어그램.
도 3 은 도 1 의 논리 집적 회로 장치의 작동을 나타내는 흐름도.
도 4 는 논리 집적 회로에 구비된 리던던트 어드레스 디코더의 또 다른 구조를 나타내는 다이어그램.
도 5 는 도 1 로부터 변형된 논리 집적 회로 장치의 구조를 나타내는 다이어그램.
도 6 은 도 5 의 논리 집적 회로 장치를 구비하는 컴퓨터 시스템의 구조를 나타내는 다이어그램.
도 7 은 도 5 의 논리 집적 회로 장치를 구비하는 또 다른 컴퓨터 시스템의 구조를 나타내는 다이어그램.
도 8 은 도 5 의 논리 집적 회로 장치를 구비하는 또 다른 컴퓨터 시스템의 구조를 나타내는 다이어그램.
도 9 는 종래의 리던던트 회로의 구조를 나타내는 다이어그램.
※도면의 주요부분에 대한 부호의 설명
11 : 메모리 회로 12 : 논리 회로
13 : 선택-룰 발생 회로 14 : 블록 선택 회로
15 : 테스트 회로 16 : 2 입력 4 출력 디코더

Claims (7)

  1. 다수의 메모리 블록 및 하나 이상의 리던던트 메모리 블록을 구비하는 메모리 회로 (11);
    블록들 단위로 상기 메모리 회로 (11) 의 기능 테스트를 수행하는 테스트 회로 (15);
    상기 테스트 회로 (15) 의 테스트 결과인 메모리 블록마다의 정상/불량 정보를 수신하고, 상기 수신된 정보를 기초로 상기 다수의 메모리 블록 중에서 상기 테스트 회로 (15) 에 의해 결함블록으로서 판정되는 하나 이상의 메모리 블록들을 피하면서, 결함블록으로서 판정되는 하나 이상의 메모리 블록들과 동일한 개수의 하나 이상의 리던던트 메모리 블록에 액세스할 수 있도록, 액세스가능한 메모리 블록들을 선택하기 위한 선택 룰을 발생시키는 선택 룰 발생 회로 (13);
    상기 선택 룰 발생 회로 (13) 에 의해 발생되는 상기 선택 룰에 기초하여 액세스가능한 메모리 블록들을 선택하는 블록 선택 회로 (14); 및
    액세스가능한 메모리 블록들에 액세스하여 상기 메모리 블록으로부터 데이터를 판독하거나 상기 메모리 블록에 데이터를 기록하는 논리 회로 (12) 를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 테스트 회로 (15) 는 상기 메모리 블록들 각각에 제공되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 테스트 회로 (15) 는 상기 논리 회로 (12) 내에 포함되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 선택-룰 발생 회로 (13) 는 상기 논리 회로 (12) 내에 포함되는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    테스트 회로 (15) 및 상기 선택-룰 발생 회로 (13) 는 상기 논리 회로 (12) 내에 포함되는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 따른 반도체 장치를 구비하는 것을 특징으로 하는 시스템.
  7. 다수의 메모리 블록 및 하나 이상의 리던던트 메모리 블록을 구비하는 메모리 회로에 액세스하는 것을 제어하는 방법에 있어서,
    메모리 블록들 단위로 상기 메모리 회로의 기능 테스트를 수행하여, 다수의 메모리 블록들 각각이 결함블록인지를 판정하는 단계;
    상기 테스트 결과인 메모리 블록마다의 정상/불량 정보를 수신하고, 상기 수신된 정보를 기초로 상기 다수의 메모리 블록 중에서 상기 테스트에 의해 결함블록으로 판정되는 하나 이상의 메모리 블록들을 피하면서, 결함블록으로서 판정되는 하나 이상의 메모리 블록들과 동일한 개수의 하나 이상의 리던던트 메모리 블록에 액세스할 수 있도록, 액세스가능한 메모리 블록들을 선택하기 위한 선택 룰을 발생시키는 단계;
    상기 발생된 선택 룰에 기초하여, 상기 액세스가능한 메모리 블록들을 선택하는 단계; 및
    상기 액세스가능한 메모리 블록들에 액세스하여 상기 메모리 블록으로부터 데이터를 판독하거나 상기 메모리 블록에 데이터를 기록하는 단계를 포함하는 것을 특징으로 하는 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7123512B2 (en) * 2002-07-19 2006-10-17 Micron Technology, Inc. Contiguous block addressing scheme
JP2006134997A (ja) 2004-11-04 2006-05-25 Fujitsu Ltd プログラム可能論理デバイス
CN101091223B (zh) * 2004-12-24 2011-06-08 斯班逊有限公司 施加偏压至储存器件的方法与装置
KR100865802B1 (ko) * 2007-07-25 2008-10-28 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 그 동작 방법
US7984329B2 (en) * 2007-09-04 2011-07-19 International Business Machines Corporation System and method for providing DRAM device-level repair via address remappings external to the device
KR20120120769A (ko) * 2011-04-25 2012-11-02 에스케이하이닉스 주식회사 메모리와 메모리 콘트롤러를 포함하는 메모리 시스템, 및 이의 동작방법
JP6221762B2 (ja) 2014-01-16 2017-11-01 富士通株式会社 記憶装置、記憶方法及び制御装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5621690A (en) * 1995-04-28 1997-04-15 Intel Corporation Nonvolatile memory blocking architecture and redundancy
US5757716A (en) * 1995-12-21 1998-05-26 Samsung Electronics Co., Ltd. Integrated circuit memory devices and methods including programmable block disabling and programmable block selection

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5841500A (ja) * 1981-08-24 1983-03-10 フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン 欠陥分離用デコ−ダ
US5550394A (en) * 1993-06-18 1996-08-27 Texas Instruments Incorporated Semiconductor memory device and defective memory cell correction circuit
JP2956634B2 (ja) * 1997-01-27 1999-10-04 日本電気株式会社 半導体記憶装置の冗長アドレス選択方式および半導体記憶装置
JPH10242288A (ja) 1997-02-25 1998-09-11 Hitachi Ltd 半導体装置及びシステム
JP3749789B2 (ja) * 1998-06-08 2006-03-01 株式会社東芝 半導体記憶装置
JP2000067577A (ja) * 1998-06-10 2000-03-03 Mitsubishi Electric Corp 同期型半導体記憶装置
JP4603111B2 (ja) * 1999-06-17 2010-12-22 富士通セミコンダクター株式会社 半導体記憶装置
DE19917588A1 (de) * 1999-04-19 2000-11-02 Siemens Ag Halbleiterspeicheranordnung mit BIST

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5621690A (en) * 1995-04-28 1997-04-15 Intel Corporation Nonvolatile memory blocking architecture and redundancy
US5757716A (en) * 1995-12-21 1998-05-26 Samsung Electronics Co., Ltd. Integrated circuit memory devices and methods including programmable block disabling and programmable block selection

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