KR100370234B1 - 반도체 메모리 장치에서 결함 셀 검출 회로 및 그 방법 - Google Patents

반도체 메모리 장치에서 결함 셀 검출 회로 및 그 방법 Download PDF

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Abstract

반도체 메모리 장치에서 결함 셀 검출 회로 및 그 방법이 공개된다. 본 발명에 따른 반도체 메모리 장치에서 결함 셀 검출 회로는 다수개의 메모리 블록들을 포함하는 메모리 셀 어레이로서, 메모리 블록은 소정의 메모리 어드레스에 상응하여 어드레싱되는 다수개의 메모리 셀들을 가지는 메모리 셀 어레이 및 다수개의 메모리 블록들 각각에 대응하는 다수개의 결함 셀 검출부로서, 대응하는 메모리 블록들에서 발생되는 전류를 소정의 기준 전류와 비교하여 어드레싱되는 메모리 셀의 결함 여부를 각각 검출하는 다수개의 결함 셀 검출부를 구비하는 것을 특징으로 하고, 메모리 어드레스에 의해 다수개의 메모리 블록들 각각에서 흐르는 전류가 다수개의 전류 검출기들을 통해 어드레싱된 메모리 셀들 각각의 결함 여부가 출력된다. 그러므로, 결함이 발생한 메모리 셀의 위치가 정확히 검색될 수 있는 효과가 있다. 또한, 테스트 선택신호에 응답하여 메모리 셀의 결함 여부가 데이터 입/출력 라인들을 통해 출력되므로 핀의 부담을 줄일 수 있는 효과가 있다. 또한, 테스트 선택신호에 응답하여 메모리 블록들과 대응하는 전류 검출기들의 연결이 차단되므로, 정상 동작시 전류 검출기들에 의한 동작속도 저하를 방지할 수 있는 효과가 있다.

Description

반도체 메모리 장치에서 결함 셀 검출 회로 및 그 방법{Apparatus for detecting faulty cells in semiconductor memory and method therefor}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 반도체 메모리 장치를 이루는 메모리 셀의 불량 여부를 검출하는 반도체 메모리 장치에서 결함 셀 검출 회로 및 그 방법에 관한 것이다.
오늘날 초고집적(Very Large Scale integration:이하, VLSI) 기술의 발달은칩(chip)의 고집적화, 고속화를 가져왔다. 또한, 칩 면적의 감소를 위해 저선폭 기술이 채용되고, 그 결과 같은 면적에 더 많은 셀(cell)들이 집적될 수 있다. 이러한 VLSI 기술의 발달과 더불어 주요한 관심사로 대두된 것이, 칩의 불량 여부를 테스트하는 기술이다. VLSI 회로에서 불량을 일으키는 요인은 다양하지만, 비교적 간단한 모델에 의하여 모델링될 수 있다.
VLSI 회로의 불량에 대한 모델중 가장 보편적으로 쓰이는 모델은 고착 결함 모델(Stuck-at Fault Model)이다. 고착 결함 모델은 불량에 의해 회로내의 한 노드가 항상 "0"나 "1"로직 레벨로 고정되는 로직동작의 불량을 검출할 수 있다. 하지만 고착 결함 모델의 경우, 지연시간등에 영향을 주어 칩의 정상동작을 방해하는 파라메트릭(parametric) 불량 또는 트랜젼트(transient) 불량등은 검출하기 힘들다. 이러한 문제를 보완하기 위해 등장한 것이 전류 테스트이다.
전류 테스트는 회로내에 파라메트릭(parametric) 불량 또는 트랜젼트(transient) 불량등이 생길 경우, 이 불량에 의해 회로내에 과다 전류가 발생하는 현상을 이용하여 회로의 불량여부를 검출할 수 있다. 이러한 전류 테스트에는 회로내의 전류를 검출하기 위한 전류 검출기가 칩내에 내장되어 있는가의 여부에 따라 온칩 테스트와 오프칩 테스트가 있다. 여기서, 온칩 테스트는 전류 검출기가 칩내에 내장되며, 내장된 전류 검출기를 이용하여 테스트되는 칩의 불량 여부를 테스트하고, 오프칩 테스트는 외부의 테스트 장비에 포함된 전류 검출기를 이용하여 테스트되는 칩의 불량 여부를 테스트한다.
이 때, 오프칩 테스트는 테스트되는 칩의 기존 회로 구조를 그대로 이용할수 있고, 칩내에 전류 검출기를 내장할 필요가 없다. 따라서, 오프칩 테스트는 추가적인 회로부담이 없다는 장점이 있다. 그러나, 테스트 장비를 이용하는 오프칩 테스트의 경우, 테스트되는 칩내에서 발생되는 전류가 테스트되는 칩의 출력핀을 통해 테스트 장비로 전달됨으로 인해, 전류 분해능이 떨어질 수 있다. 또한, 테스트 장비의 동작 속도가 테스트되는 칩의 동작 속도보다 느린 경우, 전류 검출 속도가 저하되어 테스트 타임이 길어질 수도 있다.
반면, 온칩 테스트의 경우, 전류 검출기가 테스트되는 칩내에 내장되어 있으므로, 테스트되는 칩내에서 전류를 분석하고, 분석된 결과를 출력한다. 그러므로, 불량 검색의 정확도가 증가한다. 또한, 온칩 테스트의 테스트 속도는 테스트되는 칩의 동작속도에 상응하므로, 매우 빨라진다. 그러나, 전류 검출기가 테스트되는 칩내에 내장되는 온칩 테스트는 테스트되는 칩의 레이아웃(layout) 면적이 증가하고, 내장된 전류 검출기에 의해 칩의 동작속도가 저하될 수 있다.
한편, 반도체 메모리 장치에서 결함 셀을 검출하기 위한 테스트시, 정확성을 기하기 위해 온칩 테스트가 많이 이용된다. 온칩 테스트를 이용하여 반도체 메모리 장치에서의 결함 셀을 검출할 경우, 다수개의 전류 검출기들이 요구된다. 그러나, 온칩 테스트의 경우, 전술된 바와 같이, 다수개의 전류 검출기들로 인한 레이아웃 면적 증가 이외에도, 정상동작시 내장된 전류 검출기들의 회로부담으로 인한 동작속도 저하의 문제점들이 수반된다. 따라서, 온칩 테스트를 위한 회로 설계시에도, 전류 검출기의 이용개수가 최소로 유지되어야 하는 부담이 발생한다. 종래의 메모리 장치에서의 결함 셀 검출 회로에서는, 이처럼 전류 검출기의 이용개수가 제한됨으로 인해, 불량 발생 여부의 검출은 가능하나, 그 정확한 위치 검색이 어렵다.
본 발명이 이루고자 하는 기술적 과제는 최소의 갯수로 내장된 전류 검출기들을 통해 메모리 셀들의 불량 여부 및 그 위치를 정확히 검출하고, 정상동작시 내장된 전류 검출기들로 인한 동작속도 저하를 최소화하는 반도체 메모리 장치에서 결함 셀 검출 회로를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 결함 셀 검출 회로에서 수행되는 반도체 메모리 장치에서 결함 셀 검출 방법을 제공하는 데 있다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치에서 결함 셀 검출 회로를 나타내는 도면이다.
도 2는 메모리 셀 어레이를 이루는 메모리 셀을 나타내는 회로도로서, 에스램(SRAM) 셀을 도시한다.
도 3은 표 1에 나타낸 메모리 어드레스에 상응하는 테스트 데이터를 이용하여, 메모리 맵상에 메모리 셀들의 결함 여부를 맵핑한 결과를 나타내는 도면이다.
도 4는 본 발명에 따른 반도체 메모리 장치에서 결함 셀 검출 방법을 나타내는 플로우 챠트이다.
상기 과제를 이루기 위해, 본 발명의 일면은 반도체 메모리 장치의 결함 셀 검출회로에 관한 것이다. 본 발명의 일면에 따른 반도체 메모리 장치의 결함 셀 검출 회로는 다수개의 메모리 블록들을 포함하는 메모리 셀 어레이로서, 메모리 블록은 소정의 메모리 어드레스에 상응하여 어드레싱되는 다수개의 메모리 셀들을 가지는 메모리 셀 어레이; 및 다수개의 메모리 블록들 각각에 대응하는 다수개의 결함 셀 검출부로서, 대응하는 메모리 블록들에서 발생되는 전류를 소정의 기준 전류와 비교하여 어드레싱되는 메모리 셀의 결함 여부를 각각 검출하는 다수개의 결함 셀 검출부를 구비한다.
상기 다른 과제를 이루기 위해, 본 발명의 다른 일면은 다수개의 메모리 블록들을 포함하는 메모리 셀 어레이로서, 메모리 블록은 소정의 메모리 어드레스에 상응하여 어드레싱되는 다수개의 메모리 셀들을 가지는 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 결함 셀을 검출 방법에 관한 것이다. 본 발명의 다른 일면에 따른 반도체 메모리 장치의 결함 셀 검출 방법은 메모리 장치를 테스트 모드로 설정하는 (a)단계, 메모리 어드레스를 인가하는 (b)단계, 메모리 어드레스에 따라 어드레싱되는 메모리 셀들에 의해 다수개의 메모리 블록들 각각에서 흐르는 전류를 검출하는 (c)단계, 다수개의 메모리 블록들 각각에서 검출된 전류가 기준전류보다 큰가를 판단하는 (d)단계, (d)단계에서, 검출된 전류가 기준전류보다 큰 메모리 블록의 경우, 메모리 어드레스에 의해 어드레싱된 메모리 블록내의 메모리 셀을 결함 셀로 판정하는 (e)단계 및 (d)단계에서, 검출된 전류가 기준전류보다 크지 않은 블록의 경우, 메모리 어드레스에 의해 어드레싱된 메모리 블록내의 메모리 셀을 정상 셀로 판정하는 (f)단계를 구비한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야 한다.
이하, 본 발명에 의한 반도체 메모리 장치의 결함 셀 검출 회로 및 그 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치의 결함 셀 검출 회로를 나타내는 도면이다. 본 발명에 따른 결함 셀 검출 회로는 다수개의 메모리 블록들(110~114)로 이루어지는 메모리 셀 어레이(100), 칼럼 디코더(120), 로우 디코더(130) 및 다수개의 셀 결함 검출부들(140~144)을 포함한다.
도 1을 참조하면, 메모리 셀 어레이(100)는 다수개의 메모리블록들(110~114)을 포함하고, 메모리 블록들(110~114) 각각은 다수개의 메모리 셀(116)들을 포함한다. 그리고, 칼럼 어드레스(Cadd)와 로우 어드레스(Radd)로 형성되는 소정의 메모리 어드레스(Madd)에 상응하여, 메모리 블록들(110~114) 각각에서는 하나의 메모리 셀이 어드레싱된다. 즉, 메모리 셀 어레이(100)가 n개의 메모리 블록들로 이루어진다면, 소정의 메모리 어드레스(Madd)에 상응하여 n개의 메모리 셀들이 어드레싱된다. 예컨대, 도 1에 도시된 메모리 장치가 독출 동작을 수행할 경우, 어드레싱된 메모리 셀들 각각에 저장된 데이터는 소정의 메모리 어드레스(Madd)에 상응하여 메모리 블록들(110~114) 각각에서 어드레싱된 메모리 셀들의 비트라인들(160~164)을 통해 전송된다. 비트라인들(160~164)로 각각 전송된 데이터는 데이터 입/출력 라인들 I/O1~I/On을 통해 외부로 출력된다.
구체적으로 기술하면, 칼럼 디코더(120)는 외부로 부터 입력되는 메모리 어드레스(Madd)중 로우 어드레스(Radd)를 디코딩하고, 로우 디코더(130)는 칼럼 어드레스(Cadd)를 디코딩한다. 즉, 외부로부터 입력되는 메모리 어드레스(Madd)는 칼럼 디코더(120)와 로우 디코더(130)에서 디코딩된 결과에 따라, 다수개의 메모리 블록들(110~114) 각각에서 하나의 메모리 셀을 어드레싱한다.
다수개의 셀 결함 검출부들(140~144)은 다수개의 메모리 블록들(110~114) 각각에 대응하고, 대응하는 메모리 블록들(110~114)에서 발생되는 전류를 검출한다. 또한, 다수개의 결함 셀 검출부들(140~144)은, 대응하는 메모리 블록들(110~114)로부터 검출된 전류(Idet1~Idetn)와 소정의 기준 전류(Iref)를 비교하여, 어드레싱되는 메모리 셀들의 결함 여부를 각각 검출한다. 예컨대, 도 1에 도시된 바와 같이,결함 셀 검출부들(140~144) 각각은 메모리 블록들(110~114) 각각과 접지전원(GND)사이에 연결되며, 어드레싱된 메모리 셀들에 의해 메모리 블록들(110~140) 각각에서 발생되는 전류를 검출할 수 있다.
이 때, 셀 결함 검출부들(140~144) 각각은 대응하는 메모리 블록으로부터 검출된 전류가 기준전류(Iref)보다 크면 어드레싱된 메모리 셀을 결함 셀로서, 검출된 전류가 기준전류(Iref)보다 크지 않으면 어드레싱된 메모리 셀을 정상 셀로서 판단한다. 그리고, 셀 결함 검출부들(140~144)은 판단된 결과를 테스트 데이터로서 외부로 출력한다.
예컨대, 셀 결함 검출부들(140~144) 각각은 메모리 블록으로부터 검출된 전류가 기준전류(Iref)보다 크면 "1"을 출력하고, 작으면 "0"을 출력한다고 가정하자. 이 경우, "1"을 출력하는 셀 결함 검출부에 대응하는 메모리 블록의 어드레싱된 메모리 셀은 결함 셀임을 알 수 있다. 마찬가지로, "0"를 출력하는 셀 결함 검출부에 대응하는 메모리 블록의 어드레싱된 메모리 셀은 정상 셀임을 알 수 있다.
결국, 셀 결함 검출부들(140~144) 각각에서 출력되는 테스트 데이터에 의해 결함 셀의 위치가 정확히 검색될 수 있다.
한편, 다수개의 셀 결함 검출부(140~144) 각각의 출력은 도 1에 도시된 바와 같이, 테스트 선택신호(Tsel)에 응답하여 대응되는 데이터 입/출력 라인들I/O1~I/On을 통해 각각 출력될 수 있다. 즉, 셀 결함 검출부들(140~144)은 디세이블된 테스트 선택신호(Tsel)에 응답하여, 어드레싱된 메모리 셀의 비트라인으로 발생되는 n비트의 데이터를 데이터 입/출력 라인들 I/O1~I/On로 각각 출력한다. 또한, 셀 결함 검출부들(140~144)은 인에이블된 테스트 선택신호(Tsel)에 응답하여 어드레싱된 메모리 셀의 불량 여부를 검출하고, 검출된 결과를 n비트의 테스트 데이터로서 데이터 입/출력 라인들 I/O1~I/On로 각각 출력한다.
이처럼, 메모리 어드레스(Madd)에 의해 어드레싱된 메모리 셀들이 전류 테스트된 결과인 테스트 데이터를 데이터 입/출력 라인들 I/O1~I/On을 통해 출력하므로, 테스트 데이터를 출력하기 위한 별도의 핀들은 요구되지 않는다. 결국, 데이터 입/출력 라인들 I/O1~I/On로 출력되는 테스트 데이터를 통해 결함 셀을 포함하는 메모리 블록이 검출될 수 있다. 그리고, 그 때의 메모리 어드레스(Madd)가 확인 됨으로써, 불량이 발생한 메모리 셀의 위치도 정확히 검색될 수 있다. 바람직하게는, 다수개의 셀 결함 검출부들(140~144) 각각은 전류 검출기(152) 및 선택기(154)를 포함한다.
셀 결함 검출부(140)에서, 전류 검출기(152)는 메모리 어드레스(Madd)에 따라 대응하는 메모리 블록(110)에 발생하는 전류를 검출한다. 그리고, 전류 검출기(152)는 메모리 블록(110)에서 검출된 전류(Idet1)와 기준 전류(Iref)의 크기를 비교하여, 비교된 결과를 n비트의 테스트 데이터중 최하위 비트의 데이터로서 출력한다.
선택기(154)는 메모리 어드레스(Madd)에 따라, 어드레싱된 메모리 셀의 비트라인(160)으로 전송되는 데이터와 전류 검출기(152)에서 비교된 결과를 각각 수신한다. 선택기(154)는 테스트 선택신호(Tsel)에 응답하여, 비트라인(160)으로부터 전송되는 데이터와 전류 검출기(152)로부터 발생되는 테스트 데이터중 하나를 선택하여 데이터 입/출력 라인(I/O1)으로 출력한다. 나머지 셀 결함 검출부들(142~144) 각각을 구성하는 전류 검출기(152) 및 선택기(154)의 동작은 셀 결함 검출부(140)의 전류 검출기(152) 및 선택기(154)의 동작과 동일하므로, 그 구체적인 설명은 생략된다.
한편, 다수개의 셀 결함 검출부들(140~144) 각각은 대응하는 메모리 블록과 접지 전원(GND)사이에 연결되고, 테스트 선택신호(Tsel)에 응답하여 제어되는 스위치를 더 구비할 수 있다. 테스트 선택신호(Tsel)가 인에이블되면 스위치(150)가 오프되고, 메모리 블록에서 발생되는 전류가 전류 검출기(152)에 의해 검출된다. 그러나, 테스트 선택신호(Tsel)가 디세이블되면, 스위치(150)가 온되고, 메모리 블록에서 발생되는 전류는 스위치(150)를 통해 접지 전원(GND)으로 싱킹된다. 이로인해, 테스트 선택신호(Tsel)가 디세이블되면 대응하는 메모리 블록과 전류 검출기(152)의 연결이 차단될 수 있다.
결국, 테스트 선택신호(Tsel)가 디세이블되어 비트라인(160)으로 어드레싱된 메모리 셀이 저장하고 있는 데이터를 데이터 입/출력 라인들 I/O1~I/On로 출력하면, 전류 검출기(152)가 메모리 블록과 차단되어 데이터 독출 동작에 영향을 주지 않는다. 즉, 도 1에 도시된 메모리 장치가 정상적인 기입/독출 동작을 할 때에는 다수개의 전류 검출기들(152)이 메모리 블록들(110~114)과 차단된다. 그러므로, 전류 검출기들(152)로 인한 회로 부담으로 인해 메모리 장치의 기입/독출 동작속도가 저하되는 것이 방지된다.
도 2는 도 1에 도시된 메모리 장치가 에스램(SRAM)일 경우, 메모리 셀 어레이(100)를 이루는 메모리 셀(116)을 나타내는 회로도이다. 도 1 및 도 2를 참조하면, 전류 검출기(152)는 도 1에 도시된 메모리 셀의 G단자와 연결되어 G단자로 흐르는 전류를 검출한다. 도 2에 도시된 메모리 셀이 정상적인 셀이면, 전류는 소정의 기준전류(Iref) 이하이다. 그러나, 도 2에 도시된 바와 같이, 모스 트랜지스터(M3)에 결함이 발생하게 되면, G단자로는 기준전류(Iref) 이상의 과다 전류가 흐른다. 따라서, 도 1에 도시된 결함 검출부는 G단자로 흐르는 과도 전류를 검출하여, 어드레싱된 메모리 셀이 결함 셀임을 나타내는 신호를 데이터 입/출력 단자로 출력한다.
계속하여, 도 1에 도시된 메모리 장치에서의 결함 셀 검출 동작이 좀 더 구체적으로 기술된다. 본 명세서에서는, 설명의 편의를 위해, 도 1에 도시된 메모리 셀 어레이(100)는 8개의 블록으로 이루어지고, 9비트의 메모리 어드레스(Madd)에 응답하여 8비트의 데이터를 입/출력한다고 가정한다. 여기서, 데이터 입/출력 라인 I/O1~I/O8은 메모리 블록 1~8에 각각 대응한다. 또한, 9비트의 메모리 어드레스(Madd)중 하위 3비트는 칼럼 어드레스(Cadd)로 할당되고, 상위 6비트는 로우 어드레스(Radd)로 할당된다고 가정한다.
표 1은 도 1에 도시된 메모리 장치를 테스트 모드로 한 후, 메모리 어드레스(Madd)를 순차적으로 증가시켰을 때, 데이터 입/출력 라인들 I/O1~I/O8로 출력되는 8비트의 테스트 데이터를 나타낸다. 여기서, 8비트의 테스트 데이터는 I/O8부터 I/O1순으로 가중치가 적용된다. 즉, 8비트에서, 최상위 비트는 I/O8에서 출력력되는 데이터이고, 최하위 비트는 I/O1에서 출력되는 데이터이다. 이 때, 데이터 입/출력 라인들 I/O8~I/O1로 출력되는 '0'의 데이터는 어드레싱된 메모리 셀이 정상적이 메모리 셀임을 나타낸다. 그리고, '1'의 데이터는 어드레싱된 메모리 셀이 결함 셀임을 나타낸다.
메모리 어드레스 테스트 데이터[I/O8 ~ I/O1]
000000000 00000000
000000001 00000000
000000010 00000000
··· ···
000001010 00000010
000001011 00100000
000001100 00000000
··· ···
도 1 및 표 1을 참조하여, 메모리 셀 어레이에서 어드레싱된 메모리 셀들에 대한 결함 여부 및 결함 셀의 위치 검출 방법이 상세히 기술된다.
표 1을 참조하면, 메모리 어드레스(Madd)가 '000000000' ~ '000000010'일 때, 테스트 데이터는 모두 '00000000'이다. 즉, 데이터 입/출력 라인 I/O8~I/O1으로 출력되는 8비트의 테스트 데이터가 모두 '0'이므로, 메모리 어드레스 '000000000' ~ '000000010'에 의해 어드레싱되는 메모리 셀들은 모두 정상 메모리 셀이다. 한편, 메모리 어드레스(Madd)가 '000001010'일 때, 테스트 데이터는 '00000010'이다. 이 때, 데이터 입/출력 라인 I/O2으로 출력되는 테스트 데이터가 '1'이므로, 메모리 블록 2에서 결함 셀이 발생됨이 나타난다. 그리고, 그 어드레스는 '000001010'(10번지)임이 검색된다.
또한, 표 1에서, 메모리 어드레스(Madd)가 '000001011'일 때, 데이터 입/출력 라인 I/O8~I/O1으로 출력되는 테스트 데이터는 '00100000'이다. 이 때, 데이터 입/출력 라인 I/O6으로 출력되는 데이터가 '1'이므로, 메모리 블록 6에서 결함 셀이 발생됨이 나타난다. 그리고, 그 어드레스는 '000001011'(11번지)임이 검색된다. 이처럼, 현재 입력되는 메모리 어드레스(Madd)와 데이터 입/출력 라인 I/O8~I/O1에서 출력되는 데이터에 의하여, 메모리 셀의 결함 여부와 그 위치가 정확히 나타난다.
도 3은 표 1에 나타낸 메모리 어드레스(Madd)에 상응하는 테스트 데이터를 이용하여, 메모리 맵상에 메모리 셀들의 결함 여부를 맵핑한 결과를 나타내는 도면이다.
표 1을 참조하여 설명된 바와 같이, 메모리 어드레스(Madd)에 상응하는 테스트 데이터에 의하여 결함 셀의 위치가 맵핑되면 도 3에 도시된 바와 같이, 메모리 셀 어레이에서 결함이 발생한 메모리 셀의 위치가 한 눈에 파악된다. 즉, 도 3을 참조하면, 결함이 발생한 셀은 메모리 블록 2에서 어드레스가 '000001010'(10번지)인 메모리 셀과, 메모리 블록 6에서 어드레스가 '000001011'(11번지)인 메모리 셀이 결함 셀임이 쉽게 파악된다. 이처럼, 메모리 셀의 결함 여부를 맵핑한 메모리 맵을 이용하여, 결함 셀의 위치가 정확히 파악되므로, 결함 셀에 대한 불량분석이 한층 용이해질 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치에서 결함 셀 검출 방법을 나타내는 플로우 챠트이다.
도 1 및 도 4를 참조하면, 본 발명에 따른 결함 셀 검출 방법은 다음과 같이 수행된다.
메모리 셀 어레이(100)를 이루는 메모리 셀(116)들의 결함 여부를 검출하기 위해, 테스트 선택신호(Tsel)가 인에이블됨으로써, 메모리 장치가 테스트 모드로 설정된다(제200단계). 그리고, 메모리 어드레스(Madd)가 인가된다(제202단계). 제202단계에서 인가된 메모리 어드레스(Madd)에 따라 어드레싱되는 메모리 셀들에 의해 다수개의 메모리 블록들(110~114) 각각에서 발생하는 전류가 검출된다(제204단계). 제204단계 후에, 메모리 블록들(110~114) 각각에서 검출된 전류 Idet1~Idetn가 기준전류(Iref)보다 큰가가 판단된다(제206단계).
제206단계에서, 검출된 전류가 기준전류(Iref)보다 큰 메모리 블록의 경우, 메모리 어드레스(Madd)에 의해 어드레싱된 메모리 블록내의 메모리 셀은 결함 셀로 판정된다(제208단계). 반면, 제206단계에서, 검출된 전류가 기준전류(Iref)보다 크지 않은 블록의 경우, 메모리 어드레스(Madd)에 의해 어드레싱된 메모리 블록내의 메모리 셀은 정상 셀로 판정된다(제210단계).
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
상술한 바와 같은, 본 발명에 따른 반도체 메모리 장치의 결함 셀 검출 장치 및 그 방법에 의하면, 메모리 어드레스에 의해 다수개의 메모리 블록들 각각에서 흐르는 전류가 다수개의 전류 검출기들을 통해 어드레싱된 메모리 셀들 각각의 결함 여부가 출력된다. 그러므로, 결함이 발생한 메모리 셀의 위치가 정확히 검색될 수 있는 효과가 있다. 또한, 테스트 선택신호에 응답하여 메모리 셀의 결함 여부가 데이터 입/출력 라인들을 통해 출력되므로 핀의 부담을 줄일 수 있는 효과가 있다. 또한, 테스트 선택신호에 응답하여 메모리 블록들과 대응하는 전류 검출기들의 연결이 차단되므로, 정상 동작시 전류 검출기들에 의한 동작속도 저하를 방지할 수 있는 효과가 있다.

Claims (6)

  1. 다수개의 메모리 블록들을 포함하는 메모리 셀 어레이로서, 상기 메모리 블록은 소정의 메모리 어드레스에 상응하여 어드레싱되는 다수개의 메모리 셀들을 가지는 상기 메모리 셀 어레이; 및
    상기 다수개의 메모리 블록들 각각에 대응하며, 상기 메모리 어드레스에 따라 어드레싱된 메모리 블록들 각각의 메모리 셀의 결함 여부를 검출하는 다수의 결함 셀 검출부를 포함하고,
    상기 다수의 셀 결함 검출부 각각은,
    상기 메모리 어드레스에 따라 상기 메모리 블록 각각에 흐르는 전류를 검출하고, 검출된 전류를 소정의 기준 전류와 비교하여 그 결과를 어드레싱된 메모리 셀의 결함 여부로서 출력하는 전류 검출기; 및
    상기 메모리 어드레스에 따라, 상기 어드레싱된 메모리 셀의 비트라인으로 독출되는 데이터와 상기 전류 검출기에서 비교된 결과를 각각 받아들이고, 상기 테스트 선택신호에 응답하여 상기 독출된 데이터 또는 상기 전류 검출기에서 비교된 결과 데이터를 선택하여 데이터 입/출력 라인을 통해 출력하는 선택기를 구비하는 반도체 메모리 장치의 결함 셀 검출 회로.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 다수의 셀 결함 검출부 각각은
    상기 메모리 블록과 상기 전류 검출기 사이에 연결되고, 상기 테스트 선택신호에 응답하여 온/오프되는 스위치를 더 구비하며, 상기 스위치는 상기 테스트 선택신호가 디세이블되면 상기 메모리 블록과 상기 전류 검출기의 연결을 차단하는 것을 특징으로 하는 반도체 메모리 장치의 결함 셀 검출 회로.
  5. 다수의 메모리 셀들을 포함하는 다수의 메모리 블록들을 포함하고, 소정의 메모리 어드레스에 상응하여 상기 메모리 블록들 각각에서 메모리 셀이 어드레싱되는 메모리 셀 어레이 및 상기 메모리 어드레스에 따라 상기 메모리 블록 각각에 흐르는 전류를 검출하고, 테스트 선택신호에 응답하여, 어드레싱된 메모리 셀에 저장된 데이터 또는 상기 전류검출기의 전류검출결과를 선택출력하는 다수의 셀 결함 검출부들을 포함하는 반도체 메모리 장치의 결함 셀 검출 방법에 있어서,
    (a)상기 테스트 선택신호를 인에에이블하여 상기 메모리 장치를 테스트 모드로 설정하는 단계;
    (b)상기 메모리 어드레스를 인가하는 단계;
    (c)상기 셀 결함 검출부들 각각은, 상기 메모리 어드레스에 따라 어드레싱되는 메모리 셀들에 의해 메모리 블록에서 흐르는 전류를 검출하는 단계; 및
    (d)상기 셀 결함 검출부들 각각은 상기(c)단계에서 검출된 전류가 기준전류보다 큰가를 비교하는 단계를 포함하고,
    상기 검출된 전류가 상기 기준전류보다 크면 상기 메모리 어드레스에 의해 어드레싱된 상기 메모리 블록내의 메모리 셀을 결함 셀로 판정하고, 상기 (d)단계에서, 상기 검출된 전류가 상기 기준전류보다 크지 않으면, 상기 메모리 어드레스에 의해 어드레싱된 상기 메모리 블록내의 메모리 셀을 정상 셀로 판정하는 것을 특징으로 하는 전류 테스트에 의한 반도체 메모리 장치의 결함 셀 검출 방법.
  6. 제5항에 있어서, 상기 셀 결함 검출부는 상기 검출된 전류와 상기 기준전류의 비교 결과를 대응하는 데이터 입/출력 라인을 통해 출력하는 것을 특징으로 하는 전류 테스트에 의한 반도체 메모리 장치의 결함 셀 검출 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3544929B2 (ja) * 2000-09-27 2004-07-21 Ｎｅｃマイクロシステム株式会社 半導体記憶装置およびそのリダンダンシ回路置換方法
DE10327284B4 (de) * 2003-06-17 2005-11-03 Infineon Technologies Ag Prüflesevorrichtung für Speicher
KR100771875B1 (ko) * 2006-07-10 2007-11-01 삼성전자주식회사 테스트하고자 하는 메모리 셀의 개수를 임의로 설정할 수있는 반도체 메모리 장치 및 반도체 메모리 장치의 테스트방법
KR100927783B1 (ko) * 2007-01-23 2009-11-20 주식회사 하이닉스반도체 메모리 소자의 페일 비트 검증 회로 및 검증 방법
JP4996277B2 (ja) * 2007-02-09 2012-08-08 株式会社東芝 半導体記憶システム
US9159452B2 (en) * 2008-11-14 2015-10-13 Micron Technology, Inc. Automatic word line leakage measurement circuitry
WO2012012369A2 (en) * 2010-07-19 2012-01-26 Arizona Board Of Regents For And On Behalf Of Arizona State University Fast parallel test of sram arrays
KR101535419B1 (ko) * 2013-05-31 2015-07-09 삼성에스디에스 주식회사 불량 셀 클러스터링 방법 및 그 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59157899A (ja) * 1983-02-25 1984-09-07 Nec Corp 冗長ビツトの検出手段を有するメモリ−装置
JPS63140492A (ja) * 1986-12-03 1988-06-13 Sony Corp メモリ装置
JPH04146594A (ja) * 1990-10-05 1992-05-20 Nec Corp 半導体記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5034923A (en) * 1987-09-10 1991-07-23 Motorola, Inc. Static RAM with soft defect detection
US5469443A (en) * 1993-10-01 1995-11-21 Hal Computer Systems, Inc. Method and apparatus for testing random access memory
KR950015768A (ko) 1993-11-17 1995-06-17 김광호 불휘발성 반도체 메모리 장치의 배선단락 검출회로 및 그 방법
US5757816A (en) 1996-10-24 1998-05-26 Advanced Micro Devices, Inc. IDDQ testing of integrated circuits
US5822258A (en) 1997-05-05 1998-10-13 Micron Technology, Inc. Circuit and method for testing a memory device with a cell plate generator having a variable current
US6085334A (en) * 1998-04-17 2000-07-04 Motorola, Inc. Method and apparatus for testing an integrated memory device
US6058056A (en) * 1998-04-30 2000-05-02 Micron Technology, Inc. Data compression circuit and method for testing memory devices
US6088274A (en) * 1999-02-18 2000-07-11 Texas Instruments Incorporated Method and device for testing a semiconductor serial access memory device through a main memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59157899A (ja) * 1983-02-25 1984-09-07 Nec Corp 冗長ビツトの検出手段を有するメモリ−装置
JPS63140492A (ja) * 1986-12-03 1988-06-13 Sony Corp メモリ装置
JPH04146594A (ja) * 1990-10-05 1992-05-20 Nec Corp 半導体記憶装置

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