JPH05225796A

JPH05225796A - 半導体記憶装置

Info

Publication number: JPH05225796A
Application number: JP4224183A
Authority: JP
Inventors: Akio Nakayama; 明男中山; Kazutoshi Hirayama; 和俊平山
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-12-06
Filing date: 1992-08-24
Publication date: 1993-09-03
Also published as: KR930014624A; KR950004871B1

Abstract

(57)【要約】【構成】冗長回路として、予備メモリセルアレイなら
びにスペアコラムデコーダ４１−１〜４１−ｎおよびス
ペアロウデコーダ２４−１〜２４−ｎを有する半導体記
憶装置において、これらの冗長回路の使用の有無をこの
半導体記憶装置が製品として完成した後に検査するため
の冗長検出回路２２ａ−１〜２２ａ−ｎ，２２ｂ−１〜
２２ｂ−ｎが、スペアロウデコーダ活性回路２１−１〜
２１−ｎまたはスペアコラムデコーダ活性回路４４−１
〜４４−ｎからの特定の論理レベルの出力信号に応答し
て、これらの冗長回路の使用を示す特定の電流信号また
は電圧信号を所定の外部端子２３に導出できるように設
定される。【効果】この半導体記憶装置への外部アドレス信号の
供給時に、スペアロウデコーダ活性回路またはスペアコ
ラムデコーダ活性回路の出力信号によって自動的に、冗
長検出回路内に冗長回路の使用の有無に応じた論理レベ
ルの信号がラッチされるので、製造時に冗長回路の使用
の有無に応じて冗長検出回路内の接続状態を設定する必
要がなくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、冗長回路を有する半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置の記憶容量の増大に伴
い、１チップの半導体メモリに設けられるメモリセルの
数は近年著しく増大してきた。このようなメモリセル数
の増大に伴い、製造された半導体メモリチップのうち、
メモリセルアレイ部に何の欠陥もない製品が占める割合
（いわゆる歩どまり）が著しく低下する。

【０００３】そこで最近の半導体記憶装置のほとんど
は、本来使用されるべきメモリセルアレイ（以下、正規
メモリアレイと呼ぶ）に加えて、この正規メモリアレイ
に製造上の原因によって欠陥が生じた場合に、この正規
メモリセルアレイの代わりとして使用されるべきメモリ
セルアレイ（以下、予備メモリセルアレイと呼ぶ）を有
する。

【０００４】実際には、正規メモリセルアレイに含まれ
るメモリセルのうち、欠陥のあるメモリセルが属するメ
モリセル行またはメモリセル列に代わって、予備メモリ
セルアレイ内のいずれかのメモリセル行またはメモリセ
ル列が使用される。

【０００５】図１０は、予備メモリセルアレイを有する
従来の半導体記憶装置の全体構成を示す概略ブロック図
である。図１０には、正規メモリセルアレイおよび予備
メモリセルアレイの周辺回路として、これらのメモリセ
ルアレイの動作を制御する役割を果たす回路部が中心に
示される。

【０００６】以下、図１０を参照しながら、正規メモリ
セルアレイと予備メモリセルアレイとの使い分けのため
に半導体記憶装置内で行われる回路動作を中心に、従来
の半導体記憶装置の構成について説明する。

【０００７】複数の正規メモリセルアレイ３１−１〜３
１−ｎの各々には、２種類の予備メモリセルアレイ３２
−１〜３２−ｎ，３３−１〜３３−ｎが付加される。

【０００８】図１１は、任意の１つの正規メモリセルア
レイ３１−１〜３１−ｎおよび、これに付加される予備
メモリセルアレイの構成を示す図である。

【０００９】図１１を参照して、各正規メモリセルアレ
イ３１−１〜３１−ｎは、複数の行および複数の列に配
列されたメモリセルＭＣと、各メモリセル行に対応して
設けられる１本のワード線ＷＬと、各メモリセル列に対
応して設けられる１本（または１対）のビット線（また
はビット線対）ＢＬとを含む。各ワード線ＷＬは、対応
するメモリセル行に含まれるすべてのメモリセルＭＣに
共通に接続され、各ビット線（またはビット線対）ＢＬ
は、対応するメモリセル列に含まれるすべてのメモリセ
ルＭＣに共通に接続される。

【００１０】各予備メモリセルアレイ３２−１〜３２−
ｎは、対応する正規メモリセルアレイ３１−１〜３１−
ｎと共通に複数のワード線ＷＬを含み、さらに、対応す
る正規メモリセルアレイ３１−１〜３１−ｎとは独立に
少なくとも１本（または１対）の予備ビット線（または
予備ビット線対）ＳＢＬを含む。各予備ビット線（また
は予備ビット線対）ＳＢＬに対応して、ワード線ＷＬと
同数の予備メモリセルＳＭＣによって構成される予備メ
モリセル列が設けられる。各予備メモリセルＳＭＣは、
対応する予備ビット線（またはビット線対）ＳＢＬおよ
び対応するワード線ＷＬに接続される。

【００１１】一方、各予備メモリセルアレイ３３−１〜
３３−ｎは、対応する正規メモリセルアレイ３１−１〜
３１−ｎと共通に複数のビット線（またはビット線対）
ＢＬを含み、さらに、対応する正規メモリセルアレイ３
１−１〜３１−ｎとは独立に少なくとも１本の予備ワー
ド線ＳＷＬを含む。各予備ワード線ＳＷＬに対応して、
ビット線（またはビット線対）ＢＬと同数の予備メモリ
セルＳＭＣによって構成される予備メモリセル行が設け
られる。各予備メモリセルＳＭＣは、対応するビット線
（またはビット線対）ＢＬおよび対応する予備ワード線
ＳＷＬに接続される。

【００１２】図１０および図１１に示されるように、各
正規メモリセルアレイ３１−１〜３１−ｎと、予備メモ
リセルアレイ３２−１〜３２−ｎ，３３−１〜３３−ｎ
とに対応してそれぞれ、正規ロウデコーダ２５−１〜２
５−ｎおよび正規コラムデコーダ４２−１〜４２−ｎ
と、スペアロウデコーダ２４−１〜２４−ｎおよびスペ
アコラムデコーダ４１−１〜４１−ｎとが設けられる。

【００１３】各正規ロウデコーダ２５−１〜２５−ｎ
は、対応する正規メモリセルアレイ３１−１〜３１−ｎ
内のワード線ＷＬのうちの１本を選択的に活性化する。
これによって、この１本のワード線ＷＬに接続された各
メモリセルＭＣと対応するビット線ＢＬとの間でのデー
タ信号の転送が可能となる。

【００１４】一方、各正規コラムデコーダ４２−１〜４
２−ｎは、対応する正規メモリセルアレイ３１−１〜３
１−ｎ内のビット線（またはビット線対）ＢＬのうちの
１つからの信号の取出し及び、この１つのビット線（ま
たはビット線対）ＢＬへの外部データ信号の付与を可能
にする。したがって、この１つのビット線（またはビッ
ト線対）ＢＬに接続されたメモリセルＭＣのうち、活性
化されたワード線ＷＬに接続される１つに対するデータ
書込みおよびデータ読出しが実行可能となる。

【００１５】各スペアロウデコーダ２４−１〜２４−ｎ
は、対応する予備メモリセルアレイ３３−１〜３３−ｎ
内の予備ワード線ＳＷＬのうちの１本を選択的に活性化
する。これによって、この１本の予備ワード線ＳＷＬに
接続された各予備メモリセルＳＭＣと、対応するビット
線ＢＬとの間でのデータ信号の転送が可能となる。

【００１６】一方、各スペアコラムデコーダ４１−１〜
４１−ｎは、対応する予備メモリセルアレイ３２−１〜
３２−ｎ内の予備ビット線（またはビット線対）ＳＢＬ
のうちの１つからのデータ信号の取出しおよび、この１
つのビット線（またはビット線対）ＳＢＬへの外部デー
タ信号の供給を可能にする。

【００１７】ただし、各正規ロウデコーダ２５−１〜２
５−ｎと、対応するスペアロウデコーダ２４−１〜２４
−ｎとは同時に動作せず、いずれか一方のみが動作する
ように制御される。同様に、各正規コラムデコーダ４２
−１〜４２−ｎと、対応するスペアコラムデコーダ４１
−１〜４１−ｎとは同時には動作せず、いずれか一方の
みが動作するように制御される。

【００１８】たとえば、任意の正規メモリセルアレイ３
１−１〜３１−ｎにおいて、欠陥のあるメモリセルが同
一行に２つ以上存在する場合や、いずれかのワード線Ｗ
Ｌに欠陥がある場合などには、欠陥のあるメモリセルが
存在するメモリセル行や、欠陥のあるワード線ＷＬに対
応して設けられたメモリセル行に代わって、この正規メ
モリセルアレイに対応して設けられた予備メモリセルア
レイ３３−１〜３３−ｎ内のいずれかの予備メモリセル
行が用いられる必要がある。

【００１９】そこで、このような場合には、欠陥のある
メモリセル行を指示する外部アドレス信号に応答して、
このメモリセル行を有する正規メモリセルアレイに対応
する正規ロウデコーダおよびスペアロウデコーダのうち
スペアロウデコーダが活性化される。

【００２０】同様に、任意の正規メモリセルアレイ３１
−１〜３１−ｎにおいて、欠陥のあるメモリセルＭＣが
同一列に２つ以上存在する場合や、いずれかのビット線
ＢＬに欠陥がある場合には、欠陥のあるメモリセルＭＣ
が存在するメモリセル列や、欠陥のあるビット線ＢＬに
対応して設けられたメモリセル列に代わって、この正規
メモリセルアレイに対応して設けられた予備メモリセル
アレイ３２−１〜３２−ｎ内の予備メモリセル列が用い
られる必要がある。

【００２１】そこで、このような場合には、欠陥のある
メモリセル列を指示する外部アドレス信号に応答して、
このメモリセル列を有する正規メモリセルアレイに対応
する正規コラムデコーダ４２−１〜４２−ｎおよびスペ
アコラムデコーダ４１−１〜４１−ｎのうちのスペアコ
ラムデコーダが活性化される。

【００２２】このように、各正規メモリセルアレイ３１
−１〜３１−ｎ内の欠陥のあるメモリセル行および欠陥
のあるメモリセル列はそれぞれ、この正規メモリセルア
レイに対応して設けられた第一の予備メモリセルアレイ
３３−１〜３３−ｎ内の予備メモリセル行および、第二
の予備メモリセルアレイ３２−１〜３２−ｎ内の予備メ
モリセル列に置換される。

【００２３】この置換のために、図１０に示されるよう
に、各スペアロウデコーダ２４−１〜２４−ｎに対応し
てスペアロウデコーダ活性回路２１−１〜２１−ｎが設
けられ、かつ、各スペアコラムデコーダ４１−１〜４１
−ｎに対応してスペアコラムデコーダ活性回路４４−１
〜４４−ｎが設けられる。

【００２４】各スペアロウデコーダ活性回路２１−１〜
２１−ｎは、ロウアドレスバッファ２０の出力信号に応
じて、対応するスペアロウデコーダ２４−１〜２４−ｎ
および、このスペアロウデコーダに対応する正規ロウデ
コーダ２５−１〜２５−ｎのうちのいずれか一方を活性
化し、他方を非活性化するための制御信号ＳＲＥ１〜Ｓ
ＲＥｎを出力する。

【００２５】同様に、各スペアコラムデコーダ活性回路
４４−１〜４４−ｎは、コラムアドレスバッファ４０の
出力信号に応じて、対応するスペアコラムデコーダ４１
−１〜４１−ｎおよび、このスペアコラムデコーダに対
応する正規コラムデコーダ４２−１〜４２−ｎのうちの
いずれか一方を活性化し、他方を非活性化するように制
御するための信号ＳＣＥ１〜ＳＣＥｎを出力する。

【００２６】ロウアドレスバッファ２０は、外部端子２
３を介して与えられる外部アドレス信号のうち、正規メ
モリセルアレイ３１−１〜３１−ｎ内のどの行に配列さ
れたメモリセルに対してデータ書込みまたはデータ読出
しを行なうかを指示するロウアドレス信号をバッファリ
ングして、正規ロウデコーダ２５−１〜２５−ｎおよび
スペアロウデコーダ２４−１〜２４−ｎならびにスペア
ロウデコーダ活性回路２１−１〜２１−ｎに供給する。

【００２７】コラムアドレスバッファ４０は、前述の外
部アドレス信号のうち、正規メモリセルアレイ３１−１
〜３１−ｎ内のどの列に配列されたメモリセルに対して
データ書込みまたはデータ読出しを行なうかを指示する
コラムアドレス信号をバッファリングして、正規コラム
デコーダ４２−１〜４２−ｎおよびスペアコラムデコー
ダ４１−１〜４１−ｎならびにスペアコラムデコーダ活
性回路４４−１〜４４−ｎに供給する。

【００２８】各スペアコラムデコーダ活性回路４４−１
〜４４−ｎは、コラムアドレスバッファ４０からのコラ
ムアドレス信号が、対応する正規メモリセルアレイ３１
−１〜３１−ｎ内の欠陥のあるメモリセル行を指示する
ものである場合に、対応するスペアコラムデコーダ４１
−１〜４１−ｎを活性化する一方、対応する正規コラム
デコーダ４２−１〜４２−ｎを非活性化する。他の場合
には、各スペアコラムデコーダ活性回路４４−１〜４４
−ｎは、対応するスペアコラムデコーダ４１−１〜４１
−ｎを非活性化し、対応する正規コラムデコーダ４２−
１〜４２−ｎを活性化する。

【００２９】同様に、各スペアロウデコーダ活性回路２
１−１〜２１−ｎは、ロウアドレスバッファ２０からの
ロウアドレス信号が、対応する正規メモリセルアレイ３
１−１〜３１−ｎ内の欠陥のあるメモリセル行を指示す
るものである場合に、対応するスペアロウデコーダ２４
−１〜２４−ｎを活性化する一方、対応する正規ロウデ
コーダ２５−１〜２５−ｎを非活性化する。他の場合に
は、各スペアロウデコーダ活性回路２１−１〜２１−ｎ
は、対応するスペアロウデコーダ２４−１〜２４−ｎを
非活性化し、対応する正規ロウデコーダ２５−１〜２５
−ｎを活性化する。

【００３０】具体的には、各スペアコラムデコーダ活性
回路４４−１〜４４−ｎは、複数のヒューズを含む。各
スペアコラムデコーダ活性回路４４−１〜４４−ｎは、
コラムアドレスバッファ４０から、対応する正規メモリ
セルアレイ３１−１〜３１−ｎ内の欠陥のあるメモリセ
ル列を指示するコラムアドレス信号を受けたときに、そ
の出力信号ＳＣＥ１〜ＳＣＥｎが対応するスペアコラム
デコーダ４１−１〜４１−ｎを活性化するものとなるよ
うに、これら複数のヒューズのうちのいずれかが選択的
に予め切断される。

【００３１】同様に、各スペアロウデコーダ活性回路２
１−１〜２１−ｎは、複数のヒューズを含む。各スペア
ロウデコーダ活性回路２１−１〜２１−ｎは、ロウアド
レスバッファ２０から、対応する正規メモリセルアレイ
３１−１〜３１−ｎ内の欠陥のあるメモリセル行を指示
するロウアドレス信号を受けたときにのみ、その出力信
号ＳＲＥ１〜ＳＲＥｎが、対応するスペアロウデコーダ
２４−１〜２４−ｎを活性化することができるものとな
るように、これら複数のヒューズのいずれかが選択的に
予め切断される。

【００３２】各スペアコラムデコーダ４１−１〜４１−
ｎは、対応するスペアコラムデコーダ活性回路４４−１
〜４４−ｎによって活性化されている期間、コラムアド
レスバッファ４０からのコラムアドレス信号に応じて、
対応する予備メモリセルアレイ３２−１〜３２−ｎ内の
メモリセル列のうちのいずれか１つに対応する予備ビッ
ト線ＳＢＬへの外部データ信号の供給および、このスペ
アビット線ＳＢＬからのデータ信号の取出しを可能にす
る。

【００３３】同様に、各スペアロウデコーダ２４−１〜
２４−ｎは、対応するスペアロウデコーダ活性回路２１
−１〜２１−ｎによって活性化されている期間、ロウア
ドレスバッファ２０からのロウアドレス信号に応じて、
対応する予備メモリセルアレイ３３−１〜３３−ｎ内の
予備メモリセル行のうちのいずれか１つに対応して設け
られたスペアワード線ＳＷＬを活性化する。

【００３４】このように、正規メモリセルアレイ３１−
１〜３１−ｎならびに、正規コラムデコーダ４２−１〜
４２−ｎおよび正規ロウデコーダ２５−１〜２５−ｎに
それぞれ置き換えて用いられるべき、予備メモリセルア
レイ３２−１〜３２−ｎ，３３−１〜３３−ｎならびに
予備コラムデコーダ４１−１〜４１−ｎおよび予備ロウ
デコーダ２４−１〜２４−ｎのようないわゆる冗長回路
が実際に使用できるようにするためには、製造時にこれ
らの冗長回路を特定の条件下で活性化するために設けら
れた回路部（スペアコラムデコーダ活性回路４４−１〜
４４−ｎおよびスペアロウデコーダ活性回路２１−１〜
２１−ｎ）が、ヒューズを切断されるなどして、特定の
状態に設定される。

【００３５】さて、製造後の半導体記憶装置において不
良解析を実施する上で、このような冗長回路が使用され
ているか否かは重要な情報である。そこで、冗長回路が
使用されるか否かを製造後の半導体記憶装置から知るた
めに、冗長回路を有する半導体記憶装置には一般に冗長
検出回路２２が設けられる。

【００３６】冗長検出回路２２は、外部端子２３のいず
れかの近傍に設けられ、この近傍の外部端子に、冗長回
路の使用の有無を示す信号を供給する。

【００３７】図１２は、従来の冗長検出回路２２の構成
を示す回路図である。以下、図１２を参照しながら従来
の冗長検出回路２２の構成および動作について説明す
る。

【００３８】従来の冗長回路は、所定の外部端子２３と
接地ＧＮＤとの間に設けられるＮチャネルＭＯＳトラン
ジスタ２と、トランジスタ２と並列に接続される、ヒュ
ーズ４およびＮチャネルＭＯＳトランジスタ３の直列接
続回路とを含む。トランジスタ２および３のゲートは接
地される。

【００３９】なお、外部端子２３は、本来、冗長検出回
路２２以外の回路部と外部との信号授受のために設けら
れており、冗長回路の使用の有無を検査する場合にの
み、冗長検出回路２２を動作させるための所定の大きさ
の負の電圧を外部から受ける。

【００４０】冗長回路が使用される場合、すなわち、図
１１においてスペアコラムデコーダ活性回路４４−１〜
４４−ｎおよびスペアロウデコーダ活性回路２１−１〜
２１−ｎのうちのいずれかのヒューズが予め切断されて
いる場合に、冗長検出回路内のヒューズ４も切断され
る。

【００４１】まず、ヒューズ４が切断されていない場合
の冗長回路２２の動作について説明する。

【００４２】外部端子２３に負の電圧を、その絶対値Ｖ
_Fを徐々に大きくしながら付与すると、この絶対値Ｖ_F
がトランジスタ２および３の各しきい値電圧Ｖｔｈより
も大きくなった時点で、外部端子２３とトランジスタ２
およびヒューズ４とを接続する配線Ａに電流が流れ始め
る。以後、絶対値Ｖ_Fの増大に伴い配線Ａに流れる電流
は増大する。

【００４３】図１３は、外部端子２３に供給された負の
電圧の絶対値Ｖ_Fと、配線Ａに流れる電流の大きさとの
関係を示すグラフである。図１０において横軸は、絶対
値Ｖ _Fを示し、縦軸は、配線Ａに流れる電流の大きさＩ
_Fを示す。

【００４４】図１２および図１３を参照して、外部端子
２３に供給された負の電圧の絶対値Ｖ_Fがトランジスタ
２および３の各しきい値電圧Ｖｔｈに達するまでは、ト
ランジスタ２および３はともにＯＦＦ状態であるので、
外部端子２３と接地ＧＮＤとの間に電流は流れない。し
かし、絶対値Ｖ_Fがトランジスタ２および３の各しきい
値電圧Ｖｔｈを超えると、トランジスタ２および３がと
もにＯＮ状態になるので、配線Ａには接地ＧＮＤから外
部端子２３に向かう方向に、トランジスタ２のソース・
ドレイン間電流とトランジスタ３のソース・ドレイン間
電流との和に対応する大きさの電流が流れる。外部端子
２３の電位の絶対値Ｖ_Fが増大すると、トランジスタ２
および３の各々の、ゲートおよびソース間電位が増大す
るので、配線Ａに流れる電流は図１３の直線で示され
るように、絶対値Ｖ_Fに比例して増大する。

【００４５】次に、ヒューズ４が切断されている場合
の、冗長検出回路２２の動作について説明する。

【００４６】ヒューズ４が切断されているので、外部端
子２３の電位の極性および絶対値にかかわらず、接地Ｇ
ＮＤからヒューズ４およびトランジスタ３を介して配線
Ａに流れる電流は生じない。したがって、外部端子２３
に、負の電圧を、その絶対値Ｖ_Fを徐々に増大させなが
ら供給すると、絶対値Ｖ_Fがトランジスタ２のしきい値
電圧Ｖｔｈに達するまでは、トランジスタ２がＯＦＦ状
態であるので、配線Ａに電流は流れない。しかし、絶対
値Ｖ_Fがトランジスタ２のしきい値電圧Ｖｔｈに達する
と、トランジスタ２がＯＮ状態となるので、配線Ａには
接地ＧＮＤから外部端子２３に向かう方向に、トランジ
スタ２のソース・ドレイン間電流に相当する大きさの電
流が流れる。外部端子２３の電位の絶対値Ｖ_Fがトラン
ジスタ２のしきい値電圧Ｖｔｈ以上の範囲で増大してい
くと、配線Ａに流れる電流の大きさは、図３の直線で
示されるように、絶対値Ｖ_Fに比例して増大する。

【００４７】このように、外部端子２３にトランジスタ
２および３の各しきい値電圧Ｖｔｈよりも大きい絶対値
Ｖｉｎを有する負の電圧が印加された場合に配線Ａに流
れる電流は、ヒューズ４が切断されている場合と切断さ
れていない場合とで異なる。すなわち、ヒューズ４が切
断されている場合には、ヒューズ４が切断されていない
場合に配線Ａに流れる電流Ｉ₀よりも小さい電流Ｉ₁が
外部端子２３から検出される。

【００４８】そこで、製造後の半導体記憶装置におい
て、冗長回路の使用の有無を検査する場合には、冗長検
出回路２２に接続された外部端子２３にトランジスタ２
および３の各しきい値電圧Ｖｔｈよりも大きい所定の絶
対値Ｖｉｎを有する負の電圧が付与され、このときにこ
の外部端子２３に流れる電流の大きさが検出される。検
出された電流の大きさが所定の基準値よりも小さければ
ヒューズ４は切断されていると考えられるので、冗長回
路が使用される半導体記憶装置であると判断できる。逆
に、検出された電流の大きさがこの所定の基準値よりも
大きければ、ヒューズ４は切断されていないと考えられ
るので、冗長回路の使用されない半導体記憶装置である
と判断できる。

【００４９】この基準値は、例えば、ヒューズ４が切断
されていない他の半導体記憶装置の外部端子２３に絶対
値Ｖｉｎを有する負の電圧を印加して測定された外部端
子２３に流れる電流の大きさＩ₁に設定される。

【００５０】また、たとえば、この基準値は、冗長検出
回路２２を有する半導体記憶装置内に、この冗長検出回
路２２に接続された外部端子２３とは別の外部端子に対
応して設けられた、冗長検出回路２２と同一構成の参照
用回路と、この別の外部端子との間に流れる電流の大き
さに設定される。

【００５１】すなわち、この参照用回路に含まれるヒュ
ーズは冗長回路の使用の有無にかかわらず切断されな
い。そして、この参照用回路に接続された外部端子に絶
対値Ｖｉｎを有する負の電圧を印加して、この外部端子
に流れる電流の大きさが測定される。測定された電流の
大きさが前述の基準値として用いられる。

【００５２】

【発明が解決しようとする課題】以上のように、冗長回
路を有する従来の半導体記憶装置は、この半導体記憶装
置が製品として完成した後に、冗長回路の使用の有無を
検査することができるように冗長検出回路を有する。こ
の冗長検出回路は、冗長回路の使用の有無に応じて製造
時に選択的に切断されるヒューズを含む。

【００５３】一方、冗長回路の使用／不使用は、冗長検
出回路とは別の回路に設けられたヒューズが選択的に切
断されることにより設定される。

【００５４】たとえば、図１０において、予備メモリセ
ルアレイ３２−１〜３２−ｎ，および３３−１〜３３−
ｎの使用／不使用は、それぞれ、スペアコラムデコーダ
活性回路４４−１〜４４−ｎおよびスペアロウデコーダ
２４−１〜２４−ｎ内のヒューズが製造時に切断された
か否かによって決定される。

【００５５】したがって、冗長回路を有する従来の半導
体記憶装置の製造工程は、冗長回路の使用／不使用を決
定するためのヒューズ切断の工程に加えて冗長検出回路
内のヒューズを切断するという面倒な工程が必要とな
る。

【００５６】さらに、製品として完成した半導体記憶装
置の冗長検出回路において、ヒューズの状態（切断され
ているか否か）はすでに決定されている。このため、冗
長回路の使用の有無を判断するために、冗長検出回路に
接続された外部端子に所定の負の電圧が印加されて測定
された電流の大きさと比較されるべき基準値は、この冗
長検出回路に接続された外部端子にこの冗長検出回路内
のヒューズが切断されていないときに流れる電流の大き
さを直接測定して得た値ではない。

【００５７】つまり、前述のように、他の半導体記憶装
置内の、ヒューズの切断されていない冗長検出回路や、
同じ半導体記憶装置内の他の外部端子に接続されて設け
られた、冗長検出回路と同一構成を有し、かつ、ヒュー
ズが切断されていない参照用回路など、別の外部端子に
接続された別の回路を動作させて測定した値が用いられ
る。

【００５８】しかしながら、外部端子の入力インピーダ
ンスや、配線の容量等は、同一構成の回路間においても
正確には一致しないので、このような別の回路を動作さ
せて測定された電流値は、冗長回路の使用の有無を判断
するために実際に用いられる冗長検出回路に接続された
外部端子にこの冗長検出回路内のヒューズが切断されて
いないときに流れる電流の大きさとは一致しない。

【００５９】したがって、従来の冗長検出回路によれ
ば、冗長回路の使用の有無を判断するための基準値が正
確でないので、冗長回路の使用の有無を必ずしも正確に
判断することができない。

【００６０】それゆえに、本発明の目的は、上記のよう
な問題を解決し、面倒な製造工程を付加することなく、
製品として完成した後に冗長回路の使用の有無を正確に
判定できる半導体記憶装置を提供することである。

【００６１】

【課題を解決するための手段】上記のような目的を達成
するために、本発明にかかる半導体記憶装置は、複数の
正規メモリセルを有する正規メモリセルアレイと、複数
の正規メモリセルのうちのいずれかと置換可能な予備メ
モリセルと、複数の正規メモリセルのうちのいずれかを
データ書込みおよびデータ読出しのために選択する正規
選択手段と、複数の正規メモリセルのうちのいずれかの
代りに予備メモリセルを選択する予備選択手段と、予備
メモリセルアレイの使用のために、予備選択手段を活性
化し、かつ正規選択手段を非活性化する制御信号を出力
する制御信号出力手段と、この制御信号を受ける電気回
路手段とを含む。この電気回路手段は、制御信号出力手
段からの制御信号に応答して、所定の外部端子に特定の
電気信号を導出するように設定される。

【００６２】好ましくは、この電気回路手段は、制御信
号出力手段からの制御信号に応答して、所定の論理レベ
ルの信号を保持する手段と、この保持された信号に応答
して、所定の外部信号に特定の電気信号を導出する手段
とを含む。

【００６３】

【作用】上記のように、本発明にかかる半導体記憶装置
には、予備メモリセルアレイの使用のために発生される
制御信号に応答して、外部端子に特定の電気信号を導出
するように設定される電気回路手段が設けられる。この
ため、予備メモリセルアレイが使用されるべき条件下で
この半導体記憶装置を動作させると、この電気回路手段
は外部端子に特定の電気信号を導出するように設定され
る。したがって、少なくとも１つの予備メモリセルが使
用される条件下でこの半導体記憶装置を動作させた後に
は、この外部端子に、予備メモリセルアレイおよび予備
選択手段の使用の有無に応じた電気信号が現れる。

【００６４】

【実施例】図１は、本発明の一実施例の半導体記憶装置
の全体構成を示す概略ブロック図である。図１には、こ
の半導体記憶装置の主要部分の構成のみが示される。

【００６５】図１を参照して、この半導体記憶装置は、
図１０に示される従来の半導体記憶装置と同様に、複数
の正規メモリセルアレイ３１−１〜３１−ｎと、各正規
メモリセルアレイに対応して設けられた２つの予備メモ
リセルアレイ３２−１〜３２−ｎおよび３３−１〜３３
−ｎと、各正規メモリセルアレイに対応して設けられた
正規コラムデコーダ４２−１〜４２−ｎおよび正規ロウ
デコーダ２５−１〜２５−ｎと、各予備メモリセルアレ
イ３２−〜３２−ｎに対応して設けられたスペアコラム
デコーダ４１−１〜４１−ｎと、各予備メモリセルアレ
イ３３−１〜３３−ｎに対応して設けられたスペアロウ
デコーダ２４−１〜２４−ｎとを含む。この半導体記憶
装置は、さらに、各スペアロウデコーダ２４−１〜２４
−ｎに対応して設けられたスペアロウデコーダ活性回路
２１−１〜２１−ｎと、各スペアコラムデコーダ３２−
１〜３２−ｎに対応して設けられたスペアコラムデコー
ダ活性回路４４−１〜４４−ｎと、ロウアドレスバッフ
ァ２０と、コラムアドレスバッファ４０とを含む。

【００６６】この半導体記憶装置における、これらの回
路部の構成および動作は、図１０に示される従来の半導
体記憶装置におけるそれと同様である。つまり、正規メ
モリセルアレイ３１−１〜３１−ｎ内の欠陥のあるメモ
リセル列または欠陥のあるメモリセル行に対するアクセ
スは、予備メモリセルアレイ３２−１〜３２−ｎ内の予
備メモリセル列または、予備メモリセルアレイ３３−１
〜３３−ｎ内の予備メモリセル行に対するアクセスに置
換される。

【００６７】この置換のために、各スペアコラムデコー
ダ活性回路４４−１〜４４−ｎおよび各スペアロウデコ
ーダ活性回路２１−１〜２１−ｎ内のヒューズ（図示せ
ず）が、この半導体記憶装置の製造工程において、予め
選択的に切断される。いずれのヒューズも切断されてい
ないスペアコラムデコーダ活性回路は、ロウアドレスバ
ッファ２０からのロウアドレス信号にかかわらず、常
に、対応するスペアロウデコーダを非活性化する一方、
対応する正規ロウデコーダを活性化するように動作す
る。

【００６８】この半導体記憶装置は、さらに、各スペア
ロウデコーダ活性回路２１−１〜２１−ｎに対応して、
そのスペアロウデコーダ活性回路内のヒューズが切断さ
れているか否か、すなわち、そのスペアロウデコーダ活
性回路に対応する予備メモリセルアレイ（２４−１〜２
４−ｎのうちのいずれか）が使用されるか否かを検出す
るための冗長検出回路２２ａ−１〜２２ａ−ｎと、各ス
ペアコラムデコーダ活性回路４４−１〜４４−ｎに対応
して設けられて、そのスペアコラムデコーダ活性回路内
のヒューズが切断されているか否か、すなわち、そのス
ペアコラムデコーダ活性回路に対応する予備メモリセル
アレイ３２−１〜３２−ｎが使用されるか否かを検出す
るための冗長検出回路２２ｂ−１〜２２ａ−ｎとを含
む。

【００６９】各冗長検出回路２２ａ−１〜２２ａ−ｎ，
２２ｂ−１〜２２ｂ−ｎは、図１０における従来の冗長
検出回路２２と異なり、対応するスペアロウデコーダ活
性回路２１−１〜２１−ｎの出力信号ＳＲＥ１〜ＳＲＥ
ｎまたは、対応するスペアコラムデコーダ活性回路４４
−１〜４４−ｎの出力信号ＳＣＥ１〜ＳＣＥｎを受け
る。

【００７０】以下、冗長検出回路は２２ａ−１〜２２ａ
−ｎ，２２ｂ−１〜２２ｂ−ｎの構成および動作につい
て、図１および図２を参照しながら説明する。なお、以
下の説明において、各スペアコラムデコーダ４１−１〜
４１−ｎは対応するスペアコラムデコーダ活性回路４４
−１〜４４−ｎからのハイレベルの出力信号ＳＣＥ１〜
ＳＣＥｎに応答して活性化され、各スペアロウデコーダ
２４−１〜２４−ｎは対応するスペアロウデコーダ活性
回路２１−１〜２１−ｎからのハイレベルの信号ＳＲＥ
１〜ＳＲＥｎに応答して活性化されるものとする。さら
に、いずれかのヒューズを切断されたスペアロウデコー
ダ活性回路は、ロウアドレスバッファ２０からの特定の
ロウアドレス信号に応答してハイレベルの信号を出力す
るように動作し、いずれかのヒューズが切断されたスペ
アコラムデコーダ活性回路は、コラムアドレスバッファ
４０からの特定のコラムアドレス信号に応答してハイレ
ベルの信号を出力するように動作をするものとする。

【００７１】なお、各正規コラムデコーダ４２−１〜４
２−ｎは、対応するスペアコラムデコーダ活性回路４４
−１〜４４−ｎからのハイレベルの信号ＳＣＥ１〜ＳＣ
Ｅｎに応答して非活性化され、各正規ロウデコーダ２５
−１〜２５−ｎは、対応するスペアロウデコーダ活性回
路２１−１〜２１−ｎからのハイレベルの信号ＳＲＥ１
〜ＳＲＥｎに応答して非活性化されるものとする。

【００７２】図２は、各冗長検出回路２２ａ−１〜２２
ａ−ｎ，２２ｂ−１〜２２ｂ−ｎの構成を示す回路図で
ある。図２には、任意の一つの冗長検出回路の構成が代
表的に示される。

【００７３】図３は図２に示される冗長検出回路の動作
を説明するためのタイミングチャート図である。

【００７４】図２を参照して、各冗長検出回路は、２２
ａ−１〜２２ａ−ｎ，２２ｂ−１〜２２ｂ−ｎは、対応
するスペアロウデコーダ活性回路２１−１〜２１−ｎの
出力信号ＳＲＥ１〜ＳＲＥｎまたは、対応するスペアコ
ラムデコーダ活性回路４４−１〜４４−ｎの出力信号Ｓ
ＣＥ１〜ＳＣＥｎを受ける検知情報保持回路８と、検知
情報保持回路８の出力信号を外部に出力するための検知
情報出力回路１０とを含む。

【００７５】検知情報保持回路８は、対応するスペアロ
ウデコーダ活性回路の出力信号ＳＲＥ１〜ＳＲＥｎまた
は対応するスペアコラムデコーダ活性回路の出力信号Ｓ
ＣＥ１〜ＳＣＥｎを入力として受ける２入力ＮＯＲゲー
ト６と、入力反転型の３入力ＡＮＤゲート７と、ＮＯＲ
ゲート６の出力信号を反転するインバータ１１とを含
む。ＡＮＤゲート７の第１の入力端は接地され、第２の
入力端はＡＮＤゲート６の出力信号を受け、第３の入力
端はパワーオンリセット信号発生回路３００の出力信号
を受ける。ＮＯＲゲート６は、対応するスペアロウデコ
ーダ活性回路の出力信号ＳＲＥ１〜ＳＲＥｎまたは対応
するスペアコラムデコーダ活性回路の出力信号ＳＣＥ１
〜ＳＣＥｎと、ＡＮＤゲート７の出力信号とを入力とし
て受ける。

【００７６】ＮＯＲゲート６は、対応する活性回路の出
力信号（ＳＲＥ１〜ＳＲＥｎのうちのいずれか一つまた
は、ＳＣＥ１〜ＳＣＥｎのうちのいずれか一つ）がロー
レベルであれば、ＡＮＤゲート７の出力信号を反転する
インバータとして動作する。つまり、ノードＮ１の電位
がローレベルである期間には、ＮＯＲゲート６の出力論
理レベルはＡＮＤゲート７の出力論理レベルによって決
定される。

【００７７】パワーオンリセット信号発生回路３００
は、電源投入直後に所定のノードの電位を初期化するた
めに、多くの半導体集積回路装置に従来より設けられて
いる。なお、図１および図１０において、パワーオンリ
セット信号発生回路３００は、図を簡略化するため図示
されない。パワーオンリセット信号発生回路３００は、
電源投入直後にハイレベルまたはローレベルのワンショ
ットパルスを出力する（図３（ｆ））。本実施例では、
このワンショットパルスはハイレベルであり、かつこの
ワンショットパルスによってＡＮＤゲート７の出力端Ｎ
３の電位がローレベルに初期化されるものとする。

【００７８】したがって、この半導体記憶装置に電源が
投入され電源電圧Ｖｃｃ（図３（ａ））が立ち上がる
と、パワーオンリセット信号発生回路３００の出力信号
が立ち上がるので、図３（ｄ）に示されるようにノード
Ｎ３の電位はローレベルに確定される。ノードＮ３の電
位がローレベルとなることによって、ＮＯＲゲート６は
一方の入力端にローレベルの電位を受けてハイレベルの
電位を出力する。

【００７９】ノードＮ３の電位がローレベルに確定され
ると、ＮＯＲゲート６は、ノードＮ１の電位がハイレベ
ルとならない限り、ハイレベルの電位を出力し続ける。
したがって、対応する活性回路の出力信号（図３
（ｂ））がハイレベルに変化するまでは、ノードＮ２の
電位（図３（ｃ））は初期電位であるハイレベルに保持
される。それゆえ、インバータ１１の出力電位は、図３
（ｅ）に示されるように、電源電圧Ｖｃｃの立ち上がり
以後、ノードＮ１の電位がハイレベルとならない限りロ
ーレベルに保持される。

【００８０】ノードＮ１の電位が、図３（ｂ）に示され
るように、時刻ｔ２においてハイレベルに変化すると、
ＮＯＲゲート６は、ノードＮ３の電位レベルにかかわら
ずローレベルの信号を出力する。したがって、ノードＮ
２の電位は、図３（ｃ）に示されるように、ノードＮ１
の電位の立ち上がりに応答してローレベルに立ち下が
る。

【００８１】ノードＮ２の電位がローレベルとなると、
ＡＮＤゲート７に入力される三つの信号がすべてローレ
ベルとなるため、ＡＮＤゲート７はハイレベルの信号を
出力する。したがって、ノードＮ３の電位は、図３
（ｄ）に示されるように、ノードＮ２の電位の立ち下が
りに応答してハイレベルに立ち上がる。

【００８２】ノードＮ３の電位がハイレベルとなると、
ＮＯＲゲート６は、ノードＮ１の電位レベルにかかわら
ずローレベルの電位を出力する。したがって、ノードＮ
１の電位が図３（ｂ）に示されるようにローレベルに戻
った後の任意の時刻ｔ３においても、ＮＯＲゲート６は
ローレベルの電位を出力し続ける。つまり、ノードＮ２
の電位は、図３（ｃ）に示されるように、ノードＮ１の
電位の立ち上がり以後ローレベルに固定される。

【００８３】それゆえ、ノードＮ１の電位が一旦立ち上
がると、インバータ１１の出力電位は、図３（ｅ）に示
されるように、以後、ハイレベルに固定される。

【００８４】ノードＮ１の電位がハイレベルとなるの
は、対応する活性回路がロウアドレスバッファ２０から
の特定のロウアドレス信号またはコラムアドレスバッフ
ァ４０からの特定のコラムアドレス信号に応答してハイ
レベルの信号を出力している期間のみである。

【００８５】すなわち、図１を参照して、各スペアロウ
デコーダ活性回路２１−１〜２１−ｎは、対応する正規
メモリセルアレイ３１−１〜３１−ｎ内のいずれかのメ
モリセル行に欠陥がある場合、この欠陥のあるメモリセ
ル行に代わって対応する予備メモリセルアレイ３３−１
〜３３−ｎが使用されるように、この欠陥のあるメモリ
セル行を指定するロウアドレス信号にのみ応答して一定
期間、対応するスペアロウデコーダ２４−１〜２４−ｎ
を活性化するためにハイレベルの信号ＳＲＥ１〜ＳＲＥ
ｎを出力する。

【００８６】同様に、各スペアコラムデコーダ活性回路
４４−１〜４４−ｎは、対応する正規メモリセルアレイ
３１−１〜３１−ｎ内のいずれかのメモリセル列に欠陥
がある場合、この欠陥のあるメモリセル列に代わって対
応する予備メモリセルアレイ３２−１〜３２−ｎが使用
されるように、この欠陥のあるメモリセル列を指定する
コラムアドレス信号にのみ応答して一定期間、対応する
スペアコラムデコーダ４１−１〜４１−ｎを活性化する
ためにハイレベルの信号ＳＣＥ１〜ＳＣＥｎを出力す
る。このように、各活性回路２１−１〜２１−ｎ，４４
−１〜４４−ｎは、対応する予備メモリセルアレイ３２
−１〜３２−ｎ，３３−１〜３３−ｎが使用される場
合、つまり、内蔵されたヒューズのいずれかが製造工程
において切断されている場合のみ、特定の外部アドレス
信号に応答してハイレベルとなる。そこで、この半導体
記憶装置に、電源電圧を供給したのち、実際のデータ書
込みおよびデータ読出しの実施に先だって、この半導体
記憶装置にすべての正規メモリセル行および正規メモリ
セル列を指示する外部アドレス信号を順次供給すれば、
使用される予備メモリセルアレイに対応して設けられた
スペアコラムデコーダ活性回路４４−１〜４４−ｎまた
はスペアロウデコーダ活性回路２１−１〜２１−ｎの出
力電位が少なくとも１回はハイレベルとなる。

【００８７】このため、すべての外部アドレス信号が供
給され終わった時点では、冗長検出回路２２ａ−１〜２
２ａ−ｎのうち、使用される予備メモリセルアレイ（３
１−１〜３１−ｎのうちのいずれか）およびスペアロウ
デコーダ（２４−１〜２４−ｎのうちのいずれか）に対
応して設けられたスペアロウデコーダ活性回路（２１−
１〜２１−ｎのうちのいずれか）の出力信号を受けるも
のにおいてのみ、検知情報保持回路８の出力電位がハイ
レベルに固定されている。

【００８８】一方、検知情報出力回路１０は、対応する
検知情報保持回路８の出力信号をゲートに受けるＮチャ
ネルＭＯＳトランジスタ５およびダイオード接続された
ＮチャネルＭＯＳトランジスタ３の直列接続回路と、こ
の直列接続回路に並列に接続されるＮチャネルＭＯＳト
ランジスタ２とを含む。この直列接続回路およびトラン
ジスタ２は、いずれも、接地ＧＮＤと、図１の外部端子
２３のうちのいずれかとの間に設けられる。トランジス
タ２のゲートは接地される。

【００８９】従来と同様に、冗長検出回路に接続される
外部端子２３は、本来、他の回路部と外部との信号授受
のために設けられており、冗長回路の使用の有無を検査
する場合にのみ、外部から所定の絶対値を有する負の電
圧を供給される。

【００９０】外部端子２３に、負の電圧が、その絶対値
Ｖ_Fを徐々に増大されながら印加された場合の検知情報
出力回路１０の動作について図４を参照しながら説明す
る。図４は、図２における配線Ａに流れる電流の大きさ
Ｉ_Fと、外部端子２３に印加された負の電圧の絶対値Ｖ
_Fとの関係を示すグラフである。

【００９１】まず検知情報保持回路８の出力電位がロー
レベルである場合の検知情報出力回路１０の動作につい
て説明する。

【００９２】外部端子２３に負の電圧を、その絶対値Ｖ
_Fを徐々に増大させながら印加すると、絶対値Ｖ_Fがト
ランジスタ２，３，および５の各しきい値電圧Ｖｔｈに
達するまでは、これらのトランジスタはすべてＯＦＦ状
態であるので、配線Ａに流れる電流は生じない。

【００９３】しかし、絶対値Ｖ_Fがこのしきい値電圧Ｖ
ｔｈに達すると、トランジスタ２がＯＮ状態となるの
で、以後、接地ＧＮＤからトランジスタ２を介して外部
端子２３に流れ込む電流は、図４の実線で示されるよ
うに絶対値Ｖ_Fの増大に伴い一定の割合で大きくなる。

【００９４】その後、絶対値Ｖ_Fがトランジスタ３のし
きい値電圧と、トランジスタ５のしきい値電圧との和、
すなわち２Ｖｔｈに達すると、トランジスタ３および５
もＯＮ状態となるので、以後、配線Ａには、接地ＧＮＤ
から外部端子２３に向かう方向に、トランジスタ２のソ
ース・ドレイン間に流れる電流と、トランジスタ３およ
び５の直列接続回路に流れる電流との和に相当する大き
さの電流が流れる。このため絶対値Ｖ_Fが前記しきい値
電圧の和２Ｖｔｈ以上の範囲において、配線Ａに流れる
電流は、図４の実線で示されるように、絶対値Ｖ_Fの
増大に伴い、それまでよりも大きい割合で増大する。

【００９５】次に、検知情報保持回路８の出力電位がハ
イレベルである場合の検知情報出力回路１０の動作につ
いて説明する。

【００９６】この場合、トランジスタ５は外部端子２３
の電位にかかわらずＯＮ状態である。したがって、外部
端子２３に負の電圧を、その絶対値Ｖ_Fを徐々に増大さ
せながら印加すると、絶対値Ｖ_Fがトランジスタ２およ
び３の各しきい値電圧Ｖｔｈに達するまでは、トランジ
スタ２および３がともにＯＦＦ状態であるので、配線Ａ
に流れる電流は生じない。

【００９７】しかし、絶対値Ｖ_Fがこのしきい値電圧Ｖ
ｔｈに達すると、トランジスタ２および３がともにＯＮ
状態となるので、配線Ａには、接地ＧＮＤから外部端子
２３に向かう方向に、トランジスタ２のソース・ドレイ
ン間電流と、トランジスタ３および５の直列接続回路に
流れる電流との和に相当する大きさの電流が流れ始め
る。この電流は、以後、図４の実線で示されるよう
に、絶対値Ｖ_Fの増大に伴い、一定の割合で大きくな
る。

【００９８】このように、外部端子２３への印加電圧の
絶対値Ｖ_Fが二つのＭＯＳトランジスタのしきい値電圧
の和（２Ｖｔｈ）以下の範囲において配線Ａに流れる電
流は、検知情報保持回路８の出力電位がローレベルであ
る場合には、トランジスタ２のみから供給されるのに対
し、検知情報保持回路８の出力電位がハイレベルである
場合には、トランジスタ２だけでなく、トランジスタ３
および５の直列接続回路からも供給される。したがっ
て、外部端子２３にトランジスタ３のしきい値電圧とト
ランジスタ５のしきい値電圧との和（２Ｖｔｈ）以上の
所定の絶対値Ｖｉｎを有する負の電圧を印加したときに
この外部端子２３に流れ込む電流の大きさは、対応する
検知情報保持回路８の出力電位がハイレベルである場合
（Ｉ₁）と、ローレベルである場合（Ｉ₀）とで異な
る。

【００９９】そこで、図１において、各冗長検出回路２
２ａ−１〜２２ａ−ｎ，２２ｂ−１〜２２ｂ−ｎ内の検
知情報保持回路８の出力電位がローレベルであり、かつ
この冗長検出回路に接続された外部端子２３に絶対値Ｖ
ｉｎを有する負の電圧が印加されたときに、この外部端
子２３に流れ込む電流の大きさＩ₀を基準値として用い
れば、各予備メモリセルアレイ３２−１〜３２−ｎ，３
３−１〜３３−ｎが使用されるか否かを判断することが
できる。

【０１００】すなわち、この半導体記憶装置にすべての
メモリセル行およびすべてのメモリセル列を指示する外
部アドレス信号を順次供給したのち、冗長検出回路２２
ａ−１〜２２ａ−ｎ，２２ｂ−１〜２２ｂ−ｎにそれぞ
れ接続された外部端子２３に絶対値Ｖｉｎを有する負の
電圧を供給してこれらの外部端子２３の各々に流れる電
流をテスタ等で測定し、測定された値とこの基準値とを
比較すればよい。ある外部端子２３から測定された値
がこの基準値Ｉ₀よりも大きければ、この外部端子に接
続された冗長検出回路において検知情報保持回路８の出
力電位はハイレベルであると考えられるので、この冗長
検出回路に対応する予備メモリセルアレイは使用されな
いと判断できる。逆に、測定された値がこの基準値Ｉ₀
と同じであれば、検知情報保持回路８の出力電位はロー
レベルであると考えられるので、この冗長検出回路に対
応して設けられた予備メモリセルアレイは使用されない
と判断できる。

【０１０１】この基準値を得るためには、電源投入直
後、半導体記憶装置を動作させる前のスタンバイ時（図
３における時刻ｔ１）に、各外部端子２３に、冗長回路
の使用の有無を検査するためにこの外部端子２３に供給
されると同じ負の電圧を印加して、この外部端子２３に
流れる電流をテスタ等で測定すればよい。

【０１０２】図３の時刻ｔ１において、各冗長検出回路
２２ａ−１〜２２ａ−ｎ，２２ｂ−１〜２２ｂ−ｎ内の
検知情報保持回路８の出力電位はローレベルに固定され
ているので、このような測定を実施することによって、
各外部端子２３からは、図４におけるＩ₀の値が得られ
る。

【０１０３】以上のように、本実施例によれば、冗長回
路が使用される場合にのみ所定の論理レベル（ハイレベ
ル）となるスペアロウデコーダ活性回路およびスペアコ
ラムデコーダ活性回路の出力信号に基づいて冗長回路の
使用の有無が検出されるので、従来のように、冗長回路
の使用の有無に応じて冗長検出回路内のヒューズを選択
的に切断する工程を半導体記憶装置の製造工程内に設け
る必要がない。

【０１０４】さらに、スペアロウデコーダ活性回路およ
びスペアコラムデコーダ活性回路の出力信号は、それぞ
れ、特定のロウアドレス信号および特定のコラムアドレ
ス信号が外部から供給されない限り所定の論理レベルと
ならない。このため、電源投入後、半導体記憶装置を動
作させる前のスタンバイ時において、各予備メモリセル
アレイ３２−１〜３２−ｎ，３３−１〜３３−ｎの使用
の有無を検出するために設けられた冗長検出回路２２ａ
−１〜２２ａ−ｎ，２２ｂ−１〜２２ｂ−ｎに接続され
た外部端子２３から、この予備メモリセルアレイの使用
の有無を判断するための基準値を測定することができ
る。したがって、従来と異なり、冗長回路の使用の有無
を判断するための基準値を正確に測定することができる
ので、冗長回路の使用の有無も従来よりも正確に判断で
きる。

【０１０５】さて、上記実施例では、各予備メモリセル
アレイの使用の有無を個別に判断するために、各スペア
ロウデコーダ活性回路ごとおよび各スペアコラムデコー
ダ活性回路ごとに一つの冗長検出回路が設けられ、かつ
各冗長検出回路は他の冗長検出回路とは異なる外部端子
に接続された。しかしながら、図１において、各正規メ
モリセルアレイ３１−１〜３１−ｎに対応して設けられ
た２種類の予備メモリセルアレイ３２−１〜３２−ｎお
よび３３−１〜３３−ｎのうちのいずれの種類の予備メ
モリセルアレイが使用されるかのみを検査したい場合に
は、すべてのスペアロウデコーダ活性回路２１−１〜２
１−ｎと、すべてのスペアコラムデコーダ活性回路４４
−１〜４４−ｎとにそれぞれ対応して二つの冗長検出回
路が設けられればよい。

【０１０６】図５は、そのような場合の半導体記憶装置
の全体構成を示す概略ブロック図であり、本発明の他の
実施例を示す。図６は、図５の冗長検出回路２２ｃ，２
２ｄの構成を示す回路図である。

【０１０７】図６を参照して、冗長検出回路２２ｃは、
各スペアロウデコーダ活性回路２１−１〜２１−ｎに対
応して設けられる保持回路ブロック８０，すべての保持
回路ブロック８０の出力信号を受けるＮＯＲゲート５
０，およびＮＯＲゲート５０の出力信号を反転するイン
バータ５１を含む検知情報保持回路８と、検知情報出力
回路１０とを含む。

【０１０８】同様に、冗長検出回路２２ｄは、各スペア
コラムデコーダ活性回路４４−１〜４４−ｎに対応して
設けられた保持回路ブロック８０，すべての保持回路ブ
ロック８０の出力を受けるＮＯＲゲート５０，およびＮ
ＯＲゲート５０の出力信号を反転するインバータ５１を
有する検知情報保持回路８と、検知情報出力回路１０と
を含む。

【０１０９】各保持回路ブロック８０は、図２における
検知情報保持回路８と同一の構成を有する。したがっ
て、この半導体記憶装置にすべての外部アドレス信号が
順次付与され終わった時点では、使用される予備メモリ
セルアレイに対応して設けられたスペアロウデコーダ活
性回路（２１−１〜２１−ｎのうちのいずれか）または
スペアコラムデコーダ活性回路（４４−１〜４４−ｎの
うちのいずれか）に対応して設けられた保持回路ブロッ
ク８０の出力電位のみがハイレベルに固定される。

【０１１０】各冗長検出回路２２ｃ，２２ｄにおいて、
少なくとも一つの保持回路ブロック８０の出力電位がハ
イレベルであれば、ＮＯＲゲート５０は、ローレベルの
電位を出力する。従って、インバータ５１の出力電位
は、少なくとも一つの保持回路ブロック８０の出力電位
がハイレベルであるときに、検知情報出力回路１０にハ
イレベルの電位を与える。

【０１１１】本実施例における各検知情報出力回路１０
は、図２における検知情報出力回路１０と同一の構成を
有する。

【０１１２】それゆえ、この半導体記憶装置にすべての
外部アドレス信号が付与され終わると、２種類の予備メ
モリセルアレイ３２−１〜３２−ｎおよび３３−１〜３
３−ｎのうち使用される予備メモリセルアレイに対応し
て設けられた冗長検出回路（２２ｃおよび２２ｄのうち
のいずれか）内の検知情報出力回路１０のみが、図４に
おける実線で示される特性を示す。したがって、図５
において冗長検出回路２２ｃおよび２２ｄがそれぞれ接
続された外部端子２３から、先の実施例の場合と同様に
電流の測定を行なえば、前記２種類の予備メモリセルア
レイのうちのいずれが使用されるかを判断することがで
きる。

【０１１３】また、単に予備メモリセルアレイ３２−１
〜３２−ｎ，３３−１〜３３−ｎが使用されているか否
かという情報だけが必要であれば、冗長検出回路は、す
べてのスペアロウデコーダ活性回路２１−１〜２１−ｎ
およびすべてのスペアコラムデコーダ活性回路４４−１
〜４４−ｎ共通に設けられればよい。図７は、そのよう
な場合の半導体記憶装置の全体構成を示す概略ブロック
図であり、本発明のさらに他の実施例を示す。

【０１１４】図８は、図７の冗長検出回路２２ｅの構成
を示す回路図である。図８を参照して、この冗長検出回
路２２ｅは、各スペアロウデコーダ活性回路２１−１〜
２１−ｎおよび各スペアコラムデコーダ活性回路４４−
１〜４４−ｎに対応して設けられる保持回路ブロック８
０，すべての保持回路ブロック８０の出力信号を受ける
ＮＯＲゲート６０，およびＮＯＲゲート６０の出力信号
を反転するインバータ６１を有する検知情報保持回路８
と、検知情報出力回路１０とを含む。

【０１１５】本実施例においても、各保持回路ブロック
８０は図２における検知情報保持回路８と同一の構成を
有する。したがって、使用される予備メモリセルアレイ
が存在する場合にのみ、この半導体記憶装置にすべての
外部アドレス信号が供給され終わった時点で、使用され
る予備メモリセルアレイに対応して設けられた保持回路
ブロック８０の出力電位によって、インバータ６１の出
力電位がハイレベルに固定され、検知情報出力回路１０
の特性が図４の実線で示されるものに設定されてい
る。

【０１１６】それゆえ、図７において冗長検出回路２２
ｅに接続された外部端子２３から、上記二つの実施例の
場合と同様の方法で電流を検出すれば、この半導体記憶
装置内の予備メモリセルアレイの使用の有無を判断する
ことができる。

【０１１７】上記いずれの実施例においても、冗長検出
回路内の検知情報出力回路は、これに接続された外部端
子に流れる電流の大きさが冗長回路の使用の有無に応じ
て異なるように構成された。しかしながら検知情報出力
回路の構成はこのようなものに限定されない。

【０１１８】図９は、外部端子に現れる電位レベルが冗
長回路の使用の有無に応じて異なるように構成された検
知情報出力回路の回路図であり、本発明のさらに他の実
施例を示す。

【０１１９】図９を参照して、この検知情報出力回路７
０は、対応する検知情報保持回路（図示せず）の出力信
号および所定のクロック信号φを受ける２入力ＮＡＮＤ
ゲート７２と、対応する検知情報保持回路の出力信号を
反転するインバータ７１と、このインバータ７１の出力
信号と前記所定のクロック信号φを入力として受ける２
入力ＮＡＮＤゲート７３と、ＮＡＮＤゲート７２および
７３の出力信号をそれぞれ反転するインバータ７４およ
び７５と、インバータ７４および７５の出力信号をそれ
ぞれゲートに受けるＮチャネルＭＯＳトランジスタ７６
および７７とを含む。

【０１２０】トランジスタ７６および７７は、電源電圧
Ｖｃｃと接地ＧＮＤとの間に互いに直列に結合され、ト
ランジスタ７６および７７の接続点が所定の外部端子２
３に接続される。

【０１２１】クロック信号φは、冗長回路の使用の有無
を検査する場合にのみハイレベルとされ、他の期間には
ローレベルとされる制御信号であり、外部から直接供給
されてもよいし、この半導体記憶装置内部で発生されて
もよい。

【０１２２】クロック信号φがハイレベルであれば、Ｎ
ＡＮＤゲート７２および７３の出力電位はそれぞれ、対
応する検知情報保持回路の出力電位がハイレベルである
場合に、ローレベルおよびハイレベルとなり、対応する
検知情報保持回路の出力電位がローレベルである場合
に、ローレベルおよびハイレベルとなる。

【０１２３】したがって、この検知情報出力回路７０を
含む冗長検出回路に対応するいずれかの予備メモリセル
アレイが使用されるならば、トランジスタ７６がインバ
ータ７４からハイレベルの電位を受けてＯＮ状態となる
ので、外部端子２３に電源電位Ｖｃｃが現れる。しか
し、この冗長検出回路に対応するいずれの予備メモリセ
ルアレイも使用されなければ、トランジスタ７７がイン
バータ７５からハイレベルの電位を受けてＯＮ状態とな
るので、外部端子２３に接地電位が現れる。

【０１２４】つまり、この検知情報出力回路７０が図
２，図６，および図８の検知情報出力回路１０に代わっ
て用いられれば、すべての正規メモリセル行およびすべ
ての正規メモリセル列を指示する外部アドレス信号がこ
の半導体記憶装置に付与された後に、クロック信号φを
ハイレベルにして外部端子２３の電位を検出すれば、こ
の外部端子２３に接続された冗長検出回路に対応する予
備メモリセルアレイの使用の有無を判断することができ
る。

【０１２５】なお、クロック信号φがローレベルである
期間には、ＮＡＮＤゲート７２および７３の出力電位は
いずれも、対応する検知情報保持回路の出力電位レベル
にかかわらずハイレベルに固定される。したがって、イ
ンバータ７４および７５の出力電位がともにローレベル
に固定され、この結果、トランジスタ７６および７７は
いずれもＯＦＦ状態となる。つまり、クロック信号φが
ローレベルである期間には、外部端子２３は対応する冗
長検出回路から電気的に切離される。

【０１２６】このように本実施例によれば、冗長回路の
使用の有無に応じて所定の外部端子に現れる電位が異な
るので、先の実施例の場合のように基準値を測定する必
要がない。

【０１２７】また、冗長回路の使用の有無を検査するた
めに、外部端子に通常と異なるレベルや変化タイミング
を有する外部信号を供給するなどして、半導体記憶装置
全体を特別なモードに設定する必要もないので、容易に
このような検査を実施できる。

【０１２８】なお、本発明は１種類の予備メモリセルア
レイしか持たない半導体記憶装置、すなわちスペアロウ
デコーダ活性回路およびスペアコラムデコーダ活性回路
のうちのいずれか一方のみを有する半導体記憶装置にも
適用可能である。

【０１２９】本発明は、例えば、ＤＲＡＭ（ダイナミッ
クランダムアクセスメモリ）に適用されれば、より効果
的である。

【０１３０】

【発明の効果】以上のように、本発明によれば、冗長回
路の使用の有無に応じて製造時に選択的に切断されるべ
きヒューズを設けることなく、冗長回路の使用の有無を
正確にかつ容易に検査をすることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体記憶装置の全体構成
を示す概略ブロック図である。

【図２】図１の各冗長検出回路の構成を示す回路図であ
る。

【図３】図２に示される回路の動作を説明するためのタ
イミングチャート図である。

【図４】図２の検知情報出力回路の特性を示すグラフで
ある。

【図５】本発明の他の実施例の半導体記憶装置の全体構
成を示す概略ブロック図である。

【図６】図５の冗長検出回路の構成を示す回路図であ
る。

【図７】本発明のさらに他の実施例の半導体記憶装置の
全体構成を示す概略ブロック図である。

【図８】図７の冗長検出回路の構成を示す回路図であ
る。

【図９】本発明のさらに他の実施例の冗長検出回路にお
ける検知情報出力回路の構成を示す回路図である。

【図１０】冗長回路を有する従来の半導体記憶装置の全
体構成を示す概略ブロック図である。

【図１１】図１０における正規メモリセルアレイおよび
予備メモリセルアレイの構成を示す図である。

【図１２】図１０の冗長検出回路の構成を示す回路図で
ある。

【図１３】図１２の回路の特性を示すグラフである。

【符号の説明】

２０ロウアドレスバッファ２１−１〜２１−ｎスペアロウデコーダ活性回路２２ａ−１〜２２ａ−ｎ，２２ｂ−１〜２２ｂ−ｎ，２
２ｃ〜２２ｅ冗長検出回路２３外部端子２５−１〜２５−ｎスペアロウデコーダ２５−１〜２５−ｎ正規ロウデコーダ３１−１〜３１−ｎ正規メモリセルアレイ３２−１〜３２−ｎ，３３−１〜３３−ｎ予備メモリ
セルアレイ４１−１〜４１−ｎスペアコラムデコーダ４２−１〜４２−ｎ正規コラムデコーダ４４−１〜４４−ｎスペアコラムデコーダ活性回路４０コラムアドレスバッファ８検知情報保持回路１０検知情報出力回路なお、図中、同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】複数の正規メモリセルを有する正規メモ
リセルアレイと、前記複数の正規メモリセルのいずれかと置換可能な予備
メモリセルを有する予備メモリセルアレイと、前記複数の正規メモリセルのうちのいずれかを、データ
書込みおよびデータ読出しのために選択する正規選択手
段と、前記複数の正規メモリセルのいずれかの代りに予備メモ
リセルを選択する予備選択手段と、前記予備メモリセルアレイの使用のために、前記予備選
択手段を活性化し、かつ、前記正規選択手段を非活性化
する制御信号を出力する制御信号出力手段と、前記制御信号に応答して、所定の外部端子に特定の電気
信号を導出するように設定される電気回路手段とを含
む、半導体記憶装置。
【請求項２】前記電気回路手段は、前記制御信号に応答して所定の論理レベルの信号を保持
する手段と、前記保持手段に保持された前記所定の論理レベルの信号
に応答して、前記所定の外部端子に前記特定の電気信号
を導出する手段とを含む、請求項１記載の半導体記憶装
置。