JPH05225796A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05225796A JPH05225796A JP4224183A JP22418392A JPH05225796A JP H05225796 A JPH05225796 A JP H05225796A JP 4224183 A JP4224183 A JP 4224183A JP 22418392 A JP22418392 A JP 22418392A JP H05225796 A JPH05225796 A JP H05225796A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- spare
- memory cell
- external terminal
- memory device
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】 冗長回路として、予備メモリセルアレイなら
びにスペアコラムデコーダ41−1〜41−nおよびス
ペアロウデコーダ24−1〜24−nを有する半導体記
憶装置において、これらの冗長回路の使用の有無をこの
半導体記憶装置が製品として完成した後に検査するため
の冗長検出回路22a−1〜22a−n,22b−1〜
22b−nが、スペアロウデコーダ活性回路21−1〜
21−nまたはスペアコラムデコーダ活性回路44−1
〜44−nからの特定の論理レベルの出力信号に応答し
て、これらの冗長回路の使用を示す特定の電流信号また
は電圧信号を所定の外部端子23に導出できるように設
定される。 【効果】 この半導体記憶装置への外部アドレス信号の
供給時に、スペアロウデコーダ活性回路またはスペアコ
ラムデコーダ活性回路の出力信号によって自動的に、冗
長検出回路内に冗長回路の使用の有無に応じた論理レベ
ルの信号がラッチされるので、製造時に冗長回路の使用
の有無に応じて冗長検出回路内の接続状態を設定する必
要がなくなる。
びにスペアコラムデコーダ41−1〜41−nおよびス
ペアロウデコーダ24−1〜24−nを有する半導体記
憶装置において、これらの冗長回路の使用の有無をこの
半導体記憶装置が製品として完成した後に検査するため
の冗長検出回路22a−1〜22a−n,22b−1〜
22b−nが、スペアロウデコーダ活性回路21−1〜
21−nまたはスペアコラムデコーダ活性回路44−1
〜44−nからの特定の論理レベルの出力信号に応答し
て、これらの冗長回路の使用を示す特定の電流信号また
は電圧信号を所定の外部端子23に導出できるように設
定される。 【効果】 この半導体記憶装置への外部アドレス信号の
供給時に、スペアロウデコーダ活性回路またはスペアコ
ラムデコーダ活性回路の出力信号によって自動的に、冗
長検出回路内に冗長回路の使用の有無に応じた論理レベ
ルの信号がラッチされるので、製造時に冗長回路の使用
の有無に応じて冗長検出回路内の接続状態を設定する必
要がなくなる。
Description
【0001】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、冗長回路を有する半導体記憶装置に関する。
し、特に、冗長回路を有する半導体記憶装置に関する。
【0002】
【従来の技術】半導体記憶装置の記憶容量の増大に伴
い、1チップの半導体メモリに設けられるメモリセルの
数は近年著しく増大してきた。このようなメモリセル数
の増大に伴い、製造された半導体メモリチップのうち、
メモリセルアレイ部に何の欠陥もない製品が占める割合
(いわゆる歩どまり)が著しく低下する。
い、1チップの半導体メモリに設けられるメモリセルの
数は近年著しく増大してきた。このようなメモリセル数
の増大に伴い、製造された半導体メモリチップのうち、
メモリセルアレイ部に何の欠陥もない製品が占める割合
(いわゆる歩どまり)が著しく低下する。
【0003】そこで最近の半導体記憶装置のほとんど
は、本来使用されるべきメモリセルアレイ(以下、正規
メモリアレイと呼ぶ)に加えて、この正規メモリアレイ
に製造上の原因によって欠陥が生じた場合に、この正規
メモリセルアレイの代わりとして使用されるべきメモリ
セルアレイ(以下、予備メモリセルアレイと呼ぶ)を有
する。
は、本来使用されるべきメモリセルアレイ(以下、正規
メモリアレイと呼ぶ)に加えて、この正規メモリアレイ
に製造上の原因によって欠陥が生じた場合に、この正規
メモリセルアレイの代わりとして使用されるべきメモリ
セルアレイ(以下、予備メモリセルアレイと呼ぶ)を有
する。
【0004】実際には、正規メモリセルアレイに含まれ
るメモリセルのうち、欠陥のあるメモリセルが属するメ
モリセル行またはメモリセル列に代わって、予備メモリ
セルアレイ内のいずれかのメモリセル行またはメモリセ
ル列が使用される。
るメモリセルのうち、欠陥のあるメモリセルが属するメ
モリセル行またはメモリセル列に代わって、予備メモリ
セルアレイ内のいずれかのメモリセル行またはメモリセ
ル列が使用される。
【0005】図10は、予備メモリセルアレイを有する
従来の半導体記憶装置の全体構成を示す概略ブロック図
である。図10には、正規メモリセルアレイおよび予備
メモリセルアレイの周辺回路として、これらのメモリセ
ルアレイの動作を制御する役割を果たす回路部が中心に
示される。
従来の半導体記憶装置の全体構成を示す概略ブロック図
である。図10には、正規メモリセルアレイおよび予備
メモリセルアレイの周辺回路として、これらのメモリセ
ルアレイの動作を制御する役割を果たす回路部が中心に
示される。
【0006】以下、図10を参照しながら、正規メモリ
セルアレイと予備メモリセルアレイとの使い分けのため
に半導体記憶装置内で行われる回路動作を中心に、従来
の半導体記憶装置の構成について説明する。
セルアレイと予備メモリセルアレイとの使い分けのため
に半導体記憶装置内で行われる回路動作を中心に、従来
の半導体記憶装置の構成について説明する。
【0007】複数の正規メモリセルアレイ31−1〜3
1−nの各々には、2種類の予備メモリセルアレイ32
−1〜32−n,33−1〜33−nが付加される。
1−nの各々には、2種類の予備メモリセルアレイ32
−1〜32−n,33−1〜33−nが付加される。
【0008】図11は、任意の1つの正規メモリセルア
レイ31−1〜31−nおよび、これに付加される予備
メモリセルアレイの構成を示す図である。
レイ31−1〜31−nおよび、これに付加される予備
メモリセルアレイの構成を示す図である。
【0009】図11を参照して、各正規メモリセルアレ
イ31−1〜31−nは、複数の行および複数の列に配
列されたメモリセルMCと、各メモリセル行に対応して
設けられる1本のワード線WLと、各メモリセル列に対
応して設けられる1本(または1対)のビット線(また
はビット線対)BLとを含む。各ワード線WLは、対応
するメモリセル行に含まれるすべてのメモリセルMCに
共通に接続され、各ビット線(またはビット線対)BL
は、対応するメモリセル列に含まれるすべてのメモリセ
ルMCに共通に接続される。
イ31−1〜31−nは、複数の行および複数の列に配
列されたメモリセルMCと、各メモリセル行に対応して
設けられる1本のワード線WLと、各メモリセル列に対
応して設けられる1本(または1対)のビット線(また
はビット線対)BLとを含む。各ワード線WLは、対応
するメモリセル行に含まれるすべてのメモリセルMCに
共通に接続され、各ビット線(またはビット線対)BL
は、対応するメモリセル列に含まれるすべてのメモリセ
ルMCに共通に接続される。
【0010】各予備メモリセルアレイ32−1〜32−
nは、対応する正規メモリセルアレイ31−1〜31−
nと共通に複数のワード線WLを含み、さらに、対応す
る正規メモリセルアレイ31−1〜31−nとは独立に
少なくとも1本(または1対)の予備ビット線(または
予備ビット線対)SBLを含む。各予備ビット線(また
は予備ビット線対)SBLに対応して、ワード線WLと
同数の予備メモリセルSMCによって構成される予備メ
モリセル列が設けられる。各予備メモリセルSMCは、
対応する予備ビット線(またはビット線対)SBLおよ
び対応するワード線WLに接続される。
nは、対応する正規メモリセルアレイ31−1〜31−
nと共通に複数のワード線WLを含み、さらに、対応す
る正規メモリセルアレイ31−1〜31−nとは独立に
少なくとも1本(または1対)の予備ビット線(または
予備ビット線対)SBLを含む。各予備ビット線(また
は予備ビット線対)SBLに対応して、ワード線WLと
同数の予備メモリセルSMCによって構成される予備メ
モリセル列が設けられる。各予備メモリセルSMCは、
対応する予備ビット線(またはビット線対)SBLおよ
び対応するワード線WLに接続される。
【0011】一方、各予備メモリセルアレイ33−1〜
33−nは、対応する正規メモリセルアレイ31−1〜
31−nと共通に複数のビット線(またはビット線対)
BLを含み、さらに、対応する正規メモリセルアレイ3
1−1〜31−nとは独立に少なくとも1本の予備ワー
ド線SWLを含む。各予備ワード線SWLに対応して、
ビット線(またはビット線対)BLと同数の予備メモリ
セルSMCによって構成される予備メモリセル行が設け
られる。各予備メモリセルSMCは、対応するビット線
(またはビット線対)BLおよび対応する予備ワード線
SWLに接続される。
33−nは、対応する正規メモリセルアレイ31−1〜
31−nと共通に複数のビット線(またはビット線対)
BLを含み、さらに、対応する正規メモリセルアレイ3
1−1〜31−nとは独立に少なくとも1本の予備ワー
ド線SWLを含む。各予備ワード線SWLに対応して、
ビット線(またはビット線対)BLと同数の予備メモリ
セルSMCによって構成される予備メモリセル行が設け
られる。各予備メモリセルSMCは、対応するビット線
(またはビット線対)BLおよび対応する予備ワード線
SWLに接続される。
【0012】図10および図11に示されるように、各
正規メモリセルアレイ31−1〜31−nと、予備メモ
リセルアレイ32−1〜32−n,33−1〜33−n
とに対応してそれぞれ、正規ロウデコーダ25−1〜2
5−nおよび正規コラムデコーダ42−1〜42−n
と、スペアロウデコーダ24−1〜24−nおよびスペ
アコラムデコーダ41−1〜41−nとが設けられる。
正規メモリセルアレイ31−1〜31−nと、予備メモ
リセルアレイ32−1〜32−n,33−1〜33−n
とに対応してそれぞれ、正規ロウデコーダ25−1〜2
5−nおよび正規コラムデコーダ42−1〜42−n
と、スペアロウデコーダ24−1〜24−nおよびスペ
アコラムデコーダ41−1〜41−nとが設けられる。
【0013】各正規ロウデコーダ25−1〜25−n
は、対応する正規メモリセルアレイ31−1〜31−n
内のワード線WLのうちの1本を選択的に活性化する。
これによって、この1本のワード線WLに接続された各
メモリセルMCと対応するビット線BLとの間でのデー
タ信号の転送が可能となる。
は、対応する正規メモリセルアレイ31−1〜31−n
内のワード線WLのうちの1本を選択的に活性化する。
これによって、この1本のワード線WLに接続された各
メモリセルMCと対応するビット線BLとの間でのデー
タ信号の転送が可能となる。
【0014】一方、各正規コラムデコーダ42−1〜4
2−nは、対応する正規メモリセルアレイ31−1〜3
1−n内のビット線(またはビット線対)BLのうちの
1つからの信号の取出し及び、この1つのビット線(ま
たはビット線対)BLへの外部データ信号の付与を可能
にする。したがって、この1つのビット線(またはビッ
ト線対)BLに接続されたメモリセルMCのうち、活性
化されたワード線WLに接続される1つに対するデータ
書込みおよびデータ読出しが実行可能となる。
2−nは、対応する正規メモリセルアレイ31−1〜3
1−n内のビット線(またはビット線対)BLのうちの
1つからの信号の取出し及び、この1つのビット線(ま
たはビット線対)BLへの外部データ信号の付与を可能
にする。したがって、この1つのビット線(またはビッ
ト線対)BLに接続されたメモリセルMCのうち、活性
化されたワード線WLに接続される1つに対するデータ
書込みおよびデータ読出しが実行可能となる。
【0015】各スペアロウデコーダ24−1〜24−n
は、対応する予備メモリセルアレイ33−1〜33−n
内の予備ワード線SWLのうちの1本を選択的に活性化
する。これによって、この1本の予備ワード線SWLに
接続された各予備メモリセルSMCと、対応するビット
線BLとの間でのデータ信号の転送が可能となる。
は、対応する予備メモリセルアレイ33−1〜33−n
内の予備ワード線SWLのうちの1本を選択的に活性化
する。これによって、この1本の予備ワード線SWLに
接続された各予備メモリセルSMCと、対応するビット
線BLとの間でのデータ信号の転送が可能となる。
【0016】一方、各スペアコラムデコーダ41−1〜
41−nは、対応する予備メモリセルアレイ32−1〜
32−n内の予備ビット線(またはビット線対)SBL
のうちの1つからのデータ信号の取出しおよび、この1
つのビット線(またはビット線対)SBLへの外部デー
タ信号の供給を可能にする。
41−nは、対応する予備メモリセルアレイ32−1〜
32−n内の予備ビット線(またはビット線対)SBL
のうちの1つからのデータ信号の取出しおよび、この1
つのビット線(またはビット線対)SBLへの外部デー
タ信号の供給を可能にする。
【0017】ただし、各正規ロウデコーダ25−1〜2
5−nと、対応するスペアロウデコーダ24−1〜24
−nとは同時に動作せず、いずれか一方のみが動作する
ように制御される。同様に、各正規コラムデコーダ42
−1〜42−nと、対応するスペアコラムデコーダ41
−1〜41−nとは同時には動作せず、いずれか一方の
みが動作するように制御される。
5−nと、対応するスペアロウデコーダ24−1〜24
−nとは同時に動作せず、いずれか一方のみが動作する
ように制御される。同様に、各正規コラムデコーダ42
−1〜42−nと、対応するスペアコラムデコーダ41
−1〜41−nとは同時には動作せず、いずれか一方の
みが動作するように制御される。
【0018】たとえば、任意の正規メモリセルアレイ3
1−1〜31−nにおいて、欠陥のあるメモリセルが同
一行に2つ以上存在する場合や、いずれかのワード線W
Lに欠陥がある場合などには、欠陥のあるメモリセルが
存在するメモリセル行や、欠陥のあるワード線WLに対
応して設けられたメモリセル行に代わって、この正規メ
モリセルアレイに対応して設けられた予備メモリセルア
レイ33−1〜33−n内のいずれかの予備メモリセル
行が用いられる必要がある。
1−1〜31−nにおいて、欠陥のあるメモリセルが同
一行に2つ以上存在する場合や、いずれかのワード線W
Lに欠陥がある場合などには、欠陥のあるメモリセルが
存在するメモリセル行や、欠陥のあるワード線WLに対
応して設けられたメモリセル行に代わって、この正規メ
モリセルアレイに対応して設けられた予備メモリセルア
レイ33−1〜33−n内のいずれかの予備メモリセル
行が用いられる必要がある。
【0019】そこで、このような場合には、欠陥のある
メモリセル行を指示する外部アドレス信号に応答して、
このメモリセル行を有する正規メモリセルアレイに対応
する正規ロウデコーダおよびスペアロウデコーダのうち
スペアロウデコーダが活性化される。
メモリセル行を指示する外部アドレス信号に応答して、
このメモリセル行を有する正規メモリセルアレイに対応
する正規ロウデコーダおよびスペアロウデコーダのうち
スペアロウデコーダが活性化される。
【0020】同様に、任意の正規メモリセルアレイ31
−1〜31−nにおいて、欠陥のあるメモリセルMCが
同一列に2つ以上存在する場合や、いずれかのビット線
BLに欠陥がある場合には、欠陥のあるメモリセルMC
が存在するメモリセル列や、欠陥のあるビット線BLに
対応して設けられたメモリセル列に代わって、この正規
メモリセルアレイに対応して設けられた予備メモリセル
アレイ32−1〜32−n内の予備メモリセル列が用い
られる必要がある。
−1〜31−nにおいて、欠陥のあるメモリセルMCが
同一列に2つ以上存在する場合や、いずれかのビット線
BLに欠陥がある場合には、欠陥のあるメモリセルMC
が存在するメモリセル列や、欠陥のあるビット線BLに
対応して設けられたメモリセル列に代わって、この正規
メモリセルアレイに対応して設けられた予備メモリセル
アレイ32−1〜32−n内の予備メモリセル列が用い
られる必要がある。
【0021】そこで、このような場合には、欠陥のある
メモリセル列を指示する外部アドレス信号に応答して、
このメモリセル列を有する正規メモリセルアレイに対応
する正規コラムデコーダ42−1〜42−nおよびスペ
アコラムデコーダ41−1〜41−nのうちのスペアコ
ラムデコーダが活性化される。
メモリセル列を指示する外部アドレス信号に応答して、
このメモリセル列を有する正規メモリセルアレイに対応
する正規コラムデコーダ42−1〜42−nおよびスペ
アコラムデコーダ41−1〜41−nのうちのスペアコ
ラムデコーダが活性化される。
【0022】このように、各正規メモリセルアレイ31
−1〜31−n内の欠陥のあるメモリセル行および欠陥
のあるメモリセル列はそれぞれ、この正規メモリセルア
レイに対応して設けられた第一の予備メモリセルアレイ
33−1〜33−n内の予備メモリセル行および、第二
の予備メモリセルアレイ32−1〜32−n内の予備メ
モリセル列に置換される。
−1〜31−n内の欠陥のあるメモリセル行および欠陥
のあるメモリセル列はそれぞれ、この正規メモリセルア
レイに対応して設けられた第一の予備メモリセルアレイ
33−1〜33−n内の予備メモリセル行および、第二
の予備メモリセルアレイ32−1〜32−n内の予備メ
モリセル列に置換される。
【0023】この置換のために、図10に示されるよう
に、各スペアロウデコーダ24−1〜24−nに対応し
てスペアロウデコーダ活性回路21−1〜21−nが設
けられ、かつ、各スペアコラムデコーダ41−1〜41
−nに対応してスペアコラムデコーダ活性回路44−1
〜44−nが設けられる。
に、各スペアロウデコーダ24−1〜24−nに対応し
てスペアロウデコーダ活性回路21−1〜21−nが設
けられ、かつ、各スペアコラムデコーダ41−1〜41
−nに対応してスペアコラムデコーダ活性回路44−1
〜44−nが設けられる。
【0024】各スペアロウデコーダ活性回路21−1〜
21−nは、ロウアドレスバッファ20の出力信号に応
じて、対応するスペアロウデコーダ24−1〜24−n
および、このスペアロウデコーダに対応する正規ロウデ
コーダ25−1〜25−nのうちのいずれか一方を活性
化し、他方を非活性化するための制御信号SRE1〜S
REnを出力する。
21−nは、ロウアドレスバッファ20の出力信号に応
じて、対応するスペアロウデコーダ24−1〜24−n
および、このスペアロウデコーダに対応する正規ロウデ
コーダ25−1〜25−nのうちのいずれか一方を活性
化し、他方を非活性化するための制御信号SRE1〜S
REnを出力する。
【0025】同様に、各スペアコラムデコーダ活性回路
44−1〜44−nは、コラムアドレスバッファ40の
出力信号に応じて、対応するスペアコラムデコーダ41
−1〜41−nおよび、このスペアコラムデコーダに対
応する正規コラムデコーダ42−1〜42−nのうちの
いずれか一方を活性化し、他方を非活性化するように制
御するための信号SCE1〜SCEnを出力する。
44−1〜44−nは、コラムアドレスバッファ40の
出力信号に応じて、対応するスペアコラムデコーダ41
−1〜41−nおよび、このスペアコラムデコーダに対
応する正規コラムデコーダ42−1〜42−nのうちの
いずれか一方を活性化し、他方を非活性化するように制
御するための信号SCE1〜SCEnを出力する。
【0026】ロウアドレスバッファ20は、外部端子2
3を介して与えられる外部アドレス信号のうち、正規メ
モリセルアレイ31−1〜31−n内のどの行に配列さ
れたメモリセルに対してデータ書込みまたはデータ読出
しを行なうかを指示するロウアドレス信号をバッファリ
ングして、正規ロウデコーダ25−1〜25−nおよび
スペアロウデコーダ24−1〜24−nならびにスペア
ロウデコーダ活性回路21−1〜21−nに供給する。
3を介して与えられる外部アドレス信号のうち、正規メ
モリセルアレイ31−1〜31−n内のどの行に配列さ
れたメモリセルに対してデータ書込みまたはデータ読出
しを行なうかを指示するロウアドレス信号をバッファリ
ングして、正規ロウデコーダ25−1〜25−nおよび
スペアロウデコーダ24−1〜24−nならびにスペア
ロウデコーダ活性回路21−1〜21−nに供給する。
【0027】コラムアドレスバッファ40は、前述の外
部アドレス信号のうち、正規メモリセルアレイ31−1
〜31−n内のどの列に配列されたメモリセルに対して
データ書込みまたはデータ読出しを行なうかを指示する
コラムアドレス信号をバッファリングして、正規コラム
デコーダ42−1〜42−nおよびスペアコラムデコー
ダ41−1〜41−nならびにスペアコラムデコーダ活
性回路44−1〜44−nに供給する。
部アドレス信号のうち、正規メモリセルアレイ31−1
〜31−n内のどの列に配列されたメモリセルに対して
データ書込みまたはデータ読出しを行なうかを指示する
コラムアドレス信号をバッファリングして、正規コラム
デコーダ42−1〜42−nおよびスペアコラムデコー
ダ41−1〜41−nならびにスペアコラムデコーダ活
性回路44−1〜44−nに供給する。
【0028】各スペアコラムデコーダ活性回路44−1
〜44−nは、コラムアドレスバッファ40からのコラ
ムアドレス信号が、対応する正規メモリセルアレイ31
−1〜31−n内の欠陥のあるメモリセル行を指示する
ものである場合に、対応するスペアコラムデコーダ41
−1〜41−nを活性化する一方、対応する正規コラム
デコーダ42−1〜42−nを非活性化する。他の場合
には、各スペアコラムデコーダ活性回路44−1〜44
−nは、対応するスペアコラムデコーダ41−1〜41
−nを非活性化し、対応する正規コラムデコーダ42−
1〜42−nを活性化する。
〜44−nは、コラムアドレスバッファ40からのコラ
ムアドレス信号が、対応する正規メモリセルアレイ31
−1〜31−n内の欠陥のあるメモリセル行を指示する
ものである場合に、対応するスペアコラムデコーダ41
−1〜41−nを活性化する一方、対応する正規コラム
デコーダ42−1〜42−nを非活性化する。他の場合
には、各スペアコラムデコーダ活性回路44−1〜44
−nは、対応するスペアコラムデコーダ41−1〜41
−nを非活性化し、対応する正規コラムデコーダ42−
1〜42−nを活性化する。
【0029】同様に、各スペアロウデコーダ活性回路2
1−1〜21−nは、ロウアドレスバッファ20からの
ロウアドレス信号が、対応する正規メモリセルアレイ3
1−1〜31−n内の欠陥のあるメモリセル行を指示す
るものである場合に、対応するスペアロウデコーダ24
−1〜24−nを活性化する一方、対応する正規ロウデ
コーダ25−1〜25−nを非活性化する。他の場合に
は、各スペアロウデコーダ活性回路21−1〜21−n
は、対応するスペアロウデコーダ24−1〜24−nを
非活性化し、対応する正規ロウデコーダ25−1〜25
−nを活性化する。
1−1〜21−nは、ロウアドレスバッファ20からの
ロウアドレス信号が、対応する正規メモリセルアレイ3
1−1〜31−n内の欠陥のあるメモリセル行を指示す
るものである場合に、対応するスペアロウデコーダ24
−1〜24−nを活性化する一方、対応する正規ロウデ
コーダ25−1〜25−nを非活性化する。他の場合に
は、各スペアロウデコーダ活性回路21−1〜21−n
は、対応するスペアロウデコーダ24−1〜24−nを
非活性化し、対応する正規ロウデコーダ25−1〜25
−nを活性化する。
【0030】具体的には、各スペアコラムデコーダ活性
回路44−1〜44−nは、複数のヒューズを含む。各
スペアコラムデコーダ活性回路44−1〜44−nは、
コラムアドレスバッファ40から、対応する正規メモリ
セルアレイ31−1〜31−n内の欠陥のあるメモリセ
ル列を指示するコラムアドレス信号を受けたときに、そ
の出力信号SCE1〜SCEnが対応するスペアコラム
デコーダ41−1〜41−nを活性化するものとなるよ
うに、これら複数のヒューズのうちのいずれかが選択的
に予め切断される。
回路44−1〜44−nは、複数のヒューズを含む。各
スペアコラムデコーダ活性回路44−1〜44−nは、
コラムアドレスバッファ40から、対応する正規メモリ
セルアレイ31−1〜31−n内の欠陥のあるメモリセ
ル列を指示するコラムアドレス信号を受けたときに、そ
の出力信号SCE1〜SCEnが対応するスペアコラム
デコーダ41−1〜41−nを活性化するものとなるよ
うに、これら複数のヒューズのうちのいずれかが選択的
に予め切断される。
【0031】同様に、各スペアロウデコーダ活性回路2
1−1〜21−nは、複数のヒューズを含む。各スペア
ロウデコーダ活性回路21−1〜21−nは、ロウアド
レスバッファ20から、対応する正規メモリセルアレイ
31−1〜31−n内の欠陥のあるメモリセル行を指示
するロウアドレス信号を受けたときにのみ、その出力信
号SRE1〜SREnが、対応するスペアロウデコーダ
24−1〜24−nを活性化することができるものとな
るように、これら複数のヒューズのいずれかが選択的に
予め切断される。
1−1〜21−nは、複数のヒューズを含む。各スペア
ロウデコーダ活性回路21−1〜21−nは、ロウアド
レスバッファ20から、対応する正規メモリセルアレイ
31−1〜31−n内の欠陥のあるメモリセル行を指示
するロウアドレス信号を受けたときにのみ、その出力信
号SRE1〜SREnが、対応するスペアロウデコーダ
24−1〜24−nを活性化することができるものとな
るように、これら複数のヒューズのいずれかが選択的に
予め切断される。
【0032】各スペアコラムデコーダ41−1〜41−
nは、対応するスペアコラムデコーダ活性回路44−1
〜44−nによって活性化されている期間、コラムアド
レスバッファ40からのコラムアドレス信号に応じて、
対応する予備メモリセルアレイ32−1〜32−n内の
メモリセル列のうちのいずれか1つに対応する予備ビッ
ト線SBLへの外部データ信号の供給および、このスペ
アビット線SBLからのデータ信号の取出しを可能にす
る。
nは、対応するスペアコラムデコーダ活性回路44−1
〜44−nによって活性化されている期間、コラムアド
レスバッファ40からのコラムアドレス信号に応じて、
対応する予備メモリセルアレイ32−1〜32−n内の
メモリセル列のうちのいずれか1つに対応する予備ビッ
ト線SBLへの外部データ信号の供給および、このスペ
アビット線SBLからのデータ信号の取出しを可能にす
る。
【0033】同様に、各スペアロウデコーダ24−1〜
24−nは、対応するスペアロウデコーダ活性回路21
−1〜21−nによって活性化されている期間、ロウア
ドレスバッファ20からのロウアドレス信号に応じて、
対応する予備メモリセルアレイ33−1〜33−n内の
予備メモリセル行のうちのいずれか1つに対応して設け
られたスペアワード線SWLを活性化する。
24−nは、対応するスペアロウデコーダ活性回路21
−1〜21−nによって活性化されている期間、ロウア
ドレスバッファ20からのロウアドレス信号に応じて、
対応する予備メモリセルアレイ33−1〜33−n内の
予備メモリセル行のうちのいずれか1つに対応して設け
られたスペアワード線SWLを活性化する。
【0034】このように、正規メモリセルアレイ31−
1〜31−nならびに、正規コラムデコーダ42−1〜
42−nおよび正規ロウデコーダ25−1〜25−nに
それぞれ置き換えて用いられるべき、予備メモリセルア
レイ32−1〜32−n,33−1〜33−nならびに
予備コラムデコーダ41−1〜41−nおよび予備ロウ
デコーダ24−1〜24−nのようないわゆる冗長回路
が実際に使用できるようにするためには、製造時にこれ
らの冗長回路を特定の条件下で活性化するために設けら
れた回路部(スペアコラムデコーダ活性回路44−1〜
44−nおよびスペアロウデコーダ活性回路21−1〜
21−n)が、ヒューズを切断されるなどして、特定の
状態に設定される。
1〜31−nならびに、正規コラムデコーダ42−1〜
42−nおよび正規ロウデコーダ25−1〜25−nに
それぞれ置き換えて用いられるべき、予備メモリセルア
レイ32−1〜32−n,33−1〜33−nならびに
予備コラムデコーダ41−1〜41−nおよび予備ロウ
デコーダ24−1〜24−nのようないわゆる冗長回路
が実際に使用できるようにするためには、製造時にこれ
らの冗長回路を特定の条件下で活性化するために設けら
れた回路部(スペアコラムデコーダ活性回路44−1〜
44−nおよびスペアロウデコーダ活性回路21−1〜
21−n)が、ヒューズを切断されるなどして、特定の
状態に設定される。
【0035】さて、製造後の半導体記憶装置において不
良解析を実施する上で、このような冗長回路が使用され
ているか否かは重要な情報である。そこで、冗長回路が
使用されるか否かを製造後の半導体記憶装置から知るた
めに、冗長回路を有する半導体記憶装置には一般に冗長
検出回路22が設けられる。
良解析を実施する上で、このような冗長回路が使用され
ているか否かは重要な情報である。そこで、冗長回路が
使用されるか否かを製造後の半導体記憶装置から知るた
めに、冗長回路を有する半導体記憶装置には一般に冗長
検出回路22が設けられる。
【0036】冗長検出回路22は、外部端子23のいず
れかの近傍に設けられ、この近傍の外部端子に、冗長回
路の使用の有無を示す信号を供給する。
れかの近傍に設けられ、この近傍の外部端子に、冗長回
路の使用の有無を示す信号を供給する。
【0037】図12は、従来の冗長検出回路22の構成
を示す回路図である。以下、図12を参照しながら従来
の冗長検出回路22の構成および動作について説明す
る。
を示す回路図である。以下、図12を参照しながら従来
の冗長検出回路22の構成および動作について説明す
る。
【0038】従来の冗長回路は、所定の外部端子23と
接地GNDとの間に設けられるNチャネルMOSトラン
ジスタ2と、トランジスタ2と並列に接続される、ヒュ
ーズ4およびNチャネルMOSトランジスタ3の直列接
続回路とを含む。トランジスタ2および3のゲートは接
地される。
接地GNDとの間に設けられるNチャネルMOSトラン
ジスタ2と、トランジスタ2と並列に接続される、ヒュ
ーズ4およびNチャネルMOSトランジスタ3の直列接
続回路とを含む。トランジスタ2および3のゲートは接
地される。
【0039】なお、外部端子23は、本来、冗長検出回
路22以外の回路部と外部との信号授受のために設けら
れており、冗長回路の使用の有無を検査する場合にの
み、冗長検出回路22を動作させるための所定の大きさ
の負の電圧を外部から受ける。
路22以外の回路部と外部との信号授受のために設けら
れており、冗長回路の使用の有無を検査する場合にの
み、冗長検出回路22を動作させるための所定の大きさ
の負の電圧を外部から受ける。
【0040】冗長回路が使用される場合、すなわち、図
11においてスペアコラムデコーダ活性回路44−1〜
44−nおよびスペアロウデコーダ活性回路21−1〜
21−nのうちのいずれかのヒューズが予め切断されて
いる場合に、冗長検出回路内のヒューズ4も切断され
る。
11においてスペアコラムデコーダ活性回路44−1〜
44−nおよびスペアロウデコーダ活性回路21−1〜
21−nのうちのいずれかのヒューズが予め切断されて
いる場合に、冗長検出回路内のヒューズ4も切断され
る。
【0041】まず、ヒューズ4が切断されていない場合
の冗長回路22の動作について説明する。
の冗長回路22の動作について説明する。
【0042】外部端子23に負の電圧を、その絶対値V
F を徐々に大きくしながら付与すると、この絶対値VF
がトランジスタ2および3の各しきい値電圧Vthより
も大きくなった時点で、外部端子23とトランジスタ2
およびヒューズ4とを接続する配線Aに電流が流れ始め
る。以後、絶対値VF の増大に伴い配線Aに流れる電流
は増大する。
F を徐々に大きくしながら付与すると、この絶対値VF
がトランジスタ2および3の各しきい値電圧Vthより
も大きくなった時点で、外部端子23とトランジスタ2
およびヒューズ4とを接続する配線Aに電流が流れ始め
る。以後、絶対値VF の増大に伴い配線Aに流れる電流
は増大する。
【0043】図13は、外部端子23に供給された負の
電圧の絶対値VF と、配線Aに流れる電流の大きさとの
関係を示すグラフである。図10において横軸は、絶対
値V F を示し、縦軸は、配線Aに流れる電流の大きさI
F を示す。
電圧の絶対値VF と、配線Aに流れる電流の大きさとの
関係を示すグラフである。図10において横軸は、絶対
値V F を示し、縦軸は、配線Aに流れる電流の大きさI
F を示す。
【0044】図12および図13を参照して、外部端子
23に供給された負の電圧の絶対値VF がトランジスタ
2および3の各しきい値電圧Vthに達するまでは、ト
ランジスタ2および3はともにOFF状態であるので、
外部端子23と接地GNDとの間に電流は流れない。し
かし、絶対値VF がトランジスタ2および3の各しきい
値電圧Vthを超えると、トランジスタ2および3がと
もにON状態になるので、配線Aには接地GNDから外
部端子23に向かう方向に、トランジスタ2のソース・
ドレイン間電流とトランジスタ3のソース・ドレイン間
電流との和に対応する大きさの電流が流れる。外部端子
23の電位の絶対値VF が増大すると、トランジスタ2
および3の各々の、ゲートおよびソース間電位が増大す
るので、配線Aに流れる電流は図13の直線で示され
るように、絶対値VF に比例して増大する。
23に供給された負の電圧の絶対値VF がトランジスタ
2および3の各しきい値電圧Vthに達するまでは、ト
ランジスタ2および3はともにOFF状態であるので、
外部端子23と接地GNDとの間に電流は流れない。し
かし、絶対値VF がトランジスタ2および3の各しきい
値電圧Vthを超えると、トランジスタ2および3がと
もにON状態になるので、配線Aには接地GNDから外
部端子23に向かう方向に、トランジスタ2のソース・
ドレイン間電流とトランジスタ3のソース・ドレイン間
電流との和に対応する大きさの電流が流れる。外部端子
23の電位の絶対値VF が増大すると、トランジスタ2
および3の各々の、ゲートおよびソース間電位が増大す
るので、配線Aに流れる電流は図13の直線で示され
るように、絶対値VF に比例して増大する。
【0045】次に、ヒューズ4が切断されている場合
の、冗長検出回路22の動作について説明する。
の、冗長検出回路22の動作について説明する。
【0046】ヒューズ4が切断されているので、外部端
子23の電位の極性および絶対値にかかわらず、接地G
NDからヒューズ4およびトランジスタ3を介して配線
Aに流れる電流は生じない。したがって、外部端子23
に、負の電圧を、その絶対値VF を徐々に増大させなが
ら供給すると、絶対値VF がトランジスタ2のしきい値
電圧Vthに達するまでは、トランジスタ2がOFF状
態であるので、配線Aに電流は流れない。しかし、絶対
値VF がトランジスタ2のしきい値電圧Vthに達する
と、トランジスタ2がON状態となるので、配線Aには
接地GNDから外部端子23に向かう方向に、トランジ
スタ2のソース・ドレイン間電流に相当する大きさの電
流が流れる。外部端子23の電位の絶対値VF がトラン
ジスタ2のしきい値電圧Vth以上の範囲で増大してい
くと、配線Aに流れる電流の大きさは、図3の直線で
示されるように、絶対値VF に比例して増大する。
子23の電位の極性および絶対値にかかわらず、接地G
NDからヒューズ4およびトランジスタ3を介して配線
Aに流れる電流は生じない。したがって、外部端子23
に、負の電圧を、その絶対値VF を徐々に増大させなが
ら供給すると、絶対値VF がトランジスタ2のしきい値
電圧Vthに達するまでは、トランジスタ2がOFF状
態であるので、配線Aに電流は流れない。しかし、絶対
値VF がトランジスタ2のしきい値電圧Vthに達する
と、トランジスタ2がON状態となるので、配線Aには
接地GNDから外部端子23に向かう方向に、トランジ
スタ2のソース・ドレイン間電流に相当する大きさの電
流が流れる。外部端子23の電位の絶対値VF がトラン
ジスタ2のしきい値電圧Vth以上の範囲で増大してい
くと、配線Aに流れる電流の大きさは、図3の直線で
示されるように、絶対値VF に比例して増大する。
【0047】このように、外部端子23にトランジスタ
2および3の各しきい値電圧Vthよりも大きい絶対値
Vinを有する負の電圧が印加された場合に配線Aに流
れる電流は、ヒューズ4が切断されている場合と切断さ
れていない場合とで異なる。すなわち、ヒューズ4が切
断されている場合には、ヒューズ4が切断されていない
場合に配線Aに流れる電流I0 よりも小さい電流I1 が
外部端子23から検出される。
2および3の各しきい値電圧Vthよりも大きい絶対値
Vinを有する負の電圧が印加された場合に配線Aに流
れる電流は、ヒューズ4が切断されている場合と切断さ
れていない場合とで異なる。すなわち、ヒューズ4が切
断されている場合には、ヒューズ4が切断されていない
場合に配線Aに流れる電流I0 よりも小さい電流I1 が
外部端子23から検出される。
【0048】そこで、製造後の半導体記憶装置におい
て、冗長回路の使用の有無を検査する場合には、冗長検
出回路22に接続された外部端子23にトランジスタ2
および3の各しきい値電圧Vthよりも大きい所定の絶
対値Vinを有する負の電圧が付与され、このときにこ
の外部端子23に流れる電流の大きさが検出される。検
出された電流の大きさが所定の基準値よりも小さければ
ヒューズ4は切断されていると考えられるので、冗長回
路が使用される半導体記憶装置であると判断できる。逆
に、検出された電流の大きさがこの所定の基準値よりも
大きければ、ヒューズ4は切断されていないと考えられ
るので、冗長回路の使用されない半導体記憶装置である
と判断できる。
て、冗長回路の使用の有無を検査する場合には、冗長検
出回路22に接続された外部端子23にトランジスタ2
および3の各しきい値電圧Vthよりも大きい所定の絶
対値Vinを有する負の電圧が付与され、このときにこ
の外部端子23に流れる電流の大きさが検出される。検
出された電流の大きさが所定の基準値よりも小さければ
ヒューズ4は切断されていると考えられるので、冗長回
路が使用される半導体記憶装置であると判断できる。逆
に、検出された電流の大きさがこの所定の基準値よりも
大きければ、ヒューズ4は切断されていないと考えられ
るので、冗長回路の使用されない半導体記憶装置である
と判断できる。
【0049】この基準値は、例えば、ヒューズ4が切断
されていない他の半導体記憶装置の外部端子23に絶対
値Vinを有する負の電圧を印加して測定された外部端
子23に流れる電流の大きさI1 に設定される。
されていない他の半導体記憶装置の外部端子23に絶対
値Vinを有する負の電圧を印加して測定された外部端
子23に流れる電流の大きさI1 に設定される。
【0050】また、たとえば、この基準値は、冗長検出
回路22を有する半導体記憶装置内に、この冗長検出回
路22に接続された外部端子23とは別の外部端子に対
応して設けられた、冗長検出回路22と同一構成の参照
用回路と、この別の外部端子との間に流れる電流の大き
さに設定される。
回路22を有する半導体記憶装置内に、この冗長検出回
路22に接続された外部端子23とは別の外部端子に対
応して設けられた、冗長検出回路22と同一構成の参照
用回路と、この別の外部端子との間に流れる電流の大き
さに設定される。
【0051】すなわち、この参照用回路に含まれるヒュ
ーズは冗長回路の使用の有無にかかわらず切断されな
い。そして、この参照用回路に接続された外部端子に絶
対値Vinを有する負の電圧を印加して、この外部端子
に流れる電流の大きさが測定される。測定された電流の
大きさが前述の基準値として用いられる。
ーズは冗長回路の使用の有無にかかわらず切断されな
い。そして、この参照用回路に接続された外部端子に絶
対値Vinを有する負の電圧を印加して、この外部端子
に流れる電流の大きさが測定される。測定された電流の
大きさが前述の基準値として用いられる。
【0052】
【発明が解決しようとする課題】以上のように、冗長回
路を有する従来の半導体記憶装置は、この半導体記憶装
置が製品として完成した後に、冗長回路の使用の有無を
検査することができるように冗長検出回路を有する。こ
の冗長検出回路は、冗長回路の使用の有無に応じて製造
時に選択的に切断されるヒューズを含む。
路を有する従来の半導体記憶装置は、この半導体記憶装
置が製品として完成した後に、冗長回路の使用の有無を
検査することができるように冗長検出回路を有する。こ
の冗長検出回路は、冗長回路の使用の有無に応じて製造
時に選択的に切断されるヒューズを含む。
【0053】一方、冗長回路の使用/不使用は、冗長検
出回路とは別の回路に設けられたヒューズが選択的に切
断されることにより設定される。
出回路とは別の回路に設けられたヒューズが選択的に切
断されることにより設定される。
【0054】たとえば、図10において、予備メモリセ
ルアレイ32−1〜32−n,および33−1〜33−
nの使用/不使用は、それぞれ、スペアコラムデコーダ
活性回路44−1〜44−nおよびスペアロウデコーダ
24−1〜24−n内のヒューズが製造時に切断された
か否かによって決定される。
ルアレイ32−1〜32−n,および33−1〜33−
nの使用/不使用は、それぞれ、スペアコラムデコーダ
活性回路44−1〜44−nおよびスペアロウデコーダ
24−1〜24−n内のヒューズが製造時に切断された
か否かによって決定される。
【0055】したがって、冗長回路を有する従来の半導
体記憶装置の製造工程は、冗長回路の使用/不使用を決
定するためのヒューズ切断の工程に加えて冗長検出回路
内のヒューズを切断するという面倒な工程が必要とな
る。
体記憶装置の製造工程は、冗長回路の使用/不使用を決
定するためのヒューズ切断の工程に加えて冗長検出回路
内のヒューズを切断するという面倒な工程が必要とな
る。
【0056】さらに、製品として完成した半導体記憶装
置の冗長検出回路において、ヒューズの状態(切断され
ているか否か)はすでに決定されている。このため、冗
長回路の使用の有無を判断するために、冗長検出回路に
接続された外部端子に所定の負の電圧が印加されて測定
された電流の大きさと比較されるべき基準値は、この冗
長検出回路に接続された外部端子にこの冗長検出回路内
のヒューズが切断されていないときに流れる電流の大き
さを直接測定して得た値ではない。
置の冗長検出回路において、ヒューズの状態(切断され
ているか否か)はすでに決定されている。このため、冗
長回路の使用の有無を判断するために、冗長検出回路に
接続された外部端子に所定の負の電圧が印加されて測定
された電流の大きさと比較されるべき基準値は、この冗
長検出回路に接続された外部端子にこの冗長検出回路内
のヒューズが切断されていないときに流れる電流の大き
さを直接測定して得た値ではない。
【0057】つまり、前述のように、他の半導体記憶装
置内の、ヒューズの切断されていない冗長検出回路や、
同じ半導体記憶装置内の他の外部端子に接続されて設け
られた、冗長検出回路と同一構成を有し、かつ、ヒュー
ズが切断されていない参照用回路など、別の外部端子に
接続された別の回路を動作させて測定した値が用いられ
る。
置内の、ヒューズの切断されていない冗長検出回路や、
同じ半導体記憶装置内の他の外部端子に接続されて設け
られた、冗長検出回路と同一構成を有し、かつ、ヒュー
ズが切断されていない参照用回路など、別の外部端子に
接続された別の回路を動作させて測定した値が用いられ
る。
【0058】しかしながら、外部端子の入力インピーダ
ンスや、配線の容量等は、同一構成の回路間においても
正確には一致しないので、このような別の回路を動作さ
せて測定された電流値は、冗長回路の使用の有無を判断
するために実際に用いられる冗長検出回路に接続された
外部端子にこの冗長検出回路内のヒューズが切断されて
いないときに流れる電流の大きさとは一致しない。
ンスや、配線の容量等は、同一構成の回路間においても
正確には一致しないので、このような別の回路を動作さ
せて測定された電流値は、冗長回路の使用の有無を判断
するために実際に用いられる冗長検出回路に接続された
外部端子にこの冗長検出回路内のヒューズが切断されて
いないときに流れる電流の大きさとは一致しない。
【0059】したがって、従来の冗長検出回路によれ
ば、冗長回路の使用の有無を判断するための基準値が正
確でないので、冗長回路の使用の有無を必ずしも正確に
判断することができない。
ば、冗長回路の使用の有無を判断するための基準値が正
確でないので、冗長回路の使用の有無を必ずしも正確に
判断することができない。
【0060】それゆえに、本発明の目的は、上記のよう
な問題を解決し、面倒な製造工程を付加することなく、
製品として完成した後に冗長回路の使用の有無を正確に
判定できる半導体記憶装置を提供することである。
な問題を解決し、面倒な製造工程を付加することなく、
製品として完成した後に冗長回路の使用の有無を正確に
判定できる半導体記憶装置を提供することである。
【0061】
【課題を解決するための手段】上記のような目的を達成
するために、本発明にかかる半導体記憶装置は、複数の
正規メモリセルを有する正規メモリセルアレイと、複数
の正規メモリセルのうちのいずれかと置換可能な予備メ
モリセルと、複数の正規メモリセルのうちのいずれかを
データ書込みおよびデータ読出しのために選択する正規
選択手段と、複数の正規メモリセルのうちのいずれかの
代りに予備メモリセルを選択する予備選択手段と、予備
メモリセルアレイの使用のために、予備選択手段を活性
化し、かつ正規選択手段を非活性化する制御信号を出力
する制御信号出力手段と、この制御信号を受ける電気回
路手段とを含む。この電気回路手段は、制御信号出力手
段からの制御信号に応答して、所定の外部端子に特定の
電気信号を導出するように設定される。
するために、本発明にかかる半導体記憶装置は、複数の
正規メモリセルを有する正規メモリセルアレイと、複数
の正規メモリセルのうちのいずれかと置換可能な予備メ
モリセルと、複数の正規メモリセルのうちのいずれかを
データ書込みおよびデータ読出しのために選択する正規
選択手段と、複数の正規メモリセルのうちのいずれかの
代りに予備メモリセルを選択する予備選択手段と、予備
メモリセルアレイの使用のために、予備選択手段を活性
化し、かつ正規選択手段を非活性化する制御信号を出力
する制御信号出力手段と、この制御信号を受ける電気回
路手段とを含む。この電気回路手段は、制御信号出力手
段からの制御信号に応答して、所定の外部端子に特定の
電気信号を導出するように設定される。
【0062】好ましくは、この電気回路手段は、制御信
号出力手段からの制御信号に応答して、所定の論理レベ
ルの信号を保持する手段と、この保持された信号に応答
して、所定の外部信号に特定の電気信号を導出する手段
とを含む。
号出力手段からの制御信号に応答して、所定の論理レベ
ルの信号を保持する手段と、この保持された信号に応答
して、所定の外部信号に特定の電気信号を導出する手段
とを含む。
【0063】
【作用】上記のように、本発明にかかる半導体記憶装置
には、予備メモリセルアレイの使用のために発生される
制御信号に応答して、外部端子に特定の電気信号を導出
するように設定される電気回路手段が設けられる。この
ため、予備メモリセルアレイが使用されるべき条件下で
この半導体記憶装置を動作させると、この電気回路手段
は外部端子に特定の電気信号を導出するように設定され
る。したがって、少なくとも1つの予備メモリセルが使
用される条件下でこの半導体記憶装置を動作させた後に
は、この外部端子に、予備メモリセルアレイおよび予備
選択手段の使用の有無に応じた電気信号が現れる。
には、予備メモリセルアレイの使用のために発生される
制御信号に応答して、外部端子に特定の電気信号を導出
するように設定される電気回路手段が設けられる。この
ため、予備メモリセルアレイが使用されるべき条件下で
この半導体記憶装置を動作させると、この電気回路手段
は外部端子に特定の電気信号を導出するように設定され
る。したがって、少なくとも1つの予備メモリセルが使
用される条件下でこの半導体記憶装置を動作させた後に
は、この外部端子に、予備メモリセルアレイおよび予備
選択手段の使用の有無に応じた電気信号が現れる。
【0064】
【実施例】図1は、本発明の一実施例の半導体記憶装置
の全体構成を示す概略ブロック図である。図1には、こ
の半導体記憶装置の主要部分の構成のみが示される。
の全体構成を示す概略ブロック図である。図1には、こ
の半導体記憶装置の主要部分の構成のみが示される。
【0065】図1を参照して、この半導体記憶装置は、
図10に示される従来の半導体記憶装置と同様に、複数
の正規メモリセルアレイ31−1〜31−nと、各正規
メモリセルアレイに対応して設けられた2つの予備メモ
リセルアレイ32−1〜32−nおよび33−1〜33
−nと、各正規メモリセルアレイに対応して設けられた
正規コラムデコーダ42−1〜42−nおよび正規ロウ
デコーダ25−1〜25−nと、各予備メモリセルアレ
イ32−〜32−nに対応して設けられたスペアコラム
デコーダ41−1〜41−nと、各予備メモリセルアレ
イ33−1〜33−nに対応して設けられたスペアロウ
デコーダ24−1〜24−nとを含む。この半導体記憶
装置は、さらに、各スペアロウデコーダ24−1〜24
−nに対応して設けられたスペアロウデコーダ活性回路
21−1〜21−nと、各スペアコラムデコーダ32−
1〜32−nに対応して設けられたスペアコラムデコー
ダ活性回路44−1〜44−nと、ロウアドレスバッフ
ァ20と、コラムアドレスバッファ40とを含む。
図10に示される従来の半導体記憶装置と同様に、複数
の正規メモリセルアレイ31−1〜31−nと、各正規
メモリセルアレイに対応して設けられた2つの予備メモ
リセルアレイ32−1〜32−nおよび33−1〜33
−nと、各正規メモリセルアレイに対応して設けられた
正規コラムデコーダ42−1〜42−nおよび正規ロウ
デコーダ25−1〜25−nと、各予備メモリセルアレ
イ32−〜32−nに対応して設けられたスペアコラム
デコーダ41−1〜41−nと、各予備メモリセルアレ
イ33−1〜33−nに対応して設けられたスペアロウ
デコーダ24−1〜24−nとを含む。この半導体記憶
装置は、さらに、各スペアロウデコーダ24−1〜24
−nに対応して設けられたスペアロウデコーダ活性回路
21−1〜21−nと、各スペアコラムデコーダ32−
1〜32−nに対応して設けられたスペアコラムデコー
ダ活性回路44−1〜44−nと、ロウアドレスバッフ
ァ20と、コラムアドレスバッファ40とを含む。
【0066】この半導体記憶装置における、これらの回
路部の構成および動作は、図10に示される従来の半導
体記憶装置におけるそれと同様である。つまり、正規メ
モリセルアレイ31−1〜31−n内の欠陥のあるメモ
リセル列または欠陥のあるメモリセル行に対するアクセ
スは、予備メモリセルアレイ32−1〜32−n内の予
備メモリセル列または、予備メモリセルアレイ33−1
〜33−n内の予備メモリセル行に対するアクセスに置
換される。
路部の構成および動作は、図10に示される従来の半導
体記憶装置におけるそれと同様である。つまり、正規メ
モリセルアレイ31−1〜31−n内の欠陥のあるメモ
リセル列または欠陥のあるメモリセル行に対するアクセ
スは、予備メモリセルアレイ32−1〜32−n内の予
備メモリセル列または、予備メモリセルアレイ33−1
〜33−n内の予備メモリセル行に対するアクセスに置
換される。
【0067】この置換のために、各スペアコラムデコー
ダ活性回路44−1〜44−nおよび各スペアロウデコ
ーダ活性回路21−1〜21−n内のヒューズ(図示せ
ず)が、この半導体記憶装置の製造工程において、予め
選択的に切断される。いずれのヒューズも切断されてい
ないスペアコラムデコーダ活性回路は、ロウアドレスバ
ッファ20からのロウアドレス信号にかかわらず、常
に、対応するスペアロウデコーダを非活性化する一方、
対応する正規ロウデコーダを活性化するように動作す
る。
ダ活性回路44−1〜44−nおよび各スペアロウデコ
ーダ活性回路21−1〜21−n内のヒューズ(図示せ
ず)が、この半導体記憶装置の製造工程において、予め
選択的に切断される。いずれのヒューズも切断されてい
ないスペアコラムデコーダ活性回路は、ロウアドレスバ
ッファ20からのロウアドレス信号にかかわらず、常
に、対応するスペアロウデコーダを非活性化する一方、
対応する正規ロウデコーダを活性化するように動作す
る。
【0068】この半導体記憶装置は、さらに、各スペア
ロウデコーダ活性回路21−1〜21−nに対応して、
そのスペアロウデコーダ活性回路内のヒューズが切断さ
れているか否か、すなわち、そのスペアロウデコーダ活
性回路に対応する予備メモリセルアレイ(24−1〜2
4−nのうちのいずれか)が使用されるか否かを検出す
るための冗長検出回路22a−1〜22a−nと、各ス
ペアコラムデコーダ活性回路44−1〜44−nに対応
して設けられて、そのスペアコラムデコーダ活性回路内
のヒューズが切断されているか否か、すなわち、そのス
ペアコラムデコーダ活性回路に対応する予備メモリセル
アレイ32−1〜32−nが使用されるか否かを検出す
るための冗長検出回路22b−1〜22a−nとを含
む。
ロウデコーダ活性回路21−1〜21−nに対応して、
そのスペアロウデコーダ活性回路内のヒューズが切断さ
れているか否か、すなわち、そのスペアロウデコーダ活
性回路に対応する予備メモリセルアレイ(24−1〜2
4−nのうちのいずれか)が使用されるか否かを検出す
るための冗長検出回路22a−1〜22a−nと、各ス
ペアコラムデコーダ活性回路44−1〜44−nに対応
して設けられて、そのスペアコラムデコーダ活性回路内
のヒューズが切断されているか否か、すなわち、そのス
ペアコラムデコーダ活性回路に対応する予備メモリセル
アレイ32−1〜32−nが使用されるか否かを検出す
るための冗長検出回路22b−1〜22a−nとを含
む。
【0069】各冗長検出回路22a−1〜22a−n,
22b−1〜22b−nは、図10における従来の冗長
検出回路22と異なり、対応するスペアロウデコーダ活
性回路21−1〜21−nの出力信号SRE1〜SRE
nまたは、対応するスペアコラムデコーダ活性回路44
−1〜44−nの出力信号SCE1〜SCEnを受け
る。
22b−1〜22b−nは、図10における従来の冗長
検出回路22と異なり、対応するスペアロウデコーダ活
性回路21−1〜21−nの出力信号SRE1〜SRE
nまたは、対応するスペアコラムデコーダ活性回路44
−1〜44−nの出力信号SCE1〜SCEnを受け
る。
【0070】以下、冗長検出回路は22a−1〜22a
−n,22b−1〜22b−nの構成および動作につい
て、図1および図2を参照しながら説明する。なお、以
下の説明において、各スペアコラムデコーダ41−1〜
41−nは対応するスペアコラムデコーダ活性回路44
−1〜44−nからのハイレベルの出力信号SCE1〜
SCEnに応答して活性化され、各スペアロウデコーダ
24−1〜24−nは対応するスペアロウデコーダ活性
回路21−1〜21−nからのハイレベルの信号SRE
1〜SREnに応答して活性化されるものとする。さら
に、いずれかのヒューズを切断されたスペアロウデコー
ダ活性回路は、ロウアドレスバッファ20からの特定の
ロウアドレス信号に応答してハイレベルの信号を出力す
るように動作し、いずれかのヒューズが切断されたスペ
アコラムデコーダ活性回路は、コラムアドレスバッファ
40からの特定のコラムアドレス信号に応答してハイレ
ベルの信号を出力するように動作をするものとする。
−n,22b−1〜22b−nの構成および動作につい
て、図1および図2を参照しながら説明する。なお、以
下の説明において、各スペアコラムデコーダ41−1〜
41−nは対応するスペアコラムデコーダ活性回路44
−1〜44−nからのハイレベルの出力信号SCE1〜
SCEnに応答して活性化され、各スペアロウデコーダ
24−1〜24−nは対応するスペアロウデコーダ活性
回路21−1〜21−nからのハイレベルの信号SRE
1〜SREnに応答して活性化されるものとする。さら
に、いずれかのヒューズを切断されたスペアロウデコー
ダ活性回路は、ロウアドレスバッファ20からの特定の
ロウアドレス信号に応答してハイレベルの信号を出力す
るように動作し、いずれかのヒューズが切断されたスペ
アコラムデコーダ活性回路は、コラムアドレスバッファ
40からの特定のコラムアドレス信号に応答してハイレ
ベルの信号を出力するように動作をするものとする。
【0071】なお、各正規コラムデコーダ42−1〜4
2−nは、対応するスペアコラムデコーダ活性回路44
−1〜44−nからのハイレベルの信号SCE1〜SC
Enに応答して非活性化され、各正規ロウデコーダ25
−1〜25−nは、対応するスペアロウデコーダ活性回
路21−1〜21−nからのハイレベルの信号SRE1
〜SREnに応答して非活性化されるものとする。
2−nは、対応するスペアコラムデコーダ活性回路44
−1〜44−nからのハイレベルの信号SCE1〜SC
Enに応答して非活性化され、各正規ロウデコーダ25
−1〜25−nは、対応するスペアロウデコーダ活性回
路21−1〜21−nからのハイレベルの信号SRE1
〜SREnに応答して非活性化されるものとする。
【0072】図2は、各冗長検出回路22a−1〜22
a−n,22b−1〜22b−nの構成を示す回路図で
ある。図2には、任意の一つの冗長検出回路の構成が代
表的に示される。
a−n,22b−1〜22b−nの構成を示す回路図で
ある。図2には、任意の一つの冗長検出回路の構成が代
表的に示される。
【0073】図3は図2に示される冗長検出回路の動作
を説明するためのタイミングチャート図である。
を説明するためのタイミングチャート図である。
【0074】図2を参照して、各冗長検出回路は、22
a−1〜22a−n,22b−1〜22b−nは、対応
するスペアロウデコーダ活性回路21−1〜21−nの
出力信号SRE1〜SREnまたは、対応するスペアコ
ラムデコーダ活性回路44−1〜44−nの出力信号S
CE1〜SCEnを受ける検知情報保持回路8と、検知
情報保持回路8の出力信号を外部に出力するための検知
情報出力回路10とを含む。
a−1〜22a−n,22b−1〜22b−nは、対応
するスペアロウデコーダ活性回路21−1〜21−nの
出力信号SRE1〜SREnまたは、対応するスペアコ
ラムデコーダ活性回路44−1〜44−nの出力信号S
CE1〜SCEnを受ける検知情報保持回路8と、検知
情報保持回路8の出力信号を外部に出力するための検知
情報出力回路10とを含む。
【0075】検知情報保持回路8は、対応するスペアロ
ウデコーダ活性回路の出力信号SRE1〜SREnまた
は対応するスペアコラムデコーダ活性回路の出力信号S
CE1〜SCEnを入力として受ける2入力NORゲー
ト6と、入力反転型の3入力ANDゲート7と、NOR
ゲート6の出力信号を反転するインバータ11とを含
む。ANDゲート7の第1の入力端は接地され、第2の
入力端はANDゲート6の出力信号を受け、第3の入力
端はパワーオンリセット信号発生回路300の出力信号
を受ける。NORゲート6は、対応するスペアロウデコ
ーダ活性回路の出力信号SRE1〜SREnまたは対応
するスペアコラムデコーダ活性回路の出力信号SCE1
〜SCEnと、ANDゲート7の出力信号とを入力とし
て受ける。
ウデコーダ活性回路の出力信号SRE1〜SREnまた
は対応するスペアコラムデコーダ活性回路の出力信号S
CE1〜SCEnを入力として受ける2入力NORゲー
ト6と、入力反転型の3入力ANDゲート7と、NOR
ゲート6の出力信号を反転するインバータ11とを含
む。ANDゲート7の第1の入力端は接地され、第2の
入力端はANDゲート6の出力信号を受け、第3の入力
端はパワーオンリセット信号発生回路300の出力信号
を受ける。NORゲート6は、対応するスペアロウデコ
ーダ活性回路の出力信号SRE1〜SREnまたは対応
するスペアコラムデコーダ活性回路の出力信号SCE1
〜SCEnと、ANDゲート7の出力信号とを入力とし
て受ける。
【0076】NORゲート6は、対応する活性回路の出
力信号(SRE1〜SREnのうちのいずれか一つまた
は、SCE1〜SCEnのうちのいずれか一つ)がロー
レベルであれば、ANDゲート7の出力信号を反転する
インバータとして動作する。つまり、ノードN1の電位
がローレベルである期間には、NORゲート6の出力論
理レベルはANDゲート7の出力論理レベルによって決
定される。
力信号(SRE1〜SREnのうちのいずれか一つまた
は、SCE1〜SCEnのうちのいずれか一つ)がロー
レベルであれば、ANDゲート7の出力信号を反転する
インバータとして動作する。つまり、ノードN1の電位
がローレベルである期間には、NORゲート6の出力論
理レベルはANDゲート7の出力論理レベルによって決
定される。
【0077】パワーオンリセット信号発生回路300
は、電源投入直後に所定のノードの電位を初期化するた
めに、多くの半導体集積回路装置に従来より設けられて
いる。なお、図1および図10において、パワーオンリ
セット信号発生回路300は、図を簡略化するため図示
されない。パワーオンリセット信号発生回路300は、
電源投入直後にハイレベルまたはローレベルのワンショ
ットパルスを出力する(図3(f))。本実施例では、
このワンショットパルスはハイレベルであり、かつこの
ワンショットパルスによってANDゲート7の出力端N
3の電位がローレベルに初期化されるものとする。
は、電源投入直後に所定のノードの電位を初期化するた
めに、多くの半導体集積回路装置に従来より設けられて
いる。なお、図1および図10において、パワーオンリ
セット信号発生回路300は、図を簡略化するため図示
されない。パワーオンリセット信号発生回路300は、
電源投入直後にハイレベルまたはローレベルのワンショ
ットパルスを出力する(図3(f))。本実施例では、
このワンショットパルスはハイレベルであり、かつこの
ワンショットパルスによってANDゲート7の出力端N
3の電位がローレベルに初期化されるものとする。
【0078】したがって、この半導体記憶装置に電源が
投入され電源電圧Vcc(図3(a))が立ち上がる
と、パワーオンリセット信号発生回路300の出力信号
が立ち上がるので、図3(d)に示されるようにノード
N3の電位はローレベルに確定される。ノードN3の電
位がローレベルとなることによって、NORゲート6は
一方の入力端にローレベルの電位を受けてハイレベルの
電位を出力する。
投入され電源電圧Vcc(図3(a))が立ち上がる
と、パワーオンリセット信号発生回路300の出力信号
が立ち上がるので、図3(d)に示されるようにノード
N3の電位はローレベルに確定される。ノードN3の電
位がローレベルとなることによって、NORゲート6は
一方の入力端にローレベルの電位を受けてハイレベルの
電位を出力する。
【0079】ノードN3の電位がローレベルに確定され
ると、NORゲート6は、ノードN1の電位がハイレベ
ルとならない限り、ハイレベルの電位を出力し続ける。
したがって、対応する活性回路の出力信号(図3
(b))がハイレベルに変化するまでは、ノードN2の
電位(図3(c))は初期電位であるハイレベルに保持
される。それゆえ、インバータ11の出力電位は、図3
(e)に示されるように、電源電圧Vccの立ち上がり
以後、ノードN1の電位がハイレベルとならない限りロ
ーレベルに保持される。
ると、NORゲート6は、ノードN1の電位がハイレベ
ルとならない限り、ハイレベルの電位を出力し続ける。
したがって、対応する活性回路の出力信号(図3
(b))がハイレベルに変化するまでは、ノードN2の
電位(図3(c))は初期電位であるハイレベルに保持
される。それゆえ、インバータ11の出力電位は、図3
(e)に示されるように、電源電圧Vccの立ち上がり
以後、ノードN1の電位がハイレベルとならない限りロ
ーレベルに保持される。
【0080】ノードN1の電位が、図3(b)に示され
るように、時刻t2においてハイレベルに変化すると、
NORゲート6は、ノードN3の電位レベルにかかわら
ずローレベルの信号を出力する。したがって、ノードN
2の電位は、図3(c)に示されるように、ノードN1
の電位の立ち上がりに応答してローレベルに立ち下が
る。
るように、時刻t2においてハイレベルに変化すると、
NORゲート6は、ノードN3の電位レベルにかかわら
ずローレベルの信号を出力する。したがって、ノードN
2の電位は、図3(c)に示されるように、ノードN1
の電位の立ち上がりに応答してローレベルに立ち下が
る。
【0081】ノードN2の電位がローレベルとなると、
ANDゲート7に入力される三つの信号がすべてローレ
ベルとなるため、ANDゲート7はハイレベルの信号を
出力する。したがって、ノードN3の電位は、図3
(d)に示されるように、ノードN2の電位の立ち下が
りに応答してハイレベルに立ち上がる。
ANDゲート7に入力される三つの信号がすべてローレ
ベルとなるため、ANDゲート7はハイレベルの信号を
出力する。したがって、ノードN3の電位は、図3
(d)に示されるように、ノードN2の電位の立ち下が
りに応答してハイレベルに立ち上がる。
【0082】ノードN3の電位がハイレベルとなると、
NORゲート6は、ノードN1の電位レベルにかかわら
ずローレベルの電位を出力する。したがって、ノードN
1の電位が図3(b)に示されるようにローレベルに戻
った後の任意の時刻t3においても、NORゲート6は
ローレベルの電位を出力し続ける。つまり、ノードN2
の電位は、図3(c)に示されるように、ノードN1の
電位の立ち上がり以後ローレベルに固定される。
NORゲート6は、ノードN1の電位レベルにかかわら
ずローレベルの電位を出力する。したがって、ノードN
1の電位が図3(b)に示されるようにローレベルに戻
った後の任意の時刻t3においても、NORゲート6は
ローレベルの電位を出力し続ける。つまり、ノードN2
の電位は、図3(c)に示されるように、ノードN1の
電位の立ち上がり以後ローレベルに固定される。
【0083】それゆえ、ノードN1の電位が一旦立ち上
がると、インバータ11の出力電位は、図3(e)に示
されるように、以後、ハイレベルに固定される。
がると、インバータ11の出力電位は、図3(e)に示
されるように、以後、ハイレベルに固定される。
【0084】ノードN1の電位がハイレベルとなるの
は、対応する活性回路がロウアドレスバッファ20から
の特定のロウアドレス信号またはコラムアドレスバッフ
ァ40からの特定のコラムアドレス信号に応答してハイ
レベルの信号を出力している期間のみである。
は、対応する活性回路がロウアドレスバッファ20から
の特定のロウアドレス信号またはコラムアドレスバッフ
ァ40からの特定のコラムアドレス信号に応答してハイ
レベルの信号を出力している期間のみである。
【0085】すなわち、図1を参照して、各スペアロウ
デコーダ活性回路21−1〜21−nは、対応する正規
メモリセルアレイ31−1〜31−n内のいずれかのメ
モリセル行に欠陥がある場合、この欠陥のあるメモリセ
ル行に代わって対応する予備メモリセルアレイ33−1
〜33−nが使用されるように、この欠陥のあるメモリ
セル行を指定するロウアドレス信号にのみ応答して一定
期間、対応するスペアロウデコーダ24−1〜24−n
を活性化するためにハイレベルの信号SRE1〜SRE
nを出力する。
デコーダ活性回路21−1〜21−nは、対応する正規
メモリセルアレイ31−1〜31−n内のいずれかのメ
モリセル行に欠陥がある場合、この欠陥のあるメモリセ
ル行に代わって対応する予備メモリセルアレイ33−1
〜33−nが使用されるように、この欠陥のあるメモリ
セル行を指定するロウアドレス信号にのみ応答して一定
期間、対応するスペアロウデコーダ24−1〜24−n
を活性化するためにハイレベルの信号SRE1〜SRE
nを出力する。
【0086】同様に、各スペアコラムデコーダ活性回路
44−1〜44−nは、対応する正規メモリセルアレイ
31−1〜31−n内のいずれかのメモリセル列に欠陥
がある場合、この欠陥のあるメモリセル列に代わって対
応する予備メモリセルアレイ32−1〜32−nが使用
されるように、この欠陥のあるメモリセル列を指定する
コラムアドレス信号にのみ応答して一定期間、対応する
スペアコラムデコーダ41−1〜41−nを活性化する
ためにハイレベルの信号SCE1〜SCEnを出力す
る。このように、各活性回路21−1〜21−n,44
−1〜44−nは、対応する予備メモリセルアレイ32
−1〜32−n,33−1〜33−nが使用される場
合、つまり、内蔵されたヒューズのいずれかが製造工程
において切断されている場合のみ、特定の外部アドレス
信号に応答してハイレベルとなる。そこで、この半導体
記憶装置に、電源電圧を供給したのち、実際のデータ書
込みおよびデータ読出しの実施に先だって、この半導体
記憶装置にすべての正規メモリセル行および正規メモリ
セル列を指示する外部アドレス信号を順次供給すれば、
使用される予備メモリセルアレイに対応して設けられた
スペアコラムデコーダ活性回路44−1〜44−nまた
はスペアロウデコーダ活性回路21−1〜21−nの出
力電位が少なくとも1回はハイレベルとなる。
44−1〜44−nは、対応する正規メモリセルアレイ
31−1〜31−n内のいずれかのメモリセル列に欠陥
がある場合、この欠陥のあるメモリセル列に代わって対
応する予備メモリセルアレイ32−1〜32−nが使用
されるように、この欠陥のあるメモリセル列を指定する
コラムアドレス信号にのみ応答して一定期間、対応する
スペアコラムデコーダ41−1〜41−nを活性化する
ためにハイレベルの信号SCE1〜SCEnを出力す
る。このように、各活性回路21−1〜21−n,44
−1〜44−nは、対応する予備メモリセルアレイ32
−1〜32−n,33−1〜33−nが使用される場
合、つまり、内蔵されたヒューズのいずれかが製造工程
において切断されている場合のみ、特定の外部アドレス
信号に応答してハイレベルとなる。そこで、この半導体
記憶装置に、電源電圧を供給したのち、実際のデータ書
込みおよびデータ読出しの実施に先だって、この半導体
記憶装置にすべての正規メモリセル行および正規メモリ
セル列を指示する外部アドレス信号を順次供給すれば、
使用される予備メモリセルアレイに対応して設けられた
スペアコラムデコーダ活性回路44−1〜44−nまた
はスペアロウデコーダ活性回路21−1〜21−nの出
力電位が少なくとも1回はハイレベルとなる。
【0087】このため、すべての外部アドレス信号が供
給され終わった時点では、冗長検出回路22a−1〜2
2a−nのうち、使用される予備メモリセルアレイ(3
1−1〜31−nのうちのいずれか)およびスペアロウ
デコーダ(24−1〜24−nのうちのいずれか)に対
応して設けられたスペアロウデコーダ活性回路(21−
1〜21−nのうちのいずれか)の出力信号を受けるも
のにおいてのみ、検知情報保持回路8の出力電位がハイ
レベルに固定されている。
給され終わった時点では、冗長検出回路22a−1〜2
2a−nのうち、使用される予備メモリセルアレイ(3
1−1〜31−nのうちのいずれか)およびスペアロウ
デコーダ(24−1〜24−nのうちのいずれか)に対
応して設けられたスペアロウデコーダ活性回路(21−
1〜21−nのうちのいずれか)の出力信号を受けるも
のにおいてのみ、検知情報保持回路8の出力電位がハイ
レベルに固定されている。
【0088】一方、検知情報出力回路10は、対応する
検知情報保持回路8の出力信号をゲートに受けるNチャ
ネルMOSトランジスタ5およびダイオード接続された
NチャネルMOSトランジスタ3の直列接続回路と、こ
の直列接続回路に並列に接続されるNチャネルMOSト
ランジスタ2とを含む。この直列接続回路およびトラン
ジスタ2は、いずれも、接地GNDと、図1の外部端子
23のうちのいずれかとの間に設けられる。トランジス
タ2のゲートは接地される。
検知情報保持回路8の出力信号をゲートに受けるNチャ
ネルMOSトランジスタ5およびダイオード接続された
NチャネルMOSトランジスタ3の直列接続回路と、こ
の直列接続回路に並列に接続されるNチャネルMOSト
ランジスタ2とを含む。この直列接続回路およびトラン
ジスタ2は、いずれも、接地GNDと、図1の外部端子
23のうちのいずれかとの間に設けられる。トランジス
タ2のゲートは接地される。
【0089】従来と同様に、冗長検出回路に接続される
外部端子23は、本来、他の回路部と外部との信号授受
のために設けられており、冗長回路の使用の有無を検査
する場合にのみ、外部から所定の絶対値を有する負の電
圧を供給される。
外部端子23は、本来、他の回路部と外部との信号授受
のために設けられており、冗長回路の使用の有無を検査
する場合にのみ、外部から所定の絶対値を有する負の電
圧を供給される。
【0090】外部端子23に、負の電圧が、その絶対値
VF を徐々に増大されながら印加された場合の検知情報
出力回路10の動作について図4を参照しながら説明す
る。図4は、図2における配線Aに流れる電流の大きさ
IF と、外部端子23に印加された負の電圧の絶対値V
F との関係を示すグラフである。
VF を徐々に増大されながら印加された場合の検知情報
出力回路10の動作について図4を参照しながら説明す
る。図4は、図2における配線Aに流れる電流の大きさ
IF と、外部端子23に印加された負の電圧の絶対値V
F との関係を示すグラフである。
【0091】まず検知情報保持回路8の出力電位がロー
レベルである場合の検知情報出力回路10の動作につい
て説明する。
レベルである場合の検知情報出力回路10の動作につい
て説明する。
【0092】外部端子23に負の電圧を、その絶対値V
F を徐々に増大させながら印加すると、絶対値VF がト
ランジスタ2,3,および5の各しきい値電圧Vthに
達するまでは、これらのトランジスタはすべてOFF状
態であるので、配線Aに流れる電流は生じない。
F を徐々に増大させながら印加すると、絶対値VF がト
ランジスタ2,3,および5の各しきい値電圧Vthに
達するまでは、これらのトランジスタはすべてOFF状
態であるので、配線Aに流れる電流は生じない。
【0093】しかし、絶対値VF がこのしきい値電圧V
thに達すると、トランジスタ2がON状態となるの
で、以後、接地GNDからトランジスタ2を介して外部
端子23に流れ込む電流は、図4の実線で示されるよ
うに絶対値VF の増大に伴い一定の割合で大きくなる。
thに達すると、トランジスタ2がON状態となるの
で、以後、接地GNDからトランジスタ2を介して外部
端子23に流れ込む電流は、図4の実線で示されるよ
うに絶対値VF の増大に伴い一定の割合で大きくなる。
【0094】その後、絶対値VF がトランジスタ3のし
きい値電圧と、トランジスタ5のしきい値電圧との和、
すなわち2Vthに達すると、トランジスタ3および5
もON状態となるので、以後、配線Aには、接地GND
から外部端子23に向かう方向に、トランジスタ2のソ
ース・ドレイン間に流れる電流と、トランジスタ3およ
び5の直列接続回路に流れる電流との和に相当する大き
さの電流が流れる。このため絶対値VF が前記しきい値
電圧の和2Vth以上の範囲において、配線Aに流れる
電流は、図4の実線で示されるように、絶対値VF の
増大に伴い、それまでよりも大きい割合で増大する。
きい値電圧と、トランジスタ5のしきい値電圧との和、
すなわち2Vthに達すると、トランジスタ3および5
もON状態となるので、以後、配線Aには、接地GND
から外部端子23に向かう方向に、トランジスタ2のソ
ース・ドレイン間に流れる電流と、トランジスタ3およ
び5の直列接続回路に流れる電流との和に相当する大き
さの電流が流れる。このため絶対値VF が前記しきい値
電圧の和2Vth以上の範囲において、配線Aに流れる
電流は、図4の実線で示されるように、絶対値VF の
増大に伴い、それまでよりも大きい割合で増大する。
【0095】次に、検知情報保持回路8の出力電位がハ
イレベルである場合の検知情報出力回路10の動作につ
いて説明する。
イレベルである場合の検知情報出力回路10の動作につ
いて説明する。
【0096】この場合、トランジスタ5は外部端子23
の電位にかかわらずON状態である。したがって、外部
端子23に負の電圧を、その絶対値VF を徐々に増大さ
せながら印加すると、絶対値VF がトランジスタ2およ
び3の各しきい値電圧Vthに達するまでは、トランジ
スタ2および3がともにOFF状態であるので、配線A
に流れる電流は生じない。
の電位にかかわらずON状態である。したがって、外部
端子23に負の電圧を、その絶対値VF を徐々に増大さ
せながら印加すると、絶対値VF がトランジスタ2およ
び3の各しきい値電圧Vthに達するまでは、トランジ
スタ2および3がともにOFF状態であるので、配線A
に流れる電流は生じない。
【0097】しかし、絶対値VF がこのしきい値電圧V
thに達すると、トランジスタ2および3がともにON
状態となるので、配線Aには、接地GNDから外部端子
23に向かう方向に、トランジスタ2のソース・ドレイ
ン間電流と、トランジスタ3および5の直列接続回路に
流れる電流との和に相当する大きさの電流が流れ始め
る。この電流は、以後、図4の実線で示されるよう
に、絶対値VF の増大に伴い、一定の割合で大きくな
る。
thに達すると、トランジスタ2および3がともにON
状態となるので、配線Aには、接地GNDから外部端子
23に向かう方向に、トランジスタ2のソース・ドレイ
ン間電流と、トランジスタ3および5の直列接続回路に
流れる電流との和に相当する大きさの電流が流れ始め
る。この電流は、以後、図4の実線で示されるよう
に、絶対値VF の増大に伴い、一定の割合で大きくな
る。
【0098】このように、外部端子23への印加電圧の
絶対値VF が二つのMOSトランジスタのしきい値電圧
の和(2Vth)以下の範囲において配線Aに流れる電
流は、検知情報保持回路8の出力電位がローレベルであ
る場合には、トランジスタ2のみから供給されるのに対
し、検知情報保持回路8の出力電位がハイレベルである
場合には、トランジスタ2だけでなく、トランジスタ3
および5の直列接続回路からも供給される。したがっ
て、外部端子23にトランジスタ3のしきい値電圧とト
ランジスタ5のしきい値電圧との和(2Vth)以上の
所定の絶対値Vinを有する負の電圧を印加したときに
この外部端子23に流れ込む電流の大きさは、対応する
検知情報保持回路8の出力電位がハイレベルである場合
(I1 )と、ローレベルである場合(I0 )とで異な
る。
絶対値VF が二つのMOSトランジスタのしきい値電圧
の和(2Vth)以下の範囲において配線Aに流れる電
流は、検知情報保持回路8の出力電位がローレベルであ
る場合には、トランジスタ2のみから供給されるのに対
し、検知情報保持回路8の出力電位がハイレベルである
場合には、トランジスタ2だけでなく、トランジスタ3
および5の直列接続回路からも供給される。したがっ
て、外部端子23にトランジスタ3のしきい値電圧とト
ランジスタ5のしきい値電圧との和(2Vth)以上の
所定の絶対値Vinを有する負の電圧を印加したときに
この外部端子23に流れ込む電流の大きさは、対応する
検知情報保持回路8の出力電位がハイレベルである場合
(I1 )と、ローレベルである場合(I0 )とで異な
る。
【0099】そこで、図1において、各冗長検出回路2
2a−1〜22a−n,22b−1〜22b−n内の検
知情報保持回路8の出力電位がローレベルであり、かつ
この冗長検出回路に接続された外部端子23に絶対値V
inを有する負の電圧が印加されたときに、この外部端
子23に流れ込む電流の大きさI0 を基準値として用い
れば、各予備メモリセルアレイ32−1〜32−n,3
3−1〜33−nが使用されるか否かを判断することが
できる。
2a−1〜22a−n,22b−1〜22b−n内の検
知情報保持回路8の出力電位がローレベルであり、かつ
この冗長検出回路に接続された外部端子23に絶対値V
inを有する負の電圧が印加されたときに、この外部端
子23に流れ込む電流の大きさI0 を基準値として用い
れば、各予備メモリセルアレイ32−1〜32−n,3
3−1〜33−nが使用されるか否かを判断することが
できる。
【0100】すなわち、この半導体記憶装置にすべての
メモリセル行およびすべてのメモリセル列を指示する外
部アドレス信号を順次供給したのち、冗長検出回路22
a−1〜22a−n,22b−1〜22b−nにそれぞ
れ接続された外部端子23に絶対値Vinを有する負の
電圧を供給してこれらの外部端子23の各々に流れる電
流をテスタ等で測定し、測定された値とこの基準値とを
比較すればよい。 ある外部端子23から測定された値
がこの基準値I0 よりも大きければ、この外部端子に接
続された冗長検出回路において検知情報保持回路8の出
力電位はハイレベルであると考えられるので、この冗長
検出回路に対応する予備メモリセルアレイは使用されな
いと判断できる。逆に、測定された値がこの基準値I0
と同じであれば、検知情報保持回路8の出力電位はロー
レベルであると考えられるので、この冗長検出回路に対
応して設けられた予備メモリセルアレイは使用されない
と判断できる。
メモリセル行およびすべてのメモリセル列を指示する外
部アドレス信号を順次供給したのち、冗長検出回路22
a−1〜22a−n,22b−1〜22b−nにそれぞ
れ接続された外部端子23に絶対値Vinを有する負の
電圧を供給してこれらの外部端子23の各々に流れる電
流をテスタ等で測定し、測定された値とこの基準値とを
比較すればよい。 ある外部端子23から測定された値
がこの基準値I0 よりも大きければ、この外部端子に接
続された冗長検出回路において検知情報保持回路8の出
力電位はハイレベルであると考えられるので、この冗長
検出回路に対応する予備メモリセルアレイは使用されな
いと判断できる。逆に、測定された値がこの基準値I0
と同じであれば、検知情報保持回路8の出力電位はロー
レベルであると考えられるので、この冗長検出回路に対
応して設けられた予備メモリセルアレイは使用されない
と判断できる。
【0101】この基準値を得るためには、電源投入直
後、半導体記憶装置を動作させる前のスタンバイ時(図
3における時刻t1)に、各外部端子23に、冗長回路
の使用の有無を検査するためにこの外部端子23に供給
されると同じ負の電圧を印加して、この外部端子23に
流れる電流をテスタ等で測定すればよい。
後、半導体記憶装置を動作させる前のスタンバイ時(図
3における時刻t1)に、各外部端子23に、冗長回路
の使用の有無を検査するためにこの外部端子23に供給
されると同じ負の電圧を印加して、この外部端子23に
流れる電流をテスタ等で測定すればよい。
【0102】図3の時刻t1において、各冗長検出回路
22a−1〜22a−n,22b−1〜22b−n内の
検知情報保持回路8の出力電位はローレベルに固定され
ているので、このような測定を実施することによって、
各外部端子23からは、図4におけるI0 の値が得られ
る。
22a−1〜22a−n,22b−1〜22b−n内の
検知情報保持回路8の出力電位はローレベルに固定され
ているので、このような測定を実施することによって、
各外部端子23からは、図4におけるI0 の値が得られ
る。
【0103】以上のように、本実施例によれば、冗長回
路が使用される場合にのみ所定の論理レベル(ハイレベ
ル)となるスペアロウデコーダ活性回路およびスペアコ
ラムデコーダ活性回路の出力信号に基づいて冗長回路の
使用の有無が検出されるので、従来のように、冗長回路
の使用の有無に応じて冗長検出回路内のヒューズを選択
的に切断する工程を半導体記憶装置の製造工程内に設け
る必要がない。
路が使用される場合にのみ所定の論理レベル(ハイレベ
ル)となるスペアロウデコーダ活性回路およびスペアコ
ラムデコーダ活性回路の出力信号に基づいて冗長回路の
使用の有無が検出されるので、従来のように、冗長回路
の使用の有無に応じて冗長検出回路内のヒューズを選択
的に切断する工程を半導体記憶装置の製造工程内に設け
る必要がない。
【0104】さらに、スペアロウデコーダ活性回路およ
びスペアコラムデコーダ活性回路の出力信号は、それぞ
れ、特定のロウアドレス信号および特定のコラムアドレ
ス信号が外部から供給されない限り所定の論理レベルと
ならない。このため、電源投入後、半導体記憶装置を動
作させる前のスタンバイ時において、各予備メモリセル
アレイ32−1〜32−n,33−1〜33−nの使用
の有無を検出するために設けられた冗長検出回路22a
−1〜22a−n,22b−1〜22b−nに接続され
た外部端子23から、この予備メモリセルアレイの使用
の有無を判断するための基準値を測定することができ
る。したがって、従来と異なり、冗長回路の使用の有無
を判断するための基準値を正確に測定することができる
ので、冗長回路の使用の有無も従来よりも正確に判断で
きる。
びスペアコラムデコーダ活性回路の出力信号は、それぞ
れ、特定のロウアドレス信号および特定のコラムアドレ
ス信号が外部から供給されない限り所定の論理レベルと
ならない。このため、電源投入後、半導体記憶装置を動
作させる前のスタンバイ時において、各予備メモリセル
アレイ32−1〜32−n,33−1〜33−nの使用
の有無を検出するために設けられた冗長検出回路22a
−1〜22a−n,22b−1〜22b−nに接続され
た外部端子23から、この予備メモリセルアレイの使用
の有無を判断するための基準値を測定することができ
る。したがって、従来と異なり、冗長回路の使用の有無
を判断するための基準値を正確に測定することができる
ので、冗長回路の使用の有無も従来よりも正確に判断で
きる。
【0105】さて、上記実施例では、各予備メモリセル
アレイの使用の有無を個別に判断するために、各スペア
ロウデコーダ活性回路ごとおよび各スペアコラムデコー
ダ活性回路ごとに一つの冗長検出回路が設けられ、かつ
各冗長検出回路は他の冗長検出回路とは異なる外部端子
に接続された。しかしながら、図1において、各正規メ
モリセルアレイ31−1〜31−nに対応して設けられ
た2種類の予備メモリセルアレイ32−1〜32−nお
よび33−1〜33−nのうちのいずれの種類の予備メ
モリセルアレイが使用されるかのみを検査したい場合に
は、すべてのスペアロウデコーダ活性回路21−1〜2
1−nと、すべてのスペアコラムデコーダ活性回路44
−1〜44−nとにそれぞれ対応して二つの冗長検出回
路が設けられればよい。
アレイの使用の有無を個別に判断するために、各スペア
ロウデコーダ活性回路ごとおよび各スペアコラムデコー
ダ活性回路ごとに一つの冗長検出回路が設けられ、かつ
各冗長検出回路は他の冗長検出回路とは異なる外部端子
に接続された。しかしながら、図1において、各正規メ
モリセルアレイ31−1〜31−nに対応して設けられ
た2種類の予備メモリセルアレイ32−1〜32−nお
よび33−1〜33−nのうちのいずれの種類の予備メ
モリセルアレイが使用されるかのみを検査したい場合に
は、すべてのスペアロウデコーダ活性回路21−1〜2
1−nと、すべてのスペアコラムデコーダ活性回路44
−1〜44−nとにそれぞれ対応して二つの冗長検出回
路が設けられればよい。
【0106】図5は、そのような場合の半導体記憶装置
の全体構成を示す概略ブロック図であり、本発明の他の
実施例を示す。図6は、図5の冗長検出回路22c,2
2dの構成を示す回路図である。
の全体構成を示す概略ブロック図であり、本発明の他の
実施例を示す。図6は、図5の冗長検出回路22c,2
2dの構成を示す回路図である。
【0107】図6を参照して、冗長検出回路22cは、
各スペアロウデコーダ活性回路21−1〜21−nに対
応して設けられる保持回路ブロック80,すべての保持
回路ブロック80の出力信号を受けるNORゲート5
0,およびNORゲート50の出力信号を反転するイン
バータ51を含む検知情報保持回路8と、検知情報出力
回路10とを含む。
各スペアロウデコーダ活性回路21−1〜21−nに対
応して設けられる保持回路ブロック80,すべての保持
回路ブロック80の出力信号を受けるNORゲート5
0,およびNORゲート50の出力信号を反転するイン
バータ51を含む検知情報保持回路8と、検知情報出力
回路10とを含む。
【0108】同様に、冗長検出回路22dは、各スペア
コラムデコーダ活性回路44−1〜44−nに対応して
設けられた保持回路ブロック80,すべての保持回路ブ
ロック80の出力を受けるNORゲート50,およびN
ORゲート50の出力信号を反転するインバータ51を
有する検知情報保持回路8と、検知情報出力回路10と
を含む。
コラムデコーダ活性回路44−1〜44−nに対応して
設けられた保持回路ブロック80,すべての保持回路ブ
ロック80の出力を受けるNORゲート50,およびN
ORゲート50の出力信号を反転するインバータ51を
有する検知情報保持回路8と、検知情報出力回路10と
を含む。
【0109】各保持回路ブロック80は、図2における
検知情報保持回路8と同一の構成を有する。したがっ
て、この半導体記憶装置にすべての外部アドレス信号が
順次付与され終わった時点では、使用される予備メモリ
セルアレイに対応して設けられたスペアロウデコーダ活
性回路(21−1〜21−nのうちのいずれか)または
スペアコラムデコーダ活性回路(44−1〜44−nの
うちのいずれか)に対応して設けられた保持回路ブロッ
ク80の出力電位のみがハイレベルに固定される。
検知情報保持回路8と同一の構成を有する。したがっ
て、この半導体記憶装置にすべての外部アドレス信号が
順次付与され終わった時点では、使用される予備メモリ
セルアレイに対応して設けられたスペアロウデコーダ活
性回路(21−1〜21−nのうちのいずれか)または
スペアコラムデコーダ活性回路(44−1〜44−nの
うちのいずれか)に対応して設けられた保持回路ブロッ
ク80の出力電位のみがハイレベルに固定される。
【0110】各冗長検出回路22c,22dにおいて、
少なくとも一つの保持回路ブロック80の出力電位がハ
イレベルであれば、NORゲート50は、ローレベルの
電位を出力する。従って、インバータ51の出力電位
は、少なくとも一つの保持回路ブロック80の出力電位
がハイレベルであるときに、検知情報出力回路10にハ
イレベルの電位を与える。
少なくとも一つの保持回路ブロック80の出力電位がハ
イレベルであれば、NORゲート50は、ローレベルの
電位を出力する。従って、インバータ51の出力電位
は、少なくとも一つの保持回路ブロック80の出力電位
がハイレベルであるときに、検知情報出力回路10にハ
イレベルの電位を与える。
【0111】本実施例における各検知情報出力回路10
は、図2における検知情報出力回路10と同一の構成を
有する。
は、図2における検知情報出力回路10と同一の構成を
有する。
【0112】それゆえ、この半導体記憶装置にすべての
外部アドレス信号が付与され終わると、2種類の予備メ
モリセルアレイ32−1〜32−nおよび33−1〜3
3−nのうち使用される予備メモリセルアレイに対応し
て設けられた冗長検出回路(22cおよび22dのうち
のいずれか)内の検知情報出力回路10のみが、図4に
おける実線で示される特性を示す。したがって、図5
において冗長検出回路22cおよび22dがそれぞれ接
続された外部端子23から、先の実施例の場合と同様に
電流の測定を行なえば、前記2種類の予備メモリセルア
レイのうちのいずれが使用されるかを判断することがで
きる。
外部アドレス信号が付与され終わると、2種類の予備メ
モリセルアレイ32−1〜32−nおよび33−1〜3
3−nのうち使用される予備メモリセルアレイに対応し
て設けられた冗長検出回路(22cおよび22dのうち
のいずれか)内の検知情報出力回路10のみが、図4に
おける実線で示される特性を示す。したがって、図5
において冗長検出回路22cおよび22dがそれぞれ接
続された外部端子23から、先の実施例の場合と同様に
電流の測定を行なえば、前記2種類の予備メモリセルア
レイのうちのいずれが使用されるかを判断することがで
きる。
【0113】また、単に予備メモリセルアレイ32−1
〜32−n,33−1〜33−nが使用されているか否
かという情報だけが必要であれば、冗長検出回路は、す
べてのスペアロウデコーダ活性回路21−1〜21−n
およびすべてのスペアコラムデコーダ活性回路44−1
〜44−n共通に設けられればよい。図7は、そのよう
な場合の半導体記憶装置の全体構成を示す概略ブロック
図であり、本発明のさらに他の実施例を示す。
〜32−n,33−1〜33−nが使用されているか否
かという情報だけが必要であれば、冗長検出回路は、す
べてのスペアロウデコーダ活性回路21−1〜21−n
およびすべてのスペアコラムデコーダ活性回路44−1
〜44−n共通に設けられればよい。図7は、そのよう
な場合の半導体記憶装置の全体構成を示す概略ブロック
図であり、本発明のさらに他の実施例を示す。
【0114】図8は、図7の冗長検出回路22eの構成
を示す回路図である。図8を参照して、この冗長検出回
路22eは、各スペアロウデコーダ活性回路21−1〜
21−nおよび各スペアコラムデコーダ活性回路44−
1〜44−nに対応して設けられる保持回路ブロック8
0,すべての保持回路ブロック80の出力信号を受ける
NORゲート60,およびNORゲート60の出力信号
を反転するインバータ61を有する検知情報保持回路8
と、検知情報出力回路10とを含む。
を示す回路図である。図8を参照して、この冗長検出回
路22eは、各スペアロウデコーダ活性回路21−1〜
21−nおよび各スペアコラムデコーダ活性回路44−
1〜44−nに対応して設けられる保持回路ブロック8
0,すべての保持回路ブロック80の出力信号を受ける
NORゲート60,およびNORゲート60の出力信号
を反転するインバータ61を有する検知情報保持回路8
と、検知情報出力回路10とを含む。
【0115】本実施例においても、各保持回路ブロック
80は図2における検知情報保持回路8と同一の構成を
有する。したがって、使用される予備メモリセルアレイ
が存在する場合にのみ、この半導体記憶装置にすべての
外部アドレス信号が供給され終わった時点で、使用され
る予備メモリセルアレイに対応して設けられた保持回路
ブロック80の出力電位によって、インバータ61の出
力電位がハイレベルに固定され、検知情報出力回路10
の特性が図4の実線で示されるものに設定されてい
る。
80は図2における検知情報保持回路8と同一の構成を
有する。したがって、使用される予備メモリセルアレイ
が存在する場合にのみ、この半導体記憶装置にすべての
外部アドレス信号が供給され終わった時点で、使用され
る予備メモリセルアレイに対応して設けられた保持回路
ブロック80の出力電位によって、インバータ61の出
力電位がハイレベルに固定され、検知情報出力回路10
の特性が図4の実線で示されるものに設定されてい
る。
【0116】それゆえ、図7において冗長検出回路22
eに接続された外部端子23から、上記二つの実施例の
場合と同様の方法で電流を検出すれば、この半導体記憶
装置内の予備メモリセルアレイの使用の有無を判断する
ことができる。
eに接続された外部端子23から、上記二つの実施例の
場合と同様の方法で電流を検出すれば、この半導体記憶
装置内の予備メモリセルアレイの使用の有無を判断する
ことができる。
【0117】上記いずれの実施例においても、冗長検出
回路内の検知情報出力回路は、これに接続された外部端
子に流れる電流の大きさが冗長回路の使用の有無に応じ
て異なるように構成された。しかしながら検知情報出力
回路の構成はこのようなものに限定されない。
回路内の検知情報出力回路は、これに接続された外部端
子に流れる電流の大きさが冗長回路の使用の有無に応じ
て異なるように構成された。しかしながら検知情報出力
回路の構成はこのようなものに限定されない。
【0118】図9は、外部端子に現れる電位レベルが冗
長回路の使用の有無に応じて異なるように構成された検
知情報出力回路の回路図であり、本発明のさらに他の実
施例を示す。
長回路の使用の有無に応じて異なるように構成された検
知情報出力回路の回路図であり、本発明のさらに他の実
施例を示す。
【0119】図9を参照して、この検知情報出力回路7
0は、対応する検知情報保持回路(図示せず)の出力信
号および所定のクロック信号φを受ける2入力NAND
ゲート72と、対応する検知情報保持回路の出力信号を
反転するインバータ71と、このインバータ71の出力
信号と前記所定のクロック信号φを入力として受ける2
入力NANDゲート73と、NANDゲート72および
73の出力信号をそれぞれ反転するインバータ74およ
び75と、インバータ74および75の出力信号をそれ
ぞれゲートに受けるNチャネルMOSトランジスタ76
および77とを含む。
0は、対応する検知情報保持回路(図示せず)の出力信
号および所定のクロック信号φを受ける2入力NAND
ゲート72と、対応する検知情報保持回路の出力信号を
反転するインバータ71と、このインバータ71の出力
信号と前記所定のクロック信号φを入力として受ける2
入力NANDゲート73と、NANDゲート72および
73の出力信号をそれぞれ反転するインバータ74およ
び75と、インバータ74および75の出力信号をそれ
ぞれゲートに受けるNチャネルMOSトランジスタ76
および77とを含む。
【0120】トランジスタ76および77は、電源電圧
Vccと接地GNDとの間に互いに直列に結合され、ト
ランジスタ76および77の接続点が所定の外部端子2
3に接続される。
Vccと接地GNDとの間に互いに直列に結合され、ト
ランジスタ76および77の接続点が所定の外部端子2
3に接続される。
【0121】クロック信号φは、冗長回路の使用の有無
を検査する場合にのみハイレベルとされ、他の期間には
ローレベルとされる制御信号であり、外部から直接供給
されてもよいし、この半導体記憶装置内部で発生されて
もよい。
を検査する場合にのみハイレベルとされ、他の期間には
ローレベルとされる制御信号であり、外部から直接供給
されてもよいし、この半導体記憶装置内部で発生されて
もよい。
【0122】クロック信号φがハイレベルであれば、N
ANDゲート72および73の出力電位はそれぞれ、対
応する検知情報保持回路の出力電位がハイレベルである
場合に、ローレベルおよびハイレベルとなり、対応する
検知情報保持回路の出力電位がローレベルである場合
に、ローレベルおよびハイレベルとなる。
ANDゲート72および73の出力電位はそれぞれ、対
応する検知情報保持回路の出力電位がハイレベルである
場合に、ローレベルおよびハイレベルとなり、対応する
検知情報保持回路の出力電位がローレベルである場合
に、ローレベルおよびハイレベルとなる。
【0123】したがって、この検知情報出力回路70を
含む冗長検出回路に対応するいずれかの予備メモリセル
アレイが使用されるならば、トランジスタ76がインバ
ータ74からハイレベルの電位を受けてON状態となる
ので、外部端子23に電源電位Vccが現れる。しか
し、この冗長検出回路に対応するいずれの予備メモリセ
ルアレイも使用されなければ、トランジスタ77がイン
バータ75からハイレベルの電位を受けてON状態とな
るので、外部端子23に接地電位が現れる。
含む冗長検出回路に対応するいずれかの予備メモリセル
アレイが使用されるならば、トランジスタ76がインバ
ータ74からハイレベルの電位を受けてON状態となる
ので、外部端子23に電源電位Vccが現れる。しか
し、この冗長検出回路に対応するいずれの予備メモリセ
ルアレイも使用されなければ、トランジスタ77がイン
バータ75からハイレベルの電位を受けてON状態とな
るので、外部端子23に接地電位が現れる。
【0124】つまり、この検知情報出力回路70が図
2,図6,および図8の検知情報出力回路10に代わっ
て用いられれば、すべての正規メモリセル行およびすべ
ての正規メモリセル列を指示する外部アドレス信号がこ
の半導体記憶装置に付与された後に、クロック信号φを
ハイレベルにして外部端子23の電位を検出すれば、こ
の外部端子23に接続された冗長検出回路に対応する予
備メモリセルアレイの使用の有無を判断することができ
る。
2,図6,および図8の検知情報出力回路10に代わっ
て用いられれば、すべての正規メモリセル行およびすべ
ての正規メモリセル列を指示する外部アドレス信号がこ
の半導体記憶装置に付与された後に、クロック信号φを
ハイレベルにして外部端子23の電位を検出すれば、こ
の外部端子23に接続された冗長検出回路に対応する予
備メモリセルアレイの使用の有無を判断することができ
る。
【0125】なお、クロック信号φがローレベルである
期間には、NANDゲート72および73の出力電位は
いずれも、対応する検知情報保持回路の出力電位レベル
にかかわらずハイレベルに固定される。したがって、イ
ンバータ74および75の出力電位がともにローレベル
に固定され、この結果、トランジスタ76および77は
いずれもOFF状態となる。つまり、クロック信号φが
ローレベルである期間には、外部端子23は対応する冗
長検出回路から電気的に切離される。
期間には、NANDゲート72および73の出力電位は
いずれも、対応する検知情報保持回路の出力電位レベル
にかかわらずハイレベルに固定される。したがって、イ
ンバータ74および75の出力電位がともにローレベル
に固定され、この結果、トランジスタ76および77は
いずれもOFF状態となる。つまり、クロック信号φが
ローレベルである期間には、外部端子23は対応する冗
長検出回路から電気的に切離される。
【0126】このように本実施例によれば、冗長回路の
使用の有無に応じて所定の外部端子に現れる電位が異な
るので、先の実施例の場合のように基準値を測定する必
要がない。
使用の有無に応じて所定の外部端子に現れる電位が異な
るので、先の実施例の場合のように基準値を測定する必
要がない。
【0127】また、冗長回路の使用の有無を検査するた
めに、外部端子に通常と異なるレベルや変化タイミング
を有する外部信号を供給するなどして、半導体記憶装置
全体を特別なモードに設定する必要もないので、容易に
このような検査を実施できる。
めに、外部端子に通常と異なるレベルや変化タイミング
を有する外部信号を供給するなどして、半導体記憶装置
全体を特別なモードに設定する必要もないので、容易に
このような検査を実施できる。
【0128】なお、本発明は1種類の予備メモリセルア
レイしか持たない半導体記憶装置、すなわちスペアロウ
デコーダ活性回路およびスペアコラムデコーダ活性回路
のうちのいずれか一方のみを有する半導体記憶装置にも
適用可能である。
レイしか持たない半導体記憶装置、すなわちスペアロウ
デコーダ活性回路およびスペアコラムデコーダ活性回路
のうちのいずれか一方のみを有する半導体記憶装置にも
適用可能である。
【0129】本発明は、例えば、DRAM(ダイナミッ
クランダムアクセスメモリ)に適用されれば、より効果
的である。
クランダムアクセスメモリ)に適用されれば、より効果
的である。
【0130】
【発明の効果】以上のように、本発明によれば、冗長回
路の使用の有無に応じて製造時に選択的に切断されるべ
きヒューズを設けることなく、冗長回路の使用の有無を
正確にかつ容易に検査をすることが可能となる。
路の使用の有無に応じて製造時に選択的に切断されるべ
きヒューズを設けることなく、冗長回路の使用の有無を
正確にかつ容易に検査をすることが可能となる。
【図1】本発明の一実施例の半導体記憶装置の全体構成
を示す概略ブロック図である。
を示す概略ブロック図である。
【図2】図1の各冗長検出回路の構成を示す回路図であ
る。
る。
【図3】図2に示される回路の動作を説明するためのタ
イミングチャート図である。
イミングチャート図である。
【図4】図2の検知情報出力回路の特性を示すグラフで
ある。
ある。
【図5】本発明の他の実施例の半導体記憶装置の全体構
成を示す概略ブロック図である。
成を示す概略ブロック図である。
【図6】図5の冗長検出回路の構成を示す回路図であ
る。
る。
【図7】本発明のさらに他の実施例の半導体記憶装置の
全体構成を示す概略ブロック図である。
全体構成を示す概略ブロック図である。
【図8】図7の冗長検出回路の構成を示す回路図であ
る。
る。
【図9】本発明のさらに他の実施例の冗長検出回路にお
ける検知情報出力回路の構成を示す回路図である。
ける検知情報出力回路の構成を示す回路図である。
【図10】冗長回路を有する従来の半導体記憶装置の全
体構成を示す概略ブロック図である。
体構成を示す概略ブロック図である。
【図11】図10における正規メモリセルアレイおよび
予備メモリセルアレイの構成を示す図である。
予備メモリセルアレイの構成を示す図である。
【図12】図10の冗長検出回路の構成を示す回路図で
ある。
ある。
【図13】図12の回路の特性を示すグラフである。
20 ロウアドレスバッファ 21−1〜21−n スペアロウデコーダ活性回路 22a−1〜22a−n,22b−1〜22b−n,2
2c〜22e 冗長検出回路 23 外部端子 25−1〜25−n スペアロウデコーダ 25−1〜25−n 正規ロウデコーダ 31−1〜31−n 正規メモリセルアレイ 32−1〜32−n,33−1〜33−n 予備メモリ
セルアレイ 41−1〜41−n スペアコラムデコーダ 42−1〜42−n 正規コラムデコーダ 44−1〜44−n スペアコラムデコーダ活性回路 40 コラムアドレスバッファ 8 検知情報保持回路 10 検知情報出力回路 なお、図中、同一符号は同一または相当部分を示す。
2c〜22e 冗長検出回路 23 外部端子 25−1〜25−n スペアロウデコーダ 25−1〜25−n 正規ロウデコーダ 31−1〜31−n 正規メモリセルアレイ 32−1〜32−n,33−1〜33−n 予備メモリ
セルアレイ 41−1〜41−n スペアコラムデコーダ 42−1〜42−n 正規コラムデコーダ 44−1〜44−n スペアコラムデコーダ活性回路 40 コラムアドレスバッファ 8 検知情報保持回路 10 検知情報出力回路 なお、図中、同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項1】 複数の正規メモリセルを有する正規メモ
リセルアレイと、 前記複数の正規メモリセルのいずれかと置換可能な予備
メモリセルを有する予備メモリセルアレイと、 前記複数の正規メモリセルのうちのいずれかを、データ
書込みおよびデータ読出しのために選択する正規選択手
段と、 前記複数の正規メモリセルのいずれかの代りに予備メモ
リセルを選択する予備選択手段と、 前記予備メモリセルアレイの使用のために、前記予備選
択手段を活性化し、かつ、前記正規選択手段を非活性化
する制御信号を出力する制御信号出力手段と、 前記制御信号に応答して、所定の外部端子に特定の電気
信号を導出するように設定される電気回路手段とを含
む、半導体記憶装置。 - 【請求項2】 前記電気回路手段は、 前記制御信号に応答して所定の論理レベルの信号を保持
する手段と、 前記保持手段に保持された前記所定の論理レベルの信号
に応答して、前記所定の外部端子に前記特定の電気信号
を導出する手段とを含む、請求項1記載の半導体記憶装
置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4224183A JPH05225796A (ja) | 1991-12-06 | 1992-08-24 | 半導体記憶装置 |
KR1019920023348A KR950004871B1 (ko) | 1991-12-06 | 1992-12-04 | 중복회로가 있는 반도체기억장치 및 그중복회로의 사용여부를 확보하는 검사방법 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3-322734 | 1991-12-06 | ||
JP32273491 | 1991-12-06 | ||
JP4224183A JPH05225796A (ja) | 1991-12-06 | 1992-08-24 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05225796A true JPH05225796A (ja) | 1993-09-03 |
Family
ID=26525896
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4224183A Pending JPH05225796A (ja) | 1991-12-06 | 1992-08-24 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPH05225796A (ja) |
KR (1) | KR950004871B1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002279794A (ja) * | 2001-03-21 | 2002-09-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6460110B2 (en) | 1997-08-22 | 2002-10-01 | Fujitsu Limited | Semiconductor memory |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6310520A (ja) * | 1986-07-02 | 1988-01-18 | Matsushita Electric Ind Co Ltd | 露光装置および露光方法 |
JPS63148499A (ja) * | 1986-12-11 | 1988-06-21 | Mitsubishi Electric Corp | 半導体装置 |
JPS63152099A (ja) * | 1986-12-17 | 1988-06-24 | Hitachi Ltd | 半導体記憶装置 |
JPH0373500A (ja) * | 1989-08-15 | 1991-03-28 | Toshiba Corp | 半導体記憶装置 |
JPH03160695A (ja) * | 1989-11-17 | 1991-07-10 | Nec Corp | 半導体記憶装置 |
-
1992
- 1992-08-24 JP JP4224183A patent/JPH05225796A/ja active Pending
- 1992-12-04 KR KR1019920023348A patent/KR950004871B1/ko not_active IP Right Cessation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6310520A (ja) * | 1986-07-02 | 1988-01-18 | Matsushita Electric Ind Co Ltd | 露光装置および露光方法 |
JPS63148499A (ja) * | 1986-12-11 | 1988-06-21 | Mitsubishi Electric Corp | 半導体装置 |
JPS63152099A (ja) * | 1986-12-17 | 1988-06-24 | Hitachi Ltd | 半導体記憶装置 |
JPH0373500A (ja) * | 1989-08-15 | 1991-03-28 | Toshiba Corp | 半導体記憶装置 |
JPH03160695A (ja) * | 1989-11-17 | 1991-07-10 | Nec Corp | 半導体記憶装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6460110B2 (en) | 1997-08-22 | 2002-10-01 | Fujitsu Limited | Semiconductor memory |
US6539452B2 (en) | 1997-08-22 | 2003-03-25 | Fujitsu Limited | Semiconductor redundant memory provided in common |
JP2002279794A (ja) * | 2001-03-21 | 2002-09-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6535438B2 (en) | 2001-03-21 | 2003-03-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device adopting redundancy system |
Also Published As
Publication number | Publication date |
---|---|
KR930014624A (ko) | 1993-07-23 |
KR950004871B1 (ko) | 1995-05-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971216 |